JPS61131562A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61131562A JPS61131562A JP25291684A JP25291684A JPS61131562A JP S61131562 A JPS61131562 A JP S61131562A JP 25291684 A JP25291684 A JP 25291684A JP 25291684 A JP25291684 A JP 25291684A JP S61131562 A JPS61131562 A JP S61131562A
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- 239000004065 semiconductor Substances 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000010410 layer Substances 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims description 13
- 238000000605 extraction Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 8
- 239000002344 surface layer Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 31
- 239000012535 impurity Substances 0.000 abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 6
- 229910021332 silicide Inorganic materials 0.000 abstract description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- 238000010438 heat treatment Methods 0.000 abstract description 2
- 239000004411 aluminium Substances 0.000 abstract 1
- 239000002355 dual-layer Substances 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000005275 alloying Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 230000000171 quenching effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に関する。特に、竪型
構造の超高速バイポーラトランジスタの製造方法の俄良
に関する。
構造の超高速バイポーラトランジスタの製造方法の俄良
に関する。
微細構造とし集積度を向上するため、エミフタ、ベース
、コレクタを積層して形成する竪型構造のバイポーチト
ランジスタが開発されている。
、コレクタを積層して形成する竪型構造のバイポーチト
ランジスタが開発されている。
たり竪型構造のバイポーラトランジスタを製造する場合
、多数のマスクを使用せざるを得す、大きな位置合わせ
裕度を必要とし、予期したほどには集積度を向上しえな
いきらいがある。この欠点を解消することを目的として
日本電信電話公社によって開発された５ＳＴ−ＩＡと呼
ばれるプロセスがある、これはエミッタ・１−ス領域と
その電極とを１枚のマスクを使用して製造することを特
徴とするものであり、ベース・エミッタがすべて自己整
合で形成されるため、エミッタ幅０．５終鳳、エミ７り
・ベースを極ｍ分ｓ ０．３ルＬベースコンタクト４０
．３ルー、ベース領域幅 １．７終１程度と、エミッタ
・ベース領域が超微細構造とされ、その結果、ベース拳
コレクタ間静電容量、ベース抵抗等が大幅に縮小され、
高速動作が実現されている（昭和５８年度電子通信学界
半導体・材料部門全国大会予稿第２４７罠）。
、多数のマスクを使用せざるを得す、大きな位置合わせ
裕度を必要とし、予期したほどには集積度を向上しえな
いきらいがある。この欠点を解消することを目的として
日本電信電話公社によって開発された５ＳＴ−ＩＡと呼
ばれるプロセスがある、これはエミッタ・１−ス領域と
その電極とを１枚のマスクを使用して製造することを特
徴とするものであり、ベース・エミッタがすべて自己整
合で形成されるため、エミッタ幅０．５終鳳、エミ７り
・ベースを極ｍ分ｓ ０．３ルＬベースコンタクト４０
．３ルー、ベース領域幅 １．７終１程度と、エミッタ
・ベース領域が超微細構造とされ、その結果、ベース拳
コレクタ間静電容量、ベース抵抗等が大幅に縮小され、
高速動作が実現されている（昭和５８年度電子通信学界
半導体・材料部門全国大会予稿第２４７罠）。
（発明が解決しようと−する問題点〕
と記せるＳＳ↑−１＾プロセスを使用して製造したへイ
ポーラトランジスタは、と記のとおり、多くの特徴を有
するが、ベース引き出し電極が多結晶シリコン層である
ため、ベース抵抗が必ずしも十分低いとは言えず、この
点で改良の余地を残すもｔ ０〜°ゞ。
ポーラトランジスタは、と記のとおり、多くの特徴を有
するが、ベース引き出し電極が多結晶シリコン層である
ため、ベース抵抗が必ずしも十分低いとは言えず、この
点で改良の余地を残すもｔ ０〜°ゞ。
９．〔問題・侭を解決するた５の手殴〕本発明は、ベー
ス抵抗をさらに低くすることを目的とする５ＳＴ−ＩＡ
プロセスの改良であり、その手段は、電極を含む素子形
成領域を除いて第１の絶縁膜で積われた第１の一導電型
の半導体層の表層に反対導電型の領域Ｃベース）が形成
され該ベースの外周に接続して前記第１の絶縁膜上に反
対導電型の半導体多結晶層（ベース引き出し電極）が形
成され、該反対導電型の半導体多結晶Ｍ（ベース引き出
し電極）を暖い前記ベースの中央領域が露出するように
第２の絶縁膜が形成された基板上に、電極の一部となる
第２の一導電型の半導体多結晶層を形成し、少なくとも
前記の露出したベース領域上に存在する第２の一導電型
半導体多結晶層を覆うように耐エツチングマスク材を形
成し。
ス抵抗をさらに低くすることを目的とする５ＳＴ−ＩＡ
プロセスの改良であり、その手段は、電極を含む素子形
成領域を除いて第１の絶縁膜で積われた第１の一導電型
の半導体層の表層に反対導電型の領域Ｃベース）が形成
され該ベースの外周に接続して前記第１の絶縁膜上に反
対導電型の半導体多結晶層（ベース引き出し電極）が形
成され、該反対導電型の半導体多結晶Ｍ（ベース引き出
し電極）を暖い前記ベースの中央領域が露出するように
第２の絶縁膜が形成された基板上に、電極の一部となる
第２の一導電型の半導体多結晶層を形成し、少なくとも
前記の露出したベース領域上に存在する第２の一導電型
半導体多結晶層を覆うように耐エツチングマスク材を形
成し。
前記第２の一導電型の半導体多結晶層をエツチングして
前記耐エツチングマスク材の縁部下部領域をアンダーエ
ッチし、 、＋Ｉｒび前記耐エツチングマスク材をマス
クとして前記第２の絶縁膜を除去し。
前記耐エツチングマスク材の縁部下部領域をアンダーエ
ッチし、 、＋Ｉｒび前記耐エツチングマスク材をマス
クとして前記第２の絶縁膜を除去し。
前記耐エツチングマスク材を除去し、前記第２の一導電
型の半導体多結晶層と前記反対導電型の半導体多結晶層
（ベース引き出し電極）の表層とをシリサイド化する工
程を有する半導体装置の製造方法にある。
型の半導体多結晶層と前記反対導電型の半導体多結晶層
（ベース引き出し電極）の表層とをシリサイド化する工
程を有する半導体装置の製造方法にある。
（作用）
本発明は、ベース抵抗を低くするため、５ＳＴ−１＾プ
ロセスにおいては多結晶シリコン層をもって構成されて
いたベース引き出し電極を、多結晶シリコン層とシリサ
イド層との２重層をもって構成することとしたもので、
ある、 、 〔実施例〕 以下１図面を参照しつ一１本発明の一実施例に係る半導
体装置の９ａ造方法についてさらに説明する。
。
ロセスにおいては多結晶シリコン層をもって構成されて
いたベース引き出し電極を、多結晶シリコン層とシリサ
イド層との２重層をもって構成することとしたもので、
ある、 、 〔実施例〕 以下１図面を参照しつ一１本発明の一実施例に係る半導
体装置の９ａ造方法についてさらに説明する。
。
第２図参照
ｐ型半導体基板ｌ上にＬＯＧＯ５分離をなしてフィ、−
ルド酸化膜２を形成しｎ型コレクタ領域３を形成した後
、全面に、酸化ＩＩ （、５００Ａ厚）４と窒化１ｌＩ
（１，５００Ａ厚）５と、を形成する。
ルド酸化膜２を形成しｎ型コレクタ領域３を形成した後
、全面に、酸化ＩＩ （、５００Ａ厚）４と窒化１ｌＩ
（１，５００Ａ厚）５と、を形成する。
第３図参照
コレクタ電極領域から窒化１１９５と酸化１１５ｉ４と
を除去した後、不純物を含まない多結晶シリコン層（５
，ＧＯＯＡ厚）６を形成し、コレクタ電極領域とベース
９エミツタ領域以外の領域を酸化して多結晶シリコン暦
６の一部を酸化＠７に変換する。
を除去した後、不純物を含まない多結晶シリコン層（５
，ＧＯＯＡ厚）６を形成し、コレクタ電極領域とベース
９エミツタ領域以外の領域を酸化して多結晶シリコン暦
６の一部を酸化＠７に変換する。
第４図参照
コレクタ領域をレジスト等のマスク８をもって覆った後
、Ｐ型不純物を導入して、多結晶シリコン層６の一部を
ｐ“１多結晶シリコン屑９に変換する。
・・。
、Ｐ型不純物を導入して、多結晶シリコン層６の一部を
ｐ“１多結晶シリコン屑９に変換する。
・・。
第５図参照
Ｐ０５！多結晶シリ）コン暦９を一部領域（ベース・エ
ミッタ形成子□定領域）から除去して開口１（１を形成
する。
ミッタ形成子□定領域）から除去して開口１（１を形成
する。
次いでｐ′ｉ多結□晶シリコン！ａ９の表層を酸化して
酸化１ｔ１１１１に変換する。
酸化１ｔ１１１１に変換する。
］１１
第６図参照
開口ｌＯを介して窒化ｌ１Ｉ５を除去す−るが１図示す
るようにアンダーエッチされて凹部１２が形成される。
るようにアンダーエッチされて凹部１２が形成される。
開口１０内の酸化ｌｌＩ４を除去して、凹部１２の半導
体基板表血を露出する。このとき、酸化膜１１の表面も
エッチされるがわずかである。
体基板表血を露出する。このとき、酸化膜１１の表面も
エッチされるがわずかである。
第７図参照
減圧ＣＶＤ法を使用して不純物を含まない多結晶シリコ
ン暦を形成した後、非方向性のケミカルエンチノグ法を
使用してこれを除去すると、Ｌ記の四部１２のみが多結
晶シリコン層１３によって埋められて、この多結晶シリ
コン暦１３を介してｐ＋型多結晶シリコン層９は基板り
と接続される。
ン暦を形成した後、非方向性のケミカルエンチノグ法を
使用してこれを除去すると、Ｌ記の四部１２のみが多結
晶シリコン層１３によって埋められて、この多結晶シリ
コン暦１３を介してｐ＋型多結晶シリコン層９は基板り
と接続される。
第８図参照
開口＋Ｑ内を酸化してここに酸化膜１４（７００＾厚）
を形成するとともにｐ“型多結晶シリコン層９中のｐ型
不純物を基板中に拡散してｐ型のベース１５を形成する
。上記の酸化Ｍ１４を貫通してｐ５！不純物をイオン注
入した後活性化して内部ベース１Ｂを形成する。
を形成するとともにｐ“型多結晶シリコン層９中のｐ型
不純物を基板中に拡散してｐ型のベース１５を形成する
。上記の酸化Ｍ１４を貫通してｐ５！不純物をイオン注
入した後活性化して内部ベース１Ｂを形成する。
第９図参照
ＣＶＤ法を使用して開口ＩＯ内に酸化膜と多結晶シリコ
ン層とを形成した後、リアクティブイオンエツチング法
を使用してこれを除去して開口１０の内面のみに酸化膜
１７と多結晶シリコン層１８とを残留し、同時にエミッ
タ形成用開口１９を形成する。
ン層とを形成した後、リアクティブイオンエツチング法
を使用してこれを除去して開口１０の内面のみに酸化膜
１７と多結晶シリコン層１８とを残留し、同時にエミッ
タ形成用開口１９を形成する。
ｇｔｊ１図（ａ）参照
ＣＶＤ法を使用して全面に不純物を含まない多結晶シリ
コン９２ｏ （３，０００＾厚）を形成し、イ第７注入
法を使用してｎ型の不純物を１０ ｃ厘 程度に導入
する。
コン９２ｏ （３，０００＾厚）を形成し、イ第７注入
法を使用してｎ型の不純物を１０ ｃ厘 程度に導入
する。
フォトリソグラフィー法を使用してエミッタ領域上とコ
レクタ電極領域上とにフォトレジストマスク２１を形成
し、このマスク２１を使用して、ｎ型の多結晶シリコン
層２０を除去する。この工程は、四フフ化メタンを反応
性ガスとし円筒型のプラズマエツチング装置を使用する
ので１等方的にエツチングがなされ、フォトレジスト膀
２１の縁部下部領域がアンダーエッチされる。
レクタ電極領域上とにフォトレジストマスク２１を形成
し、このマスク２１を使用して、ｎ型の多結晶シリコン
層２０を除去する。この工程は、四フフ化メタンを反応
性ガスとし円筒型のプラズマエツチング装置を使用する
ので１等方的にエツチングがなされ、フォトレジスト膀
２１の縁部下部領域がアンダーエッチされる。
第１図（ｂ）参照
上記のフォトレジストマスク２１を再び使用し、リアク
ティブイオンエツチング法を使用して酸化１１ｉ１１を
除去して、ｐ型の多結晶シリコン層（ベース引き出し上
極）９を露出する。
ティブイオンエツチング法を使用して酸化１１ｉ１１を
除去して、ｐ型の多結晶シリコン層（ベース引き出し上
極）９を露出する。
第１図（ｃ）参照
フォトレジストマスク２１を除去した後、熱処理をなし
てｎ型の多結晶シリコン５２０中のｎ型不純物を活性化
するとともにこれをその下部領域に拡散してエミッタ２
２を形成する。
てｎ型の多結晶シリコン５２０中のｎ型不純物を活性化
するとともにこれをその下部領域に拡散してエミッタ２
２を形成する。
ｐ型の多結晶シリコン層（エミッタ引き出し電極及びコ
レクタ電極） ２Ｇ上とｐ型の多結晶シリコ／層（ベー
ス引き出し電極）９の表面をシリサイド化してシリサイ
ド層２３に変換する。この工程は、まず、白金層を堆積
し、合金化をなし、残留した白金層を洗い流すか、また
は、タングステンシリサイド層を選択成長することによ
り回部である。
レクタ電極） ２Ｇ上とｐ型の多結晶シリコ／層（ベー
ス引き出し電極）９の表面をシリサイド化してシリサイ
ド層２３に変換する。この工程は、まず、白金層を堆積
し、合金化をなし、残留した白金層を洗い流すか、また
は、タングステンシリサイド層を選択成長することによ
り回部である。
第１θ図参照
電極形成領域上にアルミニウム膜を形成してこれをパタ
ーニングし、コレクタ電極２４．ベース電極２５、エミ
ッタ電極２Ｂを完成する。
ーニングし、コレクタ電極２４．ベース電極２５、エミ
ッタ電極２Ｂを完成する。
以１説明せるとおり、本発明によれば、堅壁構造のバイ
ポーラトランジスタを製造する５ＳＴ−ＩＡプロセスに
おいて、ベース引き出し電極を多結晶シリコン層とシリ
サイド層との二重層をもって構成することとされている
ので、ベース抵抗をさらに低くすることのできる半導体
装置の製造方法を提供することができる。
ポーラトランジスタを製造する５ＳＴ−ＩＡプロセスに
おいて、ベース引き出し電極を多結晶シリコン層とシリ
サイド層との二重層をもって構成することとされている
ので、ベース抵抗をさらに低くすることのできる半導体
装置の製造方法を提供することができる。
第１図Ｃ＆）、 （ｂ）、（ｃ） 〜第１０図は、本
発明の一実施例の主要工程完了後の基板断面ｒＭ？ある
。 １１１・・基板、 ２・・ｅフィールド酸化膜。 ３１１＠・ｎ型コレクタ領域、 ４−拳・酸化膜。 ５・・・窒化膜、 ６・・・多結晶シリコン暦。 ７・ｅ１１酸化ｆｉ、 ８・・Φマスク、 ９ ＠
１１ ａｐゝ型多製条シリコン層、１０・ ・ ・開口
、ＩＩ・番・酸化膜、 １２・拳・凹部、 １３・・Φ
多結晶シリコン層、 ＝４・・・酸化膜、 １５・・
・ベース、１６・・◆内部ベース、 １７・ 拳 ・酸
化膜、１日＆・・多結晶シリコン暦、１９・ＩＩ−エミ
ッタ形成用開口、 ２０ａ ・ ・多結晶シリコン層、
２１＠−−フォトレジストマスク。 ２２・・・エミッタ、 ２３・・・シリサイド層、２４
・・・コレクタ電極、２５・・・ベース電極。 第１図 （ａ） （ｂ） ＠１ 図 （Ｃ） 第２図 り 第３図 第４１！ｆ 久 第５図 第６図 第７図 第８図 第９図
発明の一実施例の主要工程完了後の基板断面ｒＭ？ある
。 １１１・・基板、 ２・・ｅフィールド酸化膜。 ３１１＠・ｎ型コレクタ領域、 ４−拳・酸化膜。 ５・・・窒化膜、 ６・・・多結晶シリコン暦。 ７・ｅ１１酸化ｆｉ、 ８・・Φマスク、 ９ ＠
１１ ａｐゝ型多製条シリコン層、１０・ ・ ・開口
、ＩＩ・番・酸化膜、 １２・拳・凹部、 １３・・Φ
多結晶シリコン層、 ＝４・・・酸化膜、 １５・・
・ベース、１６・・◆内部ベース、 １７・ 拳 ・酸
化膜、１日＆・・多結晶シリコン暦、１９・ＩＩ−エミ
ッタ形成用開口、 ２０ａ ・ ・多結晶シリコン層、
２１＠−−フォトレジストマスク。 ２２・・・エミッタ、 ２３・・・シリサイド層、２４
・・・コレクタ電極、２５・・・ベース電極。 第１図 （ａ） （ｂ） ＠１ 図 （Ｃ） 第２図 り 第３図 第４１！ｆ 久 第５図 第６図 第７図 第８図 第９図
Claims (1)
- 電極を含む素子形成領域を除いて第１の絶縁膜で覆わ
れた第１の一導電型の半導体層の表層に反対導電型の領
域（ベース）が形成され該ベースの外周に接続して前記
第１の絶縁膜上に反対導電層の半導体多結晶層（ベース
引き出し電極）が形成され、該反対導電型の半導体多結
晶層（ベース引き出し電極）を覆い前記ベースの中央領
域が露出するように第２の絶縁膜が形成された基板上に
、電極の一部となる第２の一導電型の半導体多結晶層を
形成し、少なくとも前記の露出したベース領域上に存在
する第２の一導電型半導体多結晶層を覆うように耐エッ
チングマスク材を形成し、前記第２の一導電型の半導体
多結晶層をエッチングして前記耐エッチングマスク材の
縁部下部領域をアンダーエッチし、再び前記耐エッチン
グマスク材をマスクとして前記第２の絶縁膜を除去し、
前記耐エッチングマスク材を除去し、前記第２の一導電
型の半導体多結晶層と前記反対導電型の半導体多結晶層
（ベース引き出し電極）の表層とをシリサイド化する工
程を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25291684A JPS61131562A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25291684A JPS61131562A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131562A true JPS61131562A (ja) | 1986-06-19 |
| JPH0519810B2 JPH0519810B2 (ja) | 1993-03-17 |
Family
ID=17243949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25291684A Granted JPS61131562A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131562A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6341074A (ja) * | 1986-08-06 | 1988-02-22 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法 |
| JPS63301562A (ja) * | 1987-02-10 | 1988-12-08 | テキサス インスツルメンツ インコーポレイテツド | 自己整合バイポーラトランジスタおよびその製作方法，とくに導電性シリコンコンタクト部形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57134967A (en) * | 1981-02-14 | 1982-08-20 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS587862A (ja) * | 1981-06-30 | 1983-01-17 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | バイポ−ラ型トランジスタ−構造体及びその製造方法 |
| JPS5969966A (ja) * | 1982-10-15 | 1984-04-20 | Hitachi Ltd | 半導体集積回路およびその製造方法 |
| JPS59112655A (ja) * | 1982-12-18 | 1984-06-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1984
- 1984-11-30 JP JP25291684A patent/JPS61131562A/ja active Granted
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| JPS63301562A (ja) * | 1987-02-10 | 1988-12-08 | テキサス インスツルメンツ インコーポレイテツド | 自己整合バイポーラトランジスタおよびその製作方法，とくに導電性シリコンコンタクト部形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519810B2 (ja) | 1993-03-17 |
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