JPS5969966A - 半導体集積回路およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はバイポーラトランジスタのエミッタとベース電
極を自己整合的に形成しｆ？：、、高集積で高性能の半
導体回路およびその製造方法に関するものである。

〔従来技術〕

バイポーラトランジスタにおいては、ベース電極とエミ
ッタの距離を短縮することが、素子の微細化およびトラ
ンジスタの高速化につながる必要な手段と考えられてい
る。ところが、従来構造のバイポーラトランジスタでは
、エミッタとベース電極は写真食刻技術を使って形成さ
れるため、ホトマスクの位置合せ精度に関連して、エミ
ッタとベース電極間の距離金余９小さくすることはでき
ない。またこのため外部ベース抵抗が高くなｐ１高周波
特性が改善されない等の問題が生じる。

上述の問題点の解決をはかる為に、ベース・エミッタ間
を自己整合的に狭く形成し、更にベース電極を金属シリ
サイドで形成し、ベース抵抗を減少させる構造のものが
提案されている。その１例を第１図に示す。

第１図は従来のバイポーラ集積回路の要部構成を示す断
面図である。第１図において１はシリコン基板、２はｎ
型埋込層、３はｎ型シリコン半導体層、６，７は酸化シ
リコン膜、８は窒化シリコン膜、１５はｐ型シリコン半
導体層、１７は金属シリサイド層、１８は酸化物、１９
はエミッタ電極、２０はベース拡散層、２１はエミッタ
拡散層、２２はベース電極である。

上記の構造は公知のものであるから、その製造方法の説
明は省略するが、ベースの引き出しに、直に金属シリサ
イド層１７を用いている。一般に金属シリサイドは応力
が太きいため、シリコン半導体基板に結晶欠陥が導入さ
れることが多く、エミッタとベース間およびベースとコ
レツク間の耐圧不良を起し易いという欠点があった。

、〔発明の目的〕 本発明は上述したような従来技術の欠点を除去する為に
なされたもので、ベース引き出しに多結晶シリコンと金
楓シリサイドの２層膜を用い、ベース抵抗の低減および
シリコン半導体基板の結晶欠陥の低減をはかり、かつ金
属シリサイドの成長を用いて、ベース電極とエミッタを
セルファラインで形成し、特性の凌れた半導体集積回路
を提供しようとするものである。

〔発明の実施例〕

以下において、２つの実施例をと９本発明の詳細な説明
することとする。

第１の実施例について第２図（ａＪから（切、　ＣＣ）
、　（ｄ）。

Ｃｅ）、Ｃｆ）までの図面を使って順次説明する。

まず、第２図（ａ）に示すように、ｐ型シリコン半導体
基板１の上にｎ型埋込層２を形成した後、工゛ビタキシ
ャル成長を行い、ｎ型シリコン半導体層３を形成する。

その後、熱酸化によ＃）酸化シリコン膜４を形成し、次
で窒化シリコン膜５を形成する。次には通常の写真食刻
技術を使って窒化シリコン膜５を選択エツチングを行い
、上記窒化シリコン膜５をマスクとして選択酸化し、酸
化シリコン膜６を形成する。

次に第２図（ｂ）に示す様に、窒化シリコン膜５を加熱
した燐酸で除去し、更に酸化シリコン膜４を弗酸で除去
した後、熱酸化により酸化シリコン膜７を形成し、更に
窒化シリコン膜８を通常の化学気相反応法（以下ＣＶＤ
法と略す）（ＣＶＤはＣｈｅｍｉｃａｌ　　Ｖａｐｏｒ
　　Ｄｅｐｏｓｉｔｉｏｎの略）によシ被着する。その
後通常のＣＶＤ法で、燐ガラス膜９を約０．５μｍ（ミ
クロン）以上被着する。なお、ここで酸化シリコン膜７
、窒化シリコン膜８、および燐ガラス膜９の膜厚の合計
を選択酸化した酸化シリコン膜６の膜厚の半分より充分
厚く形成する。その後通常の写真食刻法で形成したホト
レジスタパターン１０をマスクとして、反応ガスとして
ＣＦ４系のカスを用いた反応性イオンエツチング（以下
ＲＩＥと略す）により、はぼ垂直の側面を有するように
、燐ガラス膜９、窒化シリコン膜８および酸化シリコン
膜７を食刻する。

次に第２図（Ｃ）に示すように、ホトレジストパターン
１０を除去し、多結晶シリコン層１１を全面に被着する
。その後、ホトレジストパターン１０よシもやや大きく
（１〜１０μｍ）、かつオドレジストパターン１０を反
転したホトレジストパターン１２を形成する。なおホト
レジストパターン１２の膜厚は、燐ガラス膜９、窒化シ
リコン膜８および酸化シリコン膜７の膜厚の合計とほぼ
同程度とする。更にホトレジスト膜１３を被着すると、
ホトレジスト膜１３の表面にほぼ平坦となる。

次に第２図（ｄ）に示すように、反応ガスとして酸素０
．を用いたＨＩＥによりホトレジスト膜１３を食刻する
。この時、ホトレジスト膜１３のエツチングは燐ガラス
膜９上の多結晶シリコンが露出した時点で停止する。従
って、燐ガラス膜９が下部に存在しない多結晶シリコン
上には、ホトレジスト膜１４が残ることになる。次にホ
トレジスト膜１４をマスクに多結晶シリコン膜１１を反
応ガスとしてＣＦ、系のガスを用いたＲＩＥによってエ
ツチングし、燐ガラス膜９を露出させる。

次に第２図（ｅ）に示すように、ホトレジスト膜１４お
よび燐ガラス膜９をエツチングした後、通常の写真食刻
法を用い多結晶シリコン膜１１′ｆｔ：エッチングして
、所望のパターンを得る。その後通常の拡散法によシ、
硼素（以下ボロンという）を多結晶シリコン膜にドープ
（吸収）させ、更に通常の熱拡散法によシｎ型シリコン
半導体層３の中にｐ型シリコン半導体層１５を形成する
。その後、タングステン、モリブデン、タンタル、ニッ
ケル等の遷移金属膜１６を全面に被着する。

次に熱処理によシ、多結晶シリコン膜１１と、遷移金属
膜１６を反応させ、遷移金属シリサイド膜１７を多結晶
シリコン膜１１上とその周辺部に形成する。なお、上記
熱処理温度は遷移金属膜１６の材質、熱処理雰囲気、多
結晶シリコン膜１１の表１ｎ」状態等によって異なる。

例えは、遷移金棒膜１６としてタングステン（Ｗ）を用
い、多結晶シリコン膜１１の表面を弗酸水溶液でエツチ
ングして、窒素雰囲気で熱処理を行った場合では、上記
熱処理温度としては、８００〜１１００７：’が適切で
ある。即ら、８００′ｃ以下では遷移金属シリサイド膜
１６の成長は極めて遅く、また１１００Ｃ以上では、遷
移金属シリサイド族１７の成長が極めて早く、成長量の
制御が困難となる。甘た１１００Ｃ以上では、ｐ型シリ
コン半導体／骸］、５が熱拡散のため拡がってしまい、
ｎ型埋め込み層２に接触し、半導体素子の寄生容量を増
加さぞてしまう。

更に第２図（ｆ）に示すように、未反応の遷移金鴇農１
６をエツチングし、酸化万囲気中で熱処理することによ
υ、遷移金属シリサイド膜１７の表面に酸化膜１８を形
成する。なお、酸化膜１８の主成分は酸化シリコンであ
る。その後酸化膜１８をマスクに窒化シリコン膜８およ
び酸化シリコン膜７をエツチングして、孔１９を形成す
る。更に孔１９よシ通常の熱拡散法およびイオン打込み
法に、　　よシ、Ｐ型シリコン半導体層２０およびｎ型
シリコン半導体層２１を形成する。その後通常の写真食
刻法によシ酸化膜１８の１部をエツチングして孔２２を
形成する。

以上のように作製した半導体装置において、孔１９をエ
ミッタ電極、孔２２をベース電極とし、更にｎ型埋込み
層２よシコレクタ電極を形成すると、ｎｐｎ型バイポー
ラ型トランジスタでは、ペース抵抗が極めて小さい。こ
れは多結晶シリコン膜１１上に形成した遷移金属シリサ
イド膜の比抵抗が２Ｘ１０”’Ωｍ以下と小さいこと、
および孔１９と窒化シリコン膜８の端間の距離が短いこ
とによる。この距離は多結晶シリコン膜１１からの遷移
金属シリサイドＭ１７の成長量に依るが、この生長量は
上記遷移金属シリサイド形成時の熱処理時間により制御
できる。このため通常の写真食刻法により孔１９を開孔
した場合と異なり、ホトマスクと半導体基板間の合わせ
誤差は、孔１９と窒化シリコン膜８端間の距離に反映し
ない。更に先に出願した半導体装置の製造法（出願番号
５６−１５２０８０　）と異なり、多結晶シリコンから
遷移金属シリサイド膜を成長させ、孔１９を形成するた
め、遷移金属シリサイド膜形成時にシリコン半導体基板
内に結晶欠陥が導入きれにくい。

次に実施例の第２について説明する。

第２の実施例は第３図によって（ａ）　、　（ｂＪ　、
　（Ｃ）　、　（ｄ）の４段階の図に分けて順次説明す
る。まず、第３図（ａ）に示すように、ｐ型シリコン半
導体基板１上にｎ型埋込み層２ｆ！：形成し、エピタキ
シャル成長によりｎ型シリコン半導体層３を形成する。

その後熱酸化によυ酸化シリコン膜４を形成し、更に窒
化シリコン膜５を形成する。引き続き通常の宥真食刻法
により窒化シリコン膜５を選択食刻し、上記窒化シリコ
ン膜５をマスクに選択酸化し、酸化シリコン膜６を形成
する。更に第３図（ｂ）に示すように、加熱した燐酸で
窒化シリコン膜５を、又弗酸水溶液により酸化シリコン
膜４を除去する。

その後熱酸化により酸化シリコン膜７を形成し、更に通
常のＣＶＤ法により窒化シリコン膜８、多結晶シリコン
膜２３を形成する。その後通常の写真食刻法によｐ多結
晶シリコン膜２３を選択食刻し、更に通常の写真食刻法
によシ窒化シリコン膜８を選択エツチングする。この際
ホトマスクの１端が多結晶シリコン膜２３に重なる様に
する。また窒化シリコン膜８をマスクに酸化シリコン膜
７をエツチングし、ｎ型シリコン半導体層３の１部を露
出させる。

更に第３図（Ｃ）で示すように、反応ガスとして５ｉＨ
２Ｃ４、ＨＣｔおよびＨ７を用い、多結晶シリコン膜２
４をシリコンが露出している箇所およびその周辺部に選
択的に成長させる。その後通常の拡散法により上記多結
晶シリコン膜２３および２４にｐ型不純物を拡散し、更
にシリコン半導体基板内にｐ型シリコン層１５を形成す
る。その後遷移金属膜１６を被着する。

更に第３図（ｄ）に示す様に、熱処理によって、上記多
結晶シリコン膜２４上およびその周辺部に金属シリサイ
ド１７を形成する。その後遷移金属膜１６を除去し、更
に酸性雰囲気において熱処理を行ない酸化膜１８を形成
する。更に酸化膜１８をマスクに窒化シリコン膜８およ
び酸化シリコン膜７をエツチングして孔１９を形成する
。

その後通常の拡散法により、ｎ型シリコン半導体層２０
およびｎ型シリコン半導体層２１を形成し、その後通常
の写真食刻法によム酸化膜１８の１部をエツチングし、
孔２２を形成する。

以上の様に作製した半導体装置において、孔１９をエミ
ツク電極、孔２２をベース電極とし、さらにｎ型埋込み
層２よりフレフタ電極を形成することによりｎｐｎ型バ
イポーラトランジスタが形成できる。上記ｎ　ｐ　１１
型トランジスタは実施例第１のｎｐｎ型トランジスタ同
様ベース抵抗が極めて小さく、′！ｌニア之ベース電極
、エミッタ間が短かく形成できる。このためバイポーラ
トランジスタの高性能化、高集積化が達成される。更に
実施例の第２では、実施列１と比べて多結晶シリコンの
選択成長を用いることにより、製造工程が簡単になって
いる。

〔発明の効果〕

以上述べてきたように、本発明の半導体集積回路の製造
方法は、ベース引き出し電極に多結晶シリコンと金属シ
リサイドの２層膜を用いることによｐ１ベース抵抗を低
減し、かつシリコン半導体基板の結晶欠陥を低減を図る
ことができ、また金属シリサイドの成長を用い、ベース
電極とエミッタをセル７アラインで形成することによシ
、特性の優れた半導体集積回路を提供することができる
効果がある。

【図面の簡単な説明】

第１図は従来技術の実施例を示す断面図、第２図（＝］
１．　（ｂＪ、　（Ｃ）、　（ｄ）、　（ｅ）、　（ｆ
）および第３図（ａ）　、　（ｂ）　。 （Ｃｆ、（ｄＪはそれぞれ本発明の一実施例と他の実施
例の各段階を示す断面図である。 １．２，３，１５，２０．２１・・・シリコン半導体基
板、４．’６．７・・・シリコン膜、５，８・・・窒化
シリコ／膜、９・・・燐ガラス膜、１０，１２，１３゜
１４・・・ホトレジスト膜、１１，２３．２４・・・多
結晶シリコン膜、１６・・・遷移金属膜、１７・・・遷
移金属シリサイド膜、１８・・・酸化膜、１９．２２・
・・孔。 第　　１　　　図 軍２図 （０−） り 第　Ｚ　　品 （Ｃ） （ｄ） 第７図 ζｅ） （４） ■　３　図 （０−） ゝ？ （１）） ＼２ 畜Ｊ図 （ｃ） （ｄ） ／７ 第１頁の続き ０発　明　者　小切間正彦 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発　明　者　斉田広二 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内

Claims (1)

1. 【特許請求の範囲】 １、ベースコンタクト孔上およびその周辺に多結晶シリ
   コンおよび金属シリサイドで形成したベース電極と、上
   記ベースコンタクトから所定の距離を隔てた場所に設け
   たエミッタ引き出し電極と、ベース電極とエミッタ引き
   出し電極との間に設をすられた上記金属シリサイドの酸
   化膜とを具備することを特徴とする半導体集積回路。 ２、下記工程を含む半導体集積回路の製造方法。 ■　孔を有する絶縁膜で覆われた半導体基板上の上記札
   止およびその周辺部に多結晶シリコンを形成する工程を
   有する第１の工程。 ■　遷移金属膜を全面に被着し、前記多結晶シリコン膜
   と上記遷移金属膜とを反応させ、該多結晶シリコン膜上
   およびその周辺部に金属シリサイド膜を形成する工程を
   有する第２の工程。 ■　上記遷移金属膜を除去する第３の工程。 ■　酸化性雰囲気中で熱処理を行い、上記金属シリサイ
   ド膜を酸化膜で積り第４の工程。 ■　該酸化膜をマスクとして用い、該絶縁膜を食刻する
   第５の工程。 ｊ、前記第１の工程は、選択生長によって多結晶シリコ
   ンを形成することを特徴とする特許請求の範囲第２項記
   載の半導体集積回路の製造方法。