JPH0519810B2 - - Google Patents
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- JPH0519810B2 JPH0519810B2 JP59252916A JP25291684A JPH0519810B2 JP H0519810 B2 JPH0519810 B2 JP H0519810B2 JP 59252916 A JP59252916 A JP 59252916A JP 25291684 A JP25291684 A JP 25291684A JP H0519810 B2 JPH0519810 B2 JP H0519810B2
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- 239000004065 semiconductor Substances 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 17
- 238000000605 extraction Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000011810 insulating material Substances 0.000 claims 1
- 238000001459 lithography Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 56
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 28
- 239000012535 impurity Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000005275 alloying Methods 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- VMTCKFAPVIWNOF-UHFFFAOYSA-N methane tetrahydrofluoride Chemical compound C.F.F.F.F VMTCKFAPVIWNOF-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関する。特
に、竪型構造の超高速バイポーラトランジスタの
製造方法の改良に関する。
に、竪型構造の超高速バイポーラトランジスタの
製造方法の改良に関する。
微細構造とし集積度を向上するため、エミツ
タ、ベース、コレクタを積層して形成する竪型構
造のバイポーラトランジスタが開発されている。
たゞ竪型構造のバイポーラトランジスタを製造す
る場合、多数のマスクを使用せざるを得ず、大き
な位置合わせ裕度を必要とし、予期したほどには
集積度を向上しえないきらいがある。この欠点を
解消することを目的として日本電信電話公社によ
つて開発されたSST−1Aと呼ばれるプロセスが
ある。これはエミツタ・ベース領域とその電極と
を１枚のマスクを使用して製造することを特徴と
するものであり、ベース・エミツタがすべて自己
整合で形成されるため、エミツタ幅0.5μｍ、エミ
ツタ・ベース電極間分離0.3μｍ、ベースコンタク
ト幅0.3μｍ、ベース領域幅1.7μｍ程度と、エミツ
タ・ベース領域が超微細構造とされ、その結果、
ベース・コレクタ間静電容量、ベース抵抗等が大
幅に縮小され、高速動作が実現されている（昭和
58年度電子通信学界半導体・材料部門全国大会予
稿第247頁）。
タ、ベース、コレクタを積層して形成する竪型構
造のバイポーラトランジスタが開発されている。
たゞ竪型構造のバイポーラトランジスタを製造す
る場合、多数のマスクを使用せざるを得ず、大き
な位置合わせ裕度を必要とし、予期したほどには
集積度を向上しえないきらいがある。この欠点を
解消することを目的として日本電信電話公社によ
つて開発されたSST−1Aと呼ばれるプロセスが
ある。これはエミツタ・ベース領域とその電極と
を１枚のマスクを使用して製造することを特徴と
するものであり、ベース・エミツタがすべて自己
整合で形成されるため、エミツタ幅0.5μｍ、エミ
ツタ・ベース電極間分離0.3μｍ、ベースコンタク
ト幅0.3μｍ、ベース領域幅1.7μｍ程度と、エミツ
タ・ベース領域が超微細構造とされ、その結果、
ベース・コレクタ間静電容量、ベース抵抗等が大
幅に縮小され、高速動作が実現されている（昭和
58年度電子通信学界半導体・材料部門全国大会予
稿第247頁）。
上記せるSST−1Aプロセスを使用して製造し
たバイポーラトランジスタは、上記のとおり、多
くの特徴を有するが、ベース引き出し電極が多結
晶シリコン層であるため、ベース抵抗が必ずしも
十分低いとは言えず、この点で改良の余地を残す
ものであつた。
たバイポーラトランジスタは、上記のとおり、多
くの特徴を有するが、ベース引き出し電極が多結
晶シリコン層であるため、ベース抵抗が必ずしも
十分低いとは言えず、この点で改良の余地を残す
ものであつた。
本発明は、ベース抵抗をさらに低くすることを
目的とするSST−1Aプロセスの改良であり、そ
の手段は、基板１上に設けられたコレクタ領域を
なす一導電型半導体領域３と、この一導電型半導
体領域３内に設けられベース領域をなす反対導電
型領域１５，１６と、この反対導電型領域１５，
１６を囲む第１の絶縁物層４，５と、前記のベー
ス領域１５に接続するとともに前記の第１の絶縁
物層４，５上に延在してベース引き出し層をなす
反対導電型半導体層９と、前記のベース領域１５
上に設けられエミツタ領域をなす一導電型半導体
領域２２と、前記のベース領域１５，１６及びベ
ース引き出し層９を覆う第２の絶縁物層１１と、
この第２の絶縁物層１１に選択的に設けられこの
エミツタ領域２２を表出する開口部と、この開口
部を介して前記のエミツタ領域２２に接続してエ
ミツタ電極をなす半導体層２０とを有する半導体
装置の製造方法において、前記の第２の絶縁物層
１１上にエミツタ電極をなす半導体層２０を形成
する工程と、レジストマスク２１を使用してなす
リソグラフイー法を使用してこのマスク２１の縁
部下部領域がアンダーエツチされるように前記の
半導体層２０をパターニングする工程と、前記の
マスク２１を再び使用して前記の第２の絶縁物層
１１を選択的に除去して前記のベース引き出し層
９の一部を表出する工程と、前記の半導体層２０
及び前記のベース引き出し層９表面にシリサイド
層２３を形成する工程とを有する半導体装置の製
造方法にある。
目的とするSST−1Aプロセスの改良であり、そ
の手段は、基板１上に設けられたコレクタ領域を
なす一導電型半導体領域３と、この一導電型半導
体領域３内に設けられベース領域をなす反対導電
型領域１５，１６と、この反対導電型領域１５，
１６を囲む第１の絶縁物層４，５と、前記のベー
ス領域１５に接続するとともに前記の第１の絶縁
物層４，５上に延在してベース引き出し層をなす
反対導電型半導体層９と、前記のベース領域１５
上に設けられエミツタ領域をなす一導電型半導体
領域２２と、前記のベース領域１５，１６及びベ
ース引き出し層９を覆う第２の絶縁物層１１と、
この第２の絶縁物層１１に選択的に設けられこの
エミツタ領域２２を表出する開口部と、この開口
部を介して前記のエミツタ領域２２に接続してエ
ミツタ電極をなす半導体層２０とを有する半導体
装置の製造方法において、前記の第２の絶縁物層
１１上にエミツタ電極をなす半導体層２０を形成
する工程と、レジストマスク２１を使用してなす
リソグラフイー法を使用してこのマスク２１の縁
部下部領域がアンダーエツチされるように前記の
半導体層２０をパターニングする工程と、前記の
マスク２１を再び使用して前記の第２の絶縁物層
１１を選択的に除去して前記のベース引き出し層
９の一部を表出する工程と、前記の半導体層２０
及び前記のベース引き出し層９表面にシリサイド
層２３を形成する工程とを有する半導体装置の製
造方法にある。
本発明は、ベース抵抗を低くするため、SST
−1Aプロセスにおいては多結晶シリコン層をも
つて構成されていたベース引き出し電極を、多結
晶シリコン層とシリサイド層との２重層をもつて
構成することとしたものである。
−1Aプロセスにおいては多結晶シリコン層をも
つて構成されていたベース引き出し電極を、多結
晶シリコン層とシリサイド層との２重層をもつて
構成することとしたものである。
以下、図面を参照しつゝ、本発明の一実施例に
係る半導体装置の製造方法についてさらに説明す
る。
係る半導体装置の製造方法についてさらに説明す
る。
第２図参照
ｐ型半導体基板１上にLOCOS分離をなしてフ
イールド酸化膜２を形成しｎ型コレクタ領域３を
形成した後、全面に酸化膜（500Å厚）４と窒化
膜（1500Å厚）５とを形成する。
イールド酸化膜２を形成しｎ型コレクタ領域３を
形成した後、全面に酸化膜（500Å厚）４と窒化
膜（1500Å厚）５とを形成する。
第３図参照
コレクタ電極領域から窒化膜５と酸化膜４とを
除去した後、不純物を含まない多結晶シリコン層
（5000Å厚）６を形成し、コレクタ電極領域とベ
ース・エミツタ領域以外の領域を酸化して多結晶
シリコン層６の一部を酸化膜７に変換する。
除去した後、不純物を含まない多結晶シリコン層
（5000Å厚）６を形成し、コレクタ電極領域とベ
ース・エミツタ領域以外の領域を酸化して多結晶
シリコン層６の一部を酸化膜７に変換する。
第４図参照
コレクタ領域をレジスト等のマスク８をもつて
覆つた後、ｐ型不純物を導入して、多結晶シリコ
ン層６の一部をp+型多結晶シリコン層９に変換
する。
覆つた後、ｐ型不純物を導入して、多結晶シリコ
ン層６の一部をp+型多結晶シリコン層９に変換
する。
第５図参照
p+型多結晶シリコン層９を一部領域（ベー
ス・エミツタ形成予定領域）から除去して開口１
０を形成する。
ス・エミツタ形成予定領域）から除去して開口１
０を形成する。
次いでp+型多結晶シリコン層９の表層を酸化
して酸化膜１１に変換する。
して酸化膜１１に変換する。
第６図参照
開口１０を介して窒化膜５を除去するが、図示
するようにアンダーエツチされて凹部１２が形成
される。
するようにアンダーエツチされて凹部１２が形成
される。
開口１０内の酸化膜４を除去して、凹部１２の
半導体基板表面を露出する。このとき、酸化膜１
１の表面もエツチされるわがずかである。
半導体基板表面を露出する。このとき、酸化膜１
１の表面もエツチされるわがずかである。
第７図参照
減圧CVD法を使用して不純物を含まない多結
晶シリコン層を形成した後、非方向性のケミカル
エツチング法を使用してこれを除去すると、上記
の凹部１２のみが多結晶シリコン層１３によつて
埋められて、この多結晶シリコン層１３を介して
p+型多結晶シリコン層９は基板１と接続される。
晶シリコン層を形成した後、非方向性のケミカル
エツチング法を使用してこれを除去すると、上記
の凹部１２のみが多結晶シリコン層１３によつて
埋められて、この多結晶シリコン層１３を介して
p+型多結晶シリコン層９は基板１と接続される。
第８図参照
開口１０内を酸化してここあに酸化膜１４
（700Å厚）を形成するとともにp+型多結晶シリ
コン層９中のｐ型不純物を基板中に拡散してｐ型
ベース１５を形成する。上記の酸化膜１４を貫通
してｐ型不純物をイオン注入した後活性化して内
部ベース１６を形成する。
（700Å厚）を形成するとともにp+型多結晶シリ
コン層９中のｐ型不純物を基板中に拡散してｐ型
ベース１５を形成する。上記の酸化膜１４を貫通
してｐ型不純物をイオン注入した後活性化して内
部ベース１６を形成する。
第９図参照
CVD法を使用して酸化膜と多結晶シリコン層
とを形成した後、異方性のリアクテイブエツチン
グ方を使用して、開口１０内以外から除去して、
開口１０内のみに酸化膜１７と多結晶シリコン層
１８と残留し、次いで、フオトリソグラフイー方
を使用してエミツタ形成用開口１９を形成する。
とを形成した後、異方性のリアクテイブエツチン
グ方を使用して、開口１０内以外から除去して、
開口１０内のみに酸化膜１７と多結晶シリコン層
１８と残留し、次いで、フオトリソグラフイー方
を使用してエミツタ形成用開口１９を形成する。
第１図ａ参照
CVD法を使用して全面に不純物を含まない多
結晶シリコン層２０（3000Å厚）を形成し、イオ
ン注入法を使用してｎ型の不純物を1021cm-3程度
に導入する。
結晶シリコン層２０（3000Å厚）を形成し、イオ
ン注入法を使用してｎ型の不純物を1021cm-3程度
に導入する。
フオトリソグラフイー法を使用してエミツタ領
域上とコレクタ電極領域上とにフオトレジストマ
スク２１を形成し、このマスク２１を使用して、
ｎ型の多結晶シリコン層２０を除去する。この工
程は、四フツ化メタンを反応性ガスとし円筒型の
プラズマエツチング装置を使用するので、等方的
にエツチングがなされ、フオトレジスト膜２１の
縁部下部領域がアンダーエツチされる。
域上とコレクタ電極領域上とにフオトレジストマ
スク２１を形成し、このマスク２１を使用して、
ｎ型の多結晶シリコン層２０を除去する。この工
程は、四フツ化メタンを反応性ガスとし円筒型の
プラズマエツチング装置を使用するので、等方的
にエツチングがなされ、フオトレジスト膜２１の
縁部下部領域がアンダーエツチされる。
第１図ｂ参照
上記のフオトレジストマスク２１を再び使用
し、リアクテイブイオンエツチング法を使用して
酸化膜１１をベース引き出し層９上から除去し
て、ｐ型の多結晶シリコン層（ベース引き出し電
極）９を露出する。
し、リアクテイブイオンエツチング法を使用して
酸化膜１１をベース引き出し層９上から除去し
て、ｐ型の多結晶シリコン層（ベース引き出し電
極）９を露出する。
第１図ｃ参照
フオレジストマスク２１を除去した後、熱処理
をなしてｎ型の多結晶シリコン層２０中のｎ型不
純物を活性化するとともにこれをその下部領域に
拡散してエミツタ２２を形成する。
をなしてｎ型の多結晶シリコン層２０中のｎ型不
純物を活性化するとともにこれをその下部領域に
拡散してエミツタ２２を形成する。
ｎ型の多結晶シリコン層（エミツタ引き出し電
極及びコレクタ電極）２０上とｐ型の多結晶シリ
コン層（ベース引き出し電極）９の表面をシリサ
イド化してシリサイド層２３に変換する。この工
程は、まず、白金層を堆積し、合金化をなし、残
留した白金層を洗い流すか、または、タングステ
ンシリサイド層を選択成長することにより可能で
ある。
極及びコレクタ電極）２０上とｐ型の多結晶シリ
コン層（ベース引き出し電極）９の表面をシリサ
イド化してシリサイド層２３に変換する。この工
程は、まず、白金層を堆積し、合金化をなし、残
留した白金層を洗い流すか、または、タングステ
ンシリサイド層を選択成長することにより可能で
ある。
第１０図参照
電極形成領域上にアルミニウム膜を形成してこ
れをパターンニングし、コレクタ電極２４、ベー
ス電極２５、エミツタ電極２６を完成する。
れをパターンニングし、コレクタ電極２４、ベー
ス電極２５、エミツタ電極２６を完成する。
以上説明せるとおり、本発明によれば、堅型構
造のバイポーラトランジスタを製造するSST−
1Aプロセスにおいて、ベース引き出し電極を多
結晶シリコン層とシリサイド層との二重層をもつ
て構成することとされているので、ベース抵抗を
さらに低くすることのできる半導体装置の製造方
法を提供することができる。
造のバイポーラトランジスタを製造するSST−
1Aプロセスにおいて、ベース引き出し電極を多
結晶シリコン層とシリサイド層との二重層をもつ
て構成することとされているので、ベース抵抗を
さらに低くすることのできる半導体装置の製造方
法を提供することができる。
第１図ａ，ｂ，ｃ〜第１０図は、本発明の一実
施例の主要工程完了後の基板断面図である。 １……基板、２……フイールド酸化膜、３……
ｎ型コレクタ領域、４……酸化膜、５……窒化
膜、６……多結晶シリコン層、７……酸化膜、８
……マスク、９……p+型多結晶シリコン層、１
０……開口、１１……酸化膜、１２……凹部、１
３……多結晶シリコン層、１４……酸化膜、１５
……ベース、１６……内部ベース、１７……酸化
膜、１８……多結晶シリコン層、１９……エミツ
タ形成用開口、２０……多結晶シリコン層、２１
……フオトレジストマスク、２２……エミツタ、
２３……シリサイド層、２４……コレクタ電極、
２５……ベース電極、２６……エミツタ電極。
施例の主要工程完了後の基板断面図である。 １……基板、２……フイールド酸化膜、３……
ｎ型コレクタ領域、４……酸化膜、５……窒化
膜、６……多結晶シリコン層、７……酸化膜、８
……マスク、９……p+型多結晶シリコン層、１
０……開口、１１……酸化膜、１２……凹部、１
３……多結晶シリコン層、１４……酸化膜、１５
……ベース、１６……内部ベース、１７……酸化
膜、１８……多結晶シリコン層、１９……エミツ
タ形成用開口、２０……多結晶シリコン層、２１
……フオトレジストマスク、２２……エミツタ、
２３……シリサイド層、２４……コレクタ電極、
２５……ベース電極、２６……エミツタ電極。
Claims (1)
- 【特許請求の範囲】 １ 基板１上に設けられたコレクタ領域をなす一
導電型半導体領域３と、該一導電型半導体領域３
内に設けられベース領域をなす反対導電型領域１
５，１６と、該反対導電型領域１５，１６を囲む
第１の絶縁物層４，５と、前記ベース領域１５に
接続するとともに前記第１の絶縁物層４，５上に
延在してベース引き出し層をなす反対導電型半導
体層９と、前記ベース領域１５上に設けられエミ
ツタ領域をなす一導電型半導体領域２２と、前記
ベース領域１５，１６及びベース引き出し層９を
覆う第２の絶縁物層１１と、該第２の絶縁物層１
１に選択的に設けられ該エミツタ領域２２を表出
する開口部と、該開口部を介して前記エミツタ領
域２２に接続してエミツタ電極をなす半導体層２
０とを有する半導体装置の製造方法において、 前記第２の絶縁物層１１上にエミツタ電極をな
す半導体層２０を形成する工程と、 レジストマスク２１を使用してなすリソグラフ
イー法を使用して、該マスク２１の縁部下部領域
がアンダーエツチされるように前記半導体層２０
をパターニングする工程と、 前記マスク２１を再び使用して前記第２の絶縁
物層１１を選択的に除去して前記ベース引き出し
層９の一部を表出する工程と、 前記半導体層２０及び前記ベース引き出し層９
表面にシリサイド層２３を形成する工程と を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25291684A JPS61131562A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25291684A JPS61131562A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131562A JPS61131562A (ja) | 1986-06-19 |
| JPH0519810B2 true JPH0519810B2 (ja) | 1993-03-17 |
Family
ID=17243949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25291684A Granted JPS61131562A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131562A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6341074A (ja) * | 1986-08-06 | 1988-02-22 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法 |
| US4789885A (en) * | 1987-02-10 | 1988-12-06 | Texas Instruments Incorporated | Self-aligned silicide in a polysilicon self-aligned bipolar transistor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57134967A (en) * | 1981-02-14 | 1982-08-20 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS587862A (ja) * | 1981-06-30 | 1983-01-17 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | バイポ−ラ型トランジスタ−構造体及びその製造方法 |
| JPS5969966A (ja) * | 1982-10-15 | 1984-04-20 | Hitachi Ltd | 半導体集積回路およびその製造方法 |
| JPS59112655A (ja) * | 1982-12-18 | 1984-06-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1984
- 1984-11-30 JP JP25291684A patent/JPS61131562A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57134967A (en) * | 1981-02-14 | 1982-08-20 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS587862A (ja) * | 1981-06-30 | 1983-01-17 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | バイポ−ラ型トランジスタ−構造体及びその製造方法 |
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| JPS59112655A (ja) * | 1982-12-18 | 1984-06-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61131562A (ja) | 1986-06-19 |
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