JPS60235460A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60235460A JPS60235460A JP9096284A JP9096284A JPS60235460A JP S60235460 A JPS60235460 A JP S60235460A JP 9096284 A JP9096284 A JP 9096284A JP 9096284 A JP9096284 A JP 9096284A JP S60235460 A JPS60235460 A JP S60235460A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000002955 isolation Methods 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 5
- 108091006146 Channels Proteins 0.000 abstract description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 2
- 230000000149 penetrating effect Effects 0.000 abstract description 2
- 238000002513 implantation Methods 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 abstract 1
- 238000000034 method Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、自己整合構造を有する高性能、高集積半導体
バイポーラ集積回路およびその製造方法に関するもので
ある。
バイポーラ集積回路およびその製造方法に関するもので
ある。
最近の半導体バイポーラ集積回路は、トランジスタの嘉
什鮨イ［と去半め惠他錘ｔｐｈ〜ψ訊ムｈ丁１八る。ト
ランジスタを高性能化する手段として、ベース電極をベ
ース領域の側方から多結晶シリコンを用いて取り出す方
法が提案されている。しかし、この方法ではトランジス
タ自体を小型化してトランジスタの性能を向上させるこ
とは出来るが、素子間の分離領域を減少させることが出
来ないため高集積化が難しいという欠点があった。
什鮨イ［と去半め惠他錘ｔｐｈ〜ψ訊ムｈ丁１八る。ト
ランジスタを高性能化する手段として、ベース電極をベ
ース領域の側方から多結晶シリコンを用いて取り出す方
法が提案されている。しかし、この方法ではトランジス
タ自体を小型化してトランジスタの性能を向上させるこ
とは出来るが、素子間の分離領域を減少させることが出
来ないため高集積化が難しいという欠点があった。
本発明の目的は、上記従来技術の欠点を除去し、高集積
化が可能な自己整合トランジスタの構造とその製造方法
を提供することにある。
化が可能な自己整合トランジスタの構造とその製造方法
を提供することにある。
上記目的を達成するため、本発明ではベース電極をベー
ス領域の側方から多結晶シリコンを用いて取り出す構造
のトランジスタにおいて、ベース領域とコレクタ領域の
回りのシリコン基板に断面がＵ字形の溝を形成して素子
間の絶縁分離を行ない、分離領域の面積を大幅に低減す
ることによって高性能バイポーラ集積回路の高集積化を
達成している。
ス領域の側方から多結晶シリコンを用いて取り出す構造
のトランジスタにおいて、ベース領域とコレクタ領域の
回りのシリコン基板に断面がＵ字形の溝を形成して素子
間の絶縁分離を行ない、分離領域の面積を大幅に低減す
ることによって高性能バイポーラ集積回路の高集積化を
達成している。
以下、実施例を用いて本発明の詳細な説明する。
第１図に示すように、面方位（１００）のＰ型Ｓｉ基板
１の表面に、Ｎ型のコレクタ埋込層２を設け、その上に
トランジスタの能動部分となるＳｉエピタキシャル層３
（０，３〜１．５μｍ）を形成した後、その表面に酸化
してＳｉｎ、膜４を形成し、さらにその上にＣＶＤ法に
よってＳｉ、Ｎ４膜５を形成した。
１の表面に、Ｎ型のコレクタ埋込層２を設け、その上に
トランジスタの能動部分となるＳｉエピタキシャル層３
（０，３〜１．５μｍ）を形成した後、その表面に酸化
してＳｉｎ、膜４を形成し、さらにその上にＣＶＤ法に
よってＳｉ、Ｎ４膜５を形成した。
次に、通常のホトエツチング法を用いて素子形成領域以
外の部分６のＳｉ３Ｎ４膜５およびＳｉｎ、膜４をエツ
チングし、さらに反応性スパッタエツチング法を用いて
Ｓｉエピタキシャル層３をエツチングし、埋込層２の表
面付近に達するほぼ垂直な溝を形成した（第２図）。
外の部分６のＳｉ３Ｎ４膜５およびＳｉｎ、膜４をエツ
チングし、さらに反応性スパッタエツチング法を用いて
Ｓｉエピタキシャル層３をエツチングし、埋込層２の表
面付近に達するほぼ垂直な溝を形成した（第２図）。
次に、溝の表面を酸化してＳｉｎ、膜７を形成し、その
上にＣＶＤ法でＳｔ、Ｎ４膜８を被着した後反応性スパ
ッタエツチング法を用いて５ｉａＮ４膜をエツチングす
ることによって溝の側面にＳｉ、Ｎ４膜８を残した（第
３図）。
上にＣＶＤ法でＳｔ、Ｎ４膜８を被着した後反応性スパ
ッタエツチング法を用いて５ｉａＮ４膜をエツチングす
ることによって溝の側面にＳｉ、Ｎ４膜８を残した（第
３図）。
次に、ホトレジストを用いて素子間の分離が必要な部分
の溝９の底のＳｉｎ、膜７を選択的に除去し、再び反応
性スパッタエツチング法でＳｔをエツチングして、埋込
層２を突き抜ける溝を形成し、Ｂのイオン打込みを行な
って溝の底部にＰ型のチャネルストッパ層１０を形成し
た（第４図）。
の溝９の底のＳｉｎ、膜７を選択的に除去し、再び反応
性スパッタエツチング法でＳｔをエツチングして、埋込
層２を突き抜ける溝を形成し、Ｂのイオン打込みを行な
って溝の底部にＰ型のチャネルストッパ層１０を形成し
た（第４図）。
このとき、素子間分離用の深い溝の幅は、溝の深さより
も狭いことが、後の表面平坦化の点から望ましい。
も狭いことが、後の表面平坦化の点から望ましい。
次に、Ｓｔ、Ｎ４膜５，７をマスクにして溝内のＳｉを
選択酸化し、溝底面に厚い５ｉｎ２膜１１を形成し、Ｓ
ｔ、Ｎ４膜を軽くエツチングして溝側面に残ったＳｉ、
ｌＮ４膜８のみを除去すると、素子領域の周囲の溝上部
に薄い５ｉｎ２膜７が残る（第５図）。
選択酸化し、溝底面に厚い５ｉｎ２膜１１を形成し、Ｓ
ｔ、Ｎ４膜を軽くエツチングして溝側面に残ったＳｉ、
ｌＮ４膜８のみを除去すると、素子領域の周囲の溝上部
に薄い５ｉｎ２膜７が残る（第５図）。
次に、トランジスタのベース領域となる島の部分の薄い
５ｉｎ２膜７を、ホトレジスト法を用いて選択的に除去
した後、多結晶Ｓｉ膜１２をＣＶＤ法で形成し、平坦化
エツチングを行なって溝の部分に多結晶Ｓｉを埋込んだ
（第６図）。
５ｉｎ２膜７を、ホトレジスト法を用いて選択的に除去
した後、多結晶Ｓｉ膜１２をＣＶＤ法で形成し、平坦化
エツチングを行なって溝の部分に多結晶Ｓｉを埋込んだ
（第６図）。
次に、ＣＶＤ法によッテＳ ｉＢ Ｎ ａ ／ Ｓ ｉ
Ｏ２の二層膜を形成し、ホトエツチング法でこの二層膜
に孔あけを行なった後、露出した多結晶Ｓｉ膜１２を膜
厚の半分までエツチングし、Ｓｔ、Ｎ４膜をマスクに選
択酸化を行なって多結晶Ｓｔの酸化膜１３を形成した。
Ｏ２の二層膜を形成し、ホトエツチング法でこの二層膜
に孔あけを行なった後、露出した多結晶Ｓｉ膜１２を膜
厚の半分までエツチングし、Ｓｔ、Ｎ４膜をマスクに選
択酸化を行なって多結晶Ｓｔの酸化膜１３を形成した。
そして、先に形成したＳｉ、Ｎ４／５ｉｎ２二層膜を除
去した（第７図）。
去した（第７図）。
次に、多結晶Ｓｔ １４の表面からＢの拡散を行なって
、Ｐ型の多結晶Ｓｔ １４を形成すると共に、ベース接
続用のＰ型領域１５を単結晶Ｓｉ中に形成した。そして
、Ｓｔ、Ｎ４膜５をマスクにして選択酸化を行ない多結
晶Ｓｔ １４および単結晶５ｉ１５の上にＳｉＯ２膜１
６膜形６した。さらに、コレクタ取り出し用のＮ型拡散
層１７を形成し、真性ベース領域１８をＢイオン打込み
法で形成した（第８図）。
、Ｐ型の多結晶Ｓｔ １４を形成すると共に、ベース接
続用のＰ型領域１５を単結晶Ｓｉ中に形成した。そして
、Ｓｔ、Ｎ４膜５をマスクにして選択酸化を行ない多結
晶Ｓｔ １４および単結晶５ｉ１５の上にＳｉＯ２膜１
６膜形６した。さらに、コレクタ取り出し用のＮ型拡散
層１７を形成し、真性ベース領域１８をＢイオン打込み
法で形成した（第８図）。
次に、表面にパッシベーション膜１９
（Ｓ ｉＢ ＮａまたはＰＳＧ）を形成した後、エミッ
タ部の孔あけを行ない、エミッタ拡散層２０を形成した
。最後に、コンタクト用の孔あけを行なって、ベース電
極２１、エミッタ電極２２、コレクタ電極２３を形成し
て、高性能のＮＰＮトランジスタが完成した（第９図）
。
タ部の孔あけを行ない、エミッタ拡散層２０を形成した
。最後に、コンタクト用の孔あけを行なって、ベース電
極２１、エミッタ電極２２、コレクタ電極２３を形成し
て、高性能のＮＰＮトランジスタが完成した（第９図）
。
以上述べた実施例では、工程を簡略化するために溝埋込
用の多結晶シリコンとベース取り出し用の多結晶シリコ
ンを兼用しているため、同一分離溝内に２つ以上のベー
ス取出し電極が存在するとベース間がリークする恐れが
ある。従って本実施例の構造を用いる場合には、同一分
離溝内に２つ以上のベース取出し電極が存在することが
ないようにレイアウトを制限する必要がある。一方、こ
のようなレイアウト制限が望ましくない場合は、第６図
で述べた多結晶５ｉ１２の埋込みを二段階に行なって、
第１０図に示すように深い溝と浅い溝の境界にＳｉＯ，
膜２４を形成するか、あるいは、第１１図に示すように
深い溝の部分のみＳｉＯ，（あるいはＳ ｔ、Ｎ４．Ｐ
ＳＧ、ＢＳＧ。
用の多結晶シリコンとベース取り出し用の多結晶シリコ
ンを兼用しているため、同一分離溝内に２つ以上のベー
ス取出し電極が存在するとベース間がリークする恐れが
ある。従って本実施例の構造を用いる場合には、同一分
離溝内に２つ以上のベース取出し電極が存在することが
ないようにレイアウトを制限する必要がある。一方、こ
のようなレイアウト制限が望ましくない場合は、第６図
で述べた多結晶５ｉ１２の埋込みを二段階に行なって、
第１０図に示すように深い溝と浅い溝の境界にＳｉＯ，
膜２４を形成するか、あるいは、第１１図に示すように
深い溝の部分のみＳｉＯ，（あるいはＳ ｔ、Ｎ４．Ｐ
ＳＧ、ＢＳＧ。
Ｓ ｉ Ｏｘ （１＜ｘ＜２）−オキシナイトライド等
）の様な絶縁物２５を埋込み、その上に多結晶Ｓｉを埋
込むことを行なえば良い。
）の様な絶縁物２５を埋込み、その上に多結晶Ｓｉを埋
込むことを行なえば良い。
本発明による集積回路用セルファライントランジスタ（
第１１図）を、従来のセルファライントランジスタ（第
１２図）と比較すると、トランジスタの周囲が絶縁膜に
覆われた深い溝で分離されているため、トランジスタの
占有面積（２６と２７）が従来の約半分になると同時に
、チャネルストッパ層ｌＯがコレクタ埋込層２と接触し
ていないため、コレクタと基板間の寄生容量（アイソレ
ーション容量）が従来の約１７３に低減された。
第１１図）を、従来のセルファライントランジスタ（第
１２図）と比較すると、トランジスタの周囲が絶縁膜に
覆われた深い溝で分離されているため、トランジスタの
占有面積（２６と２７）が従来の約半分になると同時に
、チャネルストッパ層ｌＯがコレクタ埋込層２と接触し
ていないため、コレクタと基板間の寄生容量（アイソレ
ーション容量）が従来の約１７３に低減された。
この結果、バイポーラ集積回路の集積度が約２倍に、動
作速度が約３０％向上した。
作速度が約３０％向上した。
第１図〜第９図は本発明の実施例を示す工程図、第１０
図、第１１図は本発明の他の実施例を示す断面図、第１
２図は従来法で形成したトランジスタの断面図である。 １・・・Ｓｉ基板、２・・・コレクタ埋込層、３・・・
Ｓｔエピタキシャル層、４，７，１１，１３，１６゜２
４・・・ＳｉＯ□膜、５，８・・・Ｓｔ、Ｎ４膜、１２
゜第 ｌ ロ ム 第 ？ 国 第 ３ 口 第 ４ 閃 第 Ｓ 口 第 ６ 圀 第 ７ 凹 第 ９ 図 第 １０ 口 第 ／２ １１Ｄ １
図、第１１図は本発明の他の実施例を示す断面図、第１
２図は従来法で形成したトランジスタの断面図である。 １・・・Ｓｉ基板、２・・・コレクタ埋込層、３・・・
Ｓｔエピタキシャル層、４，７，１１，１３，１６゜２
４・・・ＳｉＯ□膜、５，８・・・Ｓｔ、Ｎ４膜、１２
゜第 ｌ ロ ム 第 ？ 国 第 ３ 口 第 ４ 閃 第 Ｓ 口 第 ６ 圀 第 ７ 凹 第 ９ 図 第 １０ 口 第 ／２ １１Ｄ １
Claims (1)
- 【特許請求の範囲】 １、ベース領域に単結晶Ｓｉの側壁から多結晶シリコン
膜を用いてベース用の電極を取り出す構造のトランジス
タを有する半導体集積回路装置において、素子領域の単
結晶Ｓｉの周囲に、素子間分離用の深い溝を有すること
を特徴とする半導体装置。 ２、素子間分離用の深い溝が素子形成領域と自己整合的
に形成されていることを特徴とする特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9096284A JPS60235460A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9096284A JPS60235460A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60235460A true JPS60235460A (ja) | 1985-11-22 |
Family
ID=14013117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9096284A Pending JPS60235460A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60235460A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164272A (ja) * | 1986-12-26 | 1988-07-07 | Hitachi Ltd | 半導体装置 |
| JPH0479335A (ja) * | 1990-07-23 | 1992-03-12 | Matsushita Electron Corp | 半導体装置および半導体装置の製造方法 |
-
1984
- 1984-05-09 JP JP9096284A patent/JPS60235460A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164272A (ja) * | 1986-12-26 | 1988-07-07 | Hitachi Ltd | 半導体装置 |
| JPH0479335A (ja) * | 1990-07-23 | 1992-03-12 | Matsushita Electron Corp | 半導体装置および半導体装置の製造方法 |
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