JPS6142138A - 半導体装置における微細孔の形成方法および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、一般に半導体装置の製造技術に関し、特に
、半導体装置においてサブミクロンオーダの幅をもつ微
細孔を形成する方法、およびそれを利用した半導体装置
の製造方法に関する。

［背景技術］ 半導体製造技術としてのホトリソグラフィにおいては、
ホトレジストパターンに±０．５μｍ程度の寸法バラツ
キが生ずるため、たとえばベースやエミッタの開口寸法
を１μｍ以下に設定することは困難であった。このよう
な微細孔形成の寸法限界は素子寸法の小型化の限界とな
って現われ、集積度の向上の妨げとなっていた。

［発明の目的コ この発明の目的は、サブミクロンオーダの幅をもつ微細
孔を制御性良く形成することが可能な微細孔の形成方法
を提供することにある。

また、この発明の別の目的は、集積度をより向上させる
ことが可能な製造技術を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

［発明の概要コ ここに開示される発明のうち代表的なものの概要を簡単
に説明すれば、下記のとおりである。

すなわち、微細孔を形成すべき絶縁膜上に、）ンドープ
の第１の多結晶シリコン膜とシリコンナイトライド膜な
どの堆積膜と第２の多結晶シリコン膜とを順次形成し、
前記第２の多結晶シリコン膜をパターニングした後、そ
の表面を酸化することによって、内部に非酸化の第２の
多結晶シリコンを残した状態で酸化膜を形成し、この酸
化膜の膜厚に対応する幅の微細な間隙を前記第１の多結
晶シリコン膜に形成して、前記絶縁膜に微細孔を形成す
る。

［実施例］ 第１図〜第４図はこの発明の一実施例を示す工程断面図
で、シリコン半導体基体１の表面を被う下地膜であるシ
リコン酸化膜（ＳｉＯ□）２およびシリコンナイトライ
ド膜（Ｓ　ｉ　３　Ｎ４　）３に微細孔を形成する工程
を示す。

（第１図を参照して） シリコン半導体基体１は、図示されていないが、Ｐ型シ
リコン基板の表面にＮ＋型の埋込み層を有し、その上に
Ｎ−型のエピタキシャル層を有する公知のものである。

このような基体１の表面に、５ｉ０２膜２およびＳｉ３
Ｎ４膜３からなる絶縁性の下地膜が形成されている。

このような下地膜に微細孔を形成するために、この下地
膜の上にノンドープの第１の多結晶シリコン膜４と耐酸
化性のシリコンナイトライド膜（Ｓ　ｉ　３　Ｎ４　）
５と第２の多結晶シリコン膜６とを化学的気相成長技術
（ＣＶＤ技術）により順次形成する。第１の多結晶シリ
コン膜４は下地膜のエツチングに対するマスクとなるも
ので、その厚さは、不純物の選択的導入の際のまわり込
み量を少なくするという観点から厚すぎないことが望ま
しく、本例では第２の多結晶シリコン膜６と同等もしく
はそれより幾分薄く形成される。Ｓｉ３Ｎ４膜５は、第
１の多結晶シリコン膜４のエツチングに対するマスクと
なると共に、第２の多結晶シリコン膜６の酸化工程で酸
化が第１の多結晶シリコン膜４に及ぶのを防止する。第
２の多結晶シリコン膜６はノンドープもしくはＮ型不純
物を含有しており、その膜厚は、酸化工程での酸化およ
びＳｉ３Ｎ４膜５のエツチングに対するマスクとなるこ
となどを考慮して定められ１本例では３００ｎｍである
。

このような３層のマスク層を形成した後、最上層の第２
の多結晶シリコン膜６をパターニングして、たとえばバ
イポーラ型の半導体装置であればベースおよびエミッタ
を形成すべき部分上に、第２の多結晶シリコン膜６を残
存させる。第２の多結晶シリコン膜６のパターニングは
、たとえば異方性の反応性イオンエツチングを用いる。

第１図はそのパターニングを終えた後の状態を示してい
る。残される第２の多結晶シリコン膜６の幅は、たとえ
ば１μｍ程度近くにすることが可能である。

（第２図を参照して） 次に、パターニングされた第２の多結晶シリコン膜６を
酸化する。この場合、Ｓｉ３Ｎ４膜５が酸化に対するマ
スクとして機能することは勿論である。こうした酸化に
よって、第２の多結晶シリコン６は、表面が酸化膜６ｂ
で被われ内部に非酸化部分６ａが残る。非酸化部分６ａ
はその下のＳ　ｉ　３　Ｎ４膜５のエツチングの際のマ
入りとなるもので、その厚さは本例では１５０ｎｍ程度
である。酸化膜６ｂは、その膜厚が下地膜に形成される
微細孔の幅を決定すると共に、第１の多結晶シリコン膜
４に対する不純物導入の際のマスクとなる。微細孔の幅
を決定する酸化膜６ｂの膜厚は、酸化処理の制御性で決
まるので、ホトリソグラフィの場合と比較しても一桁以
上の高い精度で制御することができる。したがって、た
とえばサイドエツチングを利用して微細孔を形成する場
合に比べて制御性良くしかも高精度にコントロールする
ことができる。本例では、酸化膜６１）の膜厚は３００
ｎｍであり、したがって幅０．３μｍの微細孔が形成さ
れることになる。なお、第２の多結晶シリコン膜６にＮ
型不純物をドープしている場合には、酸化速度を上げる
ことができるので、製造効率の向上を期待することがで
きる。

第２の多結晶シリコン膜６を酸化した後、酸化膜６ｂを
マスクとして、イオン打込み技術によりＰ型不純物であ
るボロンを第１の多結晶シリコン膜４に導入する。これ
により、第２の多結晶シリコン膜６の直下にノンドープ
部分４ａが、他の部分にドープ部分４ｂが、それぞれ形
成される。

（第３図を参照して） 次に、第２の多結晶シリコン膜６の表面酸化により形成
された酸化膜６Ｎ）をエツチング除去し、この結果露出
する非酸化部分６ａをマスクとして、＋Ｊ たとえば異方性の反応性イオンエツチングを用いてＳｉ
３Ｎ、膜５をエツチングし、非酸化部分６ａ以外のＳｉ
３Ｎ４を除去する。

（第４図を参照して） 次に、残存するＳｉ３Ｎ、膜５をマスクとしかつ不純物
濃度差によるエツチングレートのちがいを利用して、第
１の多結晶シリコン膜４に、残存するＳｉ３Ｎ４膜５の
エツジとノンドープ部分４ａ・ドープ部分４１）の境界
とで規制される微細な間隙７ａ、７ｂを形成する。この
場合のエツチングは選択性の高いドライエツチングかウ
ェットエツチングで行ない、微細な間隙７ａ、７ｔ）の
形成と同時に第２の多結晶シリコン膜６の非酸化部分６
ａを除去する。ついで、非酸化部分６ａの下のＳｉ３Ｎ
４膜５を取り除き、第１の多結晶シリコン膜４の残存す
るノンドープ部分４ａを露出させる。このようにして第
１の多結晶シリコン４に形成された微細な間隙７ａ、７
ｂは、第２の多結晶シリコン膜６の表面酸化により形成
された酸化膜６１）の膜厚に対応する幅を有し、本例で
は０．３μｍとなる。

次に、微細な間隙７ａ、７ｂが形成された第１の多結晶
シリコン膜４をマスクとして、下地膜のうちのＳｉ３Ｎ
４膜３をエツチング除去する。ついで、残存する第１の
多結晶シリコン膜４のノンドープ部分４ａを、不純物濃
度差によるエツチングレートのちがいを利用して取り除
いた後、Ｓｉ３Ｎ４膜３をマスクとしてＳ　ｉ　Ｏ２膜
２を選択エツチングして、下地膜に微細孔８ａ、８ｂを
形成する。この微細孔８ａ、８ｂは本例では０．３μｍ
の幅を有し、後述の具体的実施例で述べるようにこれら
はベースの開口となる。なお、エミッタの開口について
は、微細孔８ａと８ｂの間のＳ　ｉ　３Ｎ４膜３および
その下のＳ　ｉ　Ｏ２膜２を通して形成される。

次に、第５図〜第７図を用いて半導体装置への具体的な
実施例について説明する。第５図〜第７図はバイポーラ
型半導体装置の製造工程断面図を示す。

この実施例では、パターニングされた第２の多結晶シリ
コン膜の酸化による酸化膜の幅内にベースとエミッタの
開口が形成されるもめで、ベース−エミッタ間隔を小さ
くすることができ、素子寸法のより小型化およびベース
抵抗の低減ならびに寄生容量の低減を図ることができ、
高集積度かつ高速な半導体装置を製造することができる
。

（第５図を参照して） シリコン半導体基体１は、前述したように、Ｐ型シリコ
ン基板１０１の表面にＮ＋型の埋込み層１０２を有し、
その上にＮ−型のエピタキシャル層１０３を有している
。エピタキシャル層１０３は、素子分離用の厚い酸化膜
２０１で素子形成領域毎に分離されており、その表面に
薄い酸化膜（Ｓ　ｉ　０２　）２を有している。

まず、厚い酸化膜２０１で分離されている素子形成領域
のうちのコレクタ取出し部にリンをイオン打込みしてＮ
＋型のコレクタ引上げ部１０４を形成した後、ＣＶＤ法
によって全表面にＳｉ３Ｎ４膜３を形成し、ついで、第
１図〜第４図の工程にしたがって、ベースおよびエミッ
タを形成すべき素子形成領域に微細なベースの開口８ａ
および８１）を形成する。

（第６図を参照して） 次に、第１の多結晶シリコン膜４のドープ部分４Ｎ）を
選択的にエツチングしてその周辺の不要部分を除去した
後、全表面にノンドープのもしくは第１の多結晶シリコ
ン膜４よりも低い不純物濃度の第３の多結晶シリコン膜
９をＣＶＤ法により形成する。なお、第１の多結晶シリ
コン膜４の選択エッチにおいては、マスクの一端が分離
酸化膜２０１上に位置するようにすれば良く、そのマス
ク合わせ等は非常に容易である。第３の多結晶シリコン
膜９を形成した後、熱処理（アニール）を施すことによ
り、第１の多結晶シリコン膜４のドーブ部分４ｂから第
３の多結晶シリコン膜９．内にボロンを拡散させ、第３
の多結晶シリコン膜９にドープ部分９　ａ　（実線部分
）とノンドープ部分９Ｎ）（破線部分）を形成すると共
に、微細孔８ａおよび８ｂを通して基体１のエピタキシ
ャル層１０３の表面にＰ＋型のグラフトベース領域１０
ａ、１０ｂを形成する。ついで、不純物濃度差によるエ
ツチングレートのちがいを利用して第３の多結晶シリコ
ン膜９を選択的に除去し、実線で示すドープ部分９ａの
みを残存させることによって、ベース引出し電極を形成
すると共に、エミッタの開口を形成すべきＳｉ３Ｎ４膜
３の部分を露出させる。

（第７図を参照して） 次に、第１の多結晶シリコン膜４のドープ部分４ｂ”と
第３の多結晶シリコン膜９のドープ部分９ａとによって
形成されるベース電極取出し部分１１の表面に酸化膜１
２を形成し、への酸化膜１２をマスクとして、下地膜で
あるＳｉ３Ｎ４膜３とその下のＳｉ○２膜２を選択的に
除去して、エミッタの開口１３とコレクタのコンタクト
穴１４を形成する。酸化膜１２は基体表面の５ｉ０２膜
２に比べて十分厚く、基体表面のＳ　ｉ　０２　＠２が
完全に除去されても絶縁上十分な厚さが確保できるよう
になっている。

このようにして形成されたエミッタの開口１３の部分に
、ＣＶＤ法およびホトリソグラフィ技術によってノンド
ープの多結晶シリコン膜１５を選択的に形成する。つい
で、この多結晶シリコン膜１５を通して、イオン打込み
技術により、ボロンを導入してＰ型の真性ベース１６、
およびヒ素を導入してＮ＋型のエミッタ１７の各領域を
それぞれ形成する。その後の工程は従来と同様で、多結
晶シリコン膜］−５を下地膜としたエミッタ電極１８、
ベースコンタクト穴１９を被うベース電極２０、および
コレクタ電極２１をそれぞれ形成することによって、バ
イポーラトランジスタを含むデバイスが完成する。

［効果コ （１）酸化膜の膜厚を利用して半導体基体表面の絶縁膜
に微細孔を形成するようにしたので、サブミクロンたと
えば０．５μｍ以下の幅をもつ微細孔を容易に形成する
ことができ、しかも、酸化膜厚が高精度に制御できるこ
とから再現性良く微細孔を形成することができる。

（２）酸化の高精度の制御性から、微細孔の幅を簡単に
コントロールすることができる。

（３）酸化の際の体積増大を考慮しても、１．５〜２，
０μｍ程度の幅内にベースおよびエミッタのコンタクト
穴を形成することが可能であり、したがって素子形成領
域を小さくすることができ、ベース抵抗および寄生容量
も低減され、半導体装置の集積度の向上ならびに高速化
を図ることができ机 以上この発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、この発明
をＭＯＳ型の半導体装置の製造に適用することによって
、サブミクロンオーダのソース、ドレインの開口を形成
することができる。

【図面の簡単な説明】

第１図〜第４図はこの発明の一実施例を示す工程断面図
、 第５図〜第７図はこの発明の半導体装置への具体的な実
施例を示す工程断面図である。 １・・半導体基体、２・・・５ｉ０２膜（絶縁膜）、３
・・・Ｓ　ｉ　３　Ｎ４　ＩＩＩ（絶縁膜）、４・・・
第１の多結晶シリコン膜（第１の膜）、４ａ・・・ノン
ドープ部分、４ｂ・・・ドープ部分、５・・・Ｓｉ３Ｎ
４膜（堆積膜）、６・・・第２の多結晶シリコン膜（第
２の膜）。 ６ａ・・・非酸化部分、６ｂ・・・酸化膜、７ａ、７ｂ
・・・微細な間隙、８ａ、８ｂ・・・微細孔、９・・・
第３の多結晶シリコン膜、９ａ・・・ドープ部分、９１
）・・・ノンドープ部分、１０ａ、１０ｂ・・・グラフ
トベース領域、１３・・・エミッタ開口。 第　　１　　図 ρ 第　　２　図 第３図 第　　４　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基体の表面を被う絶縁膜に微細孔を形成する
   方法であって、次の各工程をとることを特徴とする半導
   体装置における微細孔の形成方法。 （Ａ）前記絶縁膜の上に、不純物濃度差に応じた選択エ
   ッチングが可能で前記絶縁膜のエッチングに対しマスク
   となりうる第１の膜と、この第１の膜のエッチングに対
   しマスクとなりうる耐酸化性の堆積膜と、この堆積膜の
   エッチングに対しマスクとなりうる酸化性の第２の膜と
   を順次形成し、前記第２の膜をパターニングする工程。 （Ｂ）（Ａ）工程後、パターニングされた前記第２の膜
   の表面を酸化してその露出面を酸化膜で被い、ついでこ
   の酸化膜をマスクとして、前記第１の膜に不純物を導入
   する工程。 （Ｃ）（Ｂ）工程後、第２の膜を被う前記酸化膜を除去
   し、これにより露出する前記第２の膜の非酸化部分をマ
   スクとして、前記堆積膜をエッチングする工程。 （Ｄ）（Ｃ）工程後、残存する前記堆積膜をマスクとし
   かつ不純物濃度差によるエッチングレートのちがいを利
   用して、前記第１の膜のノンドープ部分を選択的に除去
   し、前記第１の膜に、前記酸化膜の膜厚に対応する幅の
   微細な間隙を形成する工程。 （Ｅ）（Ｄ）工程後、前記第１の膜の微細な間隙を利用
   して前記絶縁膜に微細孔を形成する工程。 ２、第２の膜を被う前記酸化膜の厚さはサブミクロンオ
   ーダである特許請求の範囲第１項に記載の微細孔の形成
   方法。 ３、前記半導体基体はシリコン、前記絶縁膜はシリコン
   酸化膜およびシリコンナイトライド膜からなり、そして
   前記第１および第２の膜は多結晶シリコン、前記堆積膜
   はシリコンナイトライドからなる特許請求の範囲第１項
   あるいは第２項に記載の微細孔の形成方法。 ４、前記第２の膜である多結晶シリコンがＮ型不純物を
   含有している特許請求の範囲第３項に記載の微細孔の形
   成方法。 ５、次の各工程からなることを特徴とする半導体装置の
   製造方法。 （Ａ）半導体基体の表面を被う絶縁膜の上に、ノンドー
   プの第１の多結晶シリコン膜、このシリコン膜のエッチ
   ングに対しマスクとなりうる耐酸化性の堆積膜、および
   第２の多結晶シリコン膜を順次形成し、前記第２の多結
   晶シリコン膜がベースおよびエミッタを形成すべき部分
   に残存するように、前記第２の多結晶シリコン膜をパタ
   ーニングする工程。 （Ｂ）（Ａ）工程後、パターニングされた前記第２の多
   結晶シリコン膜の表面を酸化してその露出面を酸化膜で
   被い、ついで、この酸化膜をマスクとして、前記第１の
   多結晶シリコン膜に不純物を導入する工程。 （Ｃ）（Ｂ）工程後、第２の多結晶シリコン膜を被う前
   記酸化膜を除去し、これにより露出する前記第２の多結
   晶シリコン膜の非酸化部分をマスクとして、前記堆積膜
   をエッチングする工程。 （Ｄ）（Ｃ）工程後、残存する前記堆積膜をマスクとし
   かつ不純物濃度差によるエッチングレートのちがいを利
   用して、前記第１の多結晶シリコン膜のノンドープ部分
   を選択的に除去し、この第１の多結晶シリコン膜に前記
   酸化膜の膜厚に対応する幅の微細な間隙を形成し、残存
   する第２の多結晶シリコン膜および堆積膜を除去する工
   程。 （Ｅ）（Ｄ）工程後、微細な間隙が形成された第１の多
   結晶シリコン膜をマスクとして前記絶縁膜に微細なベー
   スの開口を形成し、第１の多結晶シリコン膜のうちの残
   存するノンドープ部分を除去する工程。 （Ｆ）（Ｅ）工程後、第１の多結晶シリコン膜を含む半
   導体基体上にノンドープもしくは第１の多結晶シリコン
   膜より低い不純物濃度を有する第３の多結晶シリコン膜
   を新たに形成し、ついでアニールすることによって、こ
   の第３の多結晶シリコン膜に対して不純物を拡散しベー
   ス引出し用電極を形成すると共に、前記ベースの開口を
   通して半導体基体表面にグラフトベース領域を形成する
   工程。 （Ｇ）（Ｆ）工程の後、不純物濃度差によるエッチング
   レートのちがいを利用して、前記第３の多結晶シリコン
   膜のうちエミッタを形成すべき部分を選択的に除去する
   工程。 （Ｈ）（Ｇ）工程後、残存する第３の多結晶シリコン膜
   の表面に酸化膜を形成し、この酸化膜をマスクとして半
   導体基体表面の前記絶縁膜を選択的に除去してエミッタ
   の開口を形成した後、この開口を通して半導体基体表面
   に不純物を導入することによって真性ベースおよびエミ
   ッタの各領域を形成する工程。