KR950003932B1 - 바이폴라형 반도체장치의 제조방법 - Google Patents

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KR950003932B1
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

[발명의 명칭]
바이폴라형 반도체장치의 제조방법
[도면의 간단한 설명]
제1도는 종래의 반도체장치를 나타낸 단면도.
제2도는 종래의 다른 반도체장치를 나타낸 단면도.
제3도는 종래의 또다른 반도체장치를 나타낸 단면도.
제4a도∼제4k도는 본 발명의 제1실시예에 따라 반도체장치를 제조하는 각 공정에서 반도체장치의 구조를 나타낸 단면도.
제5도는 본 발명의 제2실시예에 따라 제조된 반도체장치의 단면도.
제6도∼제8도는 본 발명의 제3∼제5실시예에 따라 제조된 반도체장치의 단면도.
제9a도∼제9m도는 본 발명의 제6실시예에 따라 반도체장치를 제조하는 각 공정에서 반도체장치의 구조를 나타낸 단면도.
제10a도와 제10b도는 본 발명의 제7실시예에 따라 제조된 반도체장치의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 베이스 확산영역 2 : 에미터 확산영역
3,33,84 : 베이스전극 4,32, 83 : 에미터 전극
5,70,74,79 : 다결정실리콘막 6 : 베이스 인출전극
7 : 제1절연막 8 : 개구부
9 : 제2절연막 10,50,60 : 단결정실리콘반도체기판
11 : 단결정실리콘반도체층 12,40,52,62 : 에피택셜층
12a,62a : 베이스 및 에미터영역 12b : 콜렉터 접촉영역
13,63 : 매립산화막 14,16,23,43,55,64,66,68,71,72,76 : 실리콘산화막
15,65,67,69 : 실리콘질화막 17,19,20,21,75 : 포토레지스트막
18,25 : 다결정실리콘층 22,78 : 내부베이스영역
24,77 : 외부베이스영역 26,80 : 에미터영역
27 : 층간절연막 28,29,30 : 접촉구
31,82 : 콜렉터전극 32,83 : 에미터전극
33,84 : 베이스전극 41 : P+형 확산영역
42 : N+형 영역 51 : 반도체층
53,54 : 분리영역 61 : N+형층
62b : 콜렉터전극 인출영역 81 : 절연막
[발명의 상세한 설명]
(산업상의 이용분야)
본 발명은 고속의 논리동작이나 고주파영역에서의 아날로그동작에 적합한 바이폴라형 반도체장치를 제조하는 방법에 관한 것이다.
(종래의 기술 및 그 문제점)
고속의 논리동작이나 고주파영역에서의 아날로그동작에 적합한 바이폴라형 트랜지스터에서는 수직방향의 접합깊이를 얕게 하고, 매립산화막이나 도랑구조를 이용하여 소자를 분리시킴으로써 기판과 콜렉터간의 기생용량을 감소시킴과 더불어, 미세 리소그래픽 기술과 자기정합기술을 이용하여 베이스·콜렉터간의 기생용량과 베이스·에미터간의 기생용량을 감소시키면서 그 베이스저항을 감소시키고 있다.
상기한 종래의 트랜지스터에 대해 좀 더 상세히 설명하면 다음과 같다.
우선, 상기한 개선책을 채용하기 이전에 제조하였던 트랜지스터는 제1도와 같은 구조로 되어 있었는데, 제1도에 도시한 트랜지스터는 npn형을 예로 든 것이다.
이 트랜지스터에서, P형 베이스 확산영역(1)은 n형 기판이나 n형 에피택셜층내에 형성되어 있고, n형 에미터 확산영역(2)은 상기 베이스 확산영역(1)내에 형성되어 있다. 그리고 금속으로 된 베이스전극(3)과 에미터전극(4)은 각각 상기 베이스 확산영역(1)과 에미터 확산영역(2)에 접촉되도록 형성되어 있다.
한편, 바이폴라형 트랜지스터의 고주파특성을 향상시키기 위해서는 기생저항과 기생용량을 감소시켜 주고, 특히 베이스저항(rbb')과 콜렉터·베이스간 접합용량(Cjc)을 감소시켜 주어야 하는 바, 제1도에 도시된 종래의 트랜지스터에 있어서는 상기한 베이스저항(rbb')이 베이스전극(3)의 접촉위치로부터 에미터 확산영역(2)까지의 거리(L1)에 따라 결정되기 때문에 그 거리(L1)를 줄이면 저항치가 줄어든다. 여기에서 상기거리(L1)를 줄일 수 있는 한계는 접촉구에 대한 베이스전극(3) 및 에미터전극(4)의 정합여유와 전극금속에 대한 포토리소그래픽 공정에서의 설계규칙에 따라 결정되는 거리(L2)로 정해지게 된다.
또한, 상기 접합용량(Cjc)은 베이스 확산영역(1)의 폭(L3)이 줄어들수록 감소되기는 하지만, 그 한계는 전극금속에 대한 포토리소그래픽 공정에서의 설계규칙에 따르게 된다 그러므로 제1도에 도시한 종래의 구조에서는 베이스저항(rbb′)과 콜렉터·베이스간 접합용량(Cjc)을 효과적으로 감소시킬 수 없었다
일본국 특허공보 제82-41826호에는 상기한 문제점을 해결하기 위한 방안이 제시되어 있는데, 그 공보에 게재된 트랜지스터에는 제2도에 나타낸 것처럼 다결정실리콘층으로 이루어진 베이스 인출전극 구조가 채택되어 있다. 여기에서의 트랜지스터는 npn형으로서, P형 베이스 확산영역(1)이 n형 기판이나 n형 에피택셜층내에 형성되어 있고, n형 에미터 확산영역(2)은 상기 베이스 확산영역(1)내에 형성되어 있으며, 금속으로 이루어진 에미터전극(3)은 상기 에미터 확산영역(2)과 직접 접촉하도록 형성되어 있는 한편, 상기 베이스 확산영역(1)은 P+형 다결정실리콘막(5)을 통하여 베이스전극(4)의 아랫부분에 접속되도록 되어 있다.
이와 같은 구조에서는 베이스 확산영역(1)을 베이스전극(4)의 아랫부분까지 확장시킬 필요가 없기 때문에 베이스 확산영역(1)의 폭(L4)을 줄일 수 있게 되고, 이에 따라 콜렉터· 베이스간 접합용량(Cjc)을 어느 정도 줄일 수 있다. 또한, 이러한 구조에서 베이스저항(rbb')은 베이스 확산영역(1)과 다결정실리콘막(5)의 접촉위치로부터 에미터 확산영역(2)까지의 거리(L5)에 따라 결정되므로, 저항치를 어느 정도 줄일 수 있다.
그러나 상기 구조에서는 다결정실리콘막(5)과 베이스 확산영역(1)의 접촉위치와, 이 접촉위치로부터 에미터 확산영역(2)에다가 불순물을 확산시키기 위한 개구부(開口部)까지의 거리(L5)가 자기정합적으로 결정되지 않게 되어, 콜렉터·베이스간 접합용량(Cjo)과 베이스저항(rbb')을 충분히 감축시킬 수 없다.
상기한 기술과 달리, 미국특허 제4234362호에는 에미터 확산영역내에 불순물을 확산시키기 위해 사용하는 확산창과 베이스전극 인출용 다결정실리콘을 자기정합적으로 형성함으로써 베이스저항(rbb′)을 감소시키는 방안이 소개되어 있는 바, 이 방법에서는 제3도에 도시한 것처럼 다결정실리콘층으로 형성된 베이스 인출전극(6)과 제1절연막(7)이 P-형층과 N-형층, N형층, P형층으로 이루어진 다결정실리콘기판상에 차례차례 형성되고, 개구부(8)가 에미터 및 베이스 활성영역상에 형성되며, 제2절연막(9)이 성장된다. 여기에서 상기 제2절연막(9)은 제1절연막(7)의 측벽과 베이스 인출전극(6)의 측벽에만 남도록 이방성 에칭법(異方生 Etching法)에 의해 선택적으로 제거되고, 에미터 확산영역의 위치와 베이스 인출전극(6)의 위치는 측벽에 남아 있는 상기 제2절연막(9)에 의해 자기정합적으로 결정된다. 따라서 에미터 확산영역과 다결정실리콘층(6)이 최소간격으로 위치하게 되므로 베이스저항이 감소된다.
그러나 상기 제2절연막(9)을 이방성 에칭법으로 제거하는 경우에는 단결정실리콘기판의 표면이 염소가스를 사용하는 플라즈마 분위기에 노출되므로, 다음단계에서 형성되는 에미터 확산영역이 손상될 우려가 있다. 더욱이, 단결정실리콘으로 이루어진 에미터 확산영역과 다결정실리콘층(6)간에 실시되는 이방성 에칭에 대해 선택비를 부여하는대에 어려움이 따르게 되고, 또한 에칭의 종료를 검출하는데에 어려움이 있기 때문에 대량생산성이 떨어진다는 문제가 있다
여기에서, 상기 이방성 에칭법은 반도체장치를 제조할 때의 가공칫수 정밀도를 높일 수 있으므로 반도체장치의 제조에는 필수불가결한 것이다.
상술한 것처럼, 종래의 제조방법은 이방성 에칭법에 의한 활성영역의 손상이나 수율의 저하, 대량생산성의 저하 및 베이스저항의 감소 곤란 등과 같은 결점을 지니고 있다
(발명의 목적)
본 발명은 상기한 종래기술의 문제점을 해결하고자 발명된 것으로서, 이방성 에칭법에 의한 확산영역의 손상을 방지할 수 있고, 베이스저항을 충분히 감소시킬 수 있으며, 원재료 대 제품비율, 즉 수율을 높일 수 있어서 대량생산에 적합한 반도체장치의 제조방법을 제공하고자 함에 그 목적이 있다.
(발명의 구성 및 작용)
상기 목적을 달성하기 위한 본 발명은; 제1도전형의 반도체기판상에 제1절연막과 이 제1절연막에 대해 에칭선택성을 갖는 제2절연막으로 이루어진 적층막을 형성하는 공정과, 상기 적층막을 포함하는 구조물상에다가 비단결정실리콘막(non-single crystal silicon film)을 형성하는 공정, 상기 적층막상의 비단결정실리콘막을 제거하는 공정, 상기 공정후 남은 비단결정실리콘막내에 제2도전형의 불순물을 도입시키는 공정, 상기 제2절연막을 제거하는 공정, 기판내에 상기 제2도전형의 불순물을 도입시켜서 제1확산영역을 형성하는 공정, 남아 있는 비단결정실리콘막을 열산화시켜서 비단결정실리콘막 아래의 기판부분에 제2도전형의 제2확산영역을 형성하고, 상기 비단결정실리콘막상에 제3절연막을 형성하는 공정 및, 상기 제1확산영역내에 제1도전형의 제3확산영역을 형성하는 공정으로 이루어진 반도체장치의 제조방법을 제공하게 된다.
또, 본 발명의 다른 실시예는; 제1도전형의 반도체기판상에 제1절연막과 이 제1절연막에 대해 에칭선택성을 갖는 제2절연막으로 이루어진 적층막을 형성하는 공정과, 상기 적층막을 포함하는 구조물상에다가 비단결정실리콘막(non-single crystal silicon film)을 형성하는 공정, 상기적층막상의 비단결정실리콘막을 제거하는 공정, 상기 공정후 남은 비단결정실리콘막내에 제2도전형의 불순물을 도입시키는 공정, 상기 제2절연막을 제거하는 공정, 상기 제1절연막을 통해 상기 기판내에 상기 제2도전형의 불순물을 도입시켜서 제1확산영역을 형성하는 공정, 남아 있는 비단결정실리콘막을 열산화시켜서 이 비단결정실리콘막 아래의 기판부분에 제2도전형의 제2확산영역을 형성하고, 상기 비단결정실리콘막상에 제3절연막을 형성하는공정 및, 상기 제1확산영역내에 제1도전헝의 제3확산영역을 형성하는 공정으로 이루어진 반도체장치의 제조방법을 제공하게 된다.
상기한 요지의 본 발명에 따르면, 제 1절연막과 이 제 1절연막에 대해 에칭선택성을 갖는 제 2 절연막으로 이루어진 적층막이 제1도전형의 반도체기판상에 선택적으로 형성되고, 이 적층막의 아래에 있는 기판은 베이스 및 에미터활성영역을 형성하는 영역으로 사용된다. 여기에서 상기 적층막은 이방성 건식에칭단계가 끝날때까지 남아 있게 되므로, 이방성 건식에칭기간에서의 에칭분위기에 기인하여 베이스 및 에미티 활성영역이 손상되는 것을 방지하게 된다. 더욱이, 베이스 인출전극인 비단결정실리콘막이 적층막을 갖춘 구조물상에 형성되고, 그후 상기 적층막상에 있는 비단결정실리콘막만이 제거된다. 그리고 제2도전형의 불순물이비단결정실리콘막내에 도입되고 제1절연막을 통해 기판내로 제2도전형의 불순물이 도입되어 제1확산영역이 형성된다. 그후에는 비단결정실리콘막이 가열되어 이 비단결정실리콘막 아래의 기판에 제2도전형의 제2확산영역이 형성되면서 비단결정실리콘막의 표면상에 제 3절연막이 형성된다. 따라서, 비단결정실리콘막으로 이루어진 베이스 인출전극을 절연시킬 수 있으면서 에미터영역에 대해 자기정합적으로 개구부를 형성할 수 있게 된다.
한편, 본 발명에 따른 다른 실시예는 제1도전형의 단결정실리콘기판상에 높은 불순물농도의 제2도전형 제1단결정 실리콘반도체영역을 형성하는 공정과, 상기 제1단결정실리콘반도체영역상에 낮은 불순룰농도의 제2도전형 제2단결정실리콘반도체 영역을 형성하는 공정, 절연층으로 상기 제2단결정실리콘반도체영역을 분리시켜서 베이스 및 에미터영역과 콜렉터 접촉영역을 형성하는 공정, 상기 콜렉터 접촉영역상에 제1절연막과 이 제1절연막에 대해 에칭선택성을 갖는 제2절연막으로 이루어진 제1적층막을 형성하는 동시에, 베이스 및 에미터영역의 소정위치상에 제1절연막과 이 제1절연막에 대해 에칭선택성을 갖는 제2절연막으로 이루어진 제2적층막을 형성하는 공정, 상기 제1 및 제2적층막을 갖춘 구조물상에 제1비단결정실리콘막을 형성하는 공정, 상기 제1 및 제2적층막상의 제1비단결정실리콘막을 제거하고, 남아 있는 제1비단결정실리콘막내에 제1도전형의 불순물을 도입시키는 공정, 상기 제1 및 제2적층막상의 제2절연막을 제거하는 공정, 상기 제2적층막을 포함하는 베이스 및 에미터영역을 제외한 영역상에서 상기 제1비단결정실리콘막을 제거하는 공정, 상기 제2적층막의 제1절연막을 통해 상기 베이스 및 에미터영역으로 제1도전형의 불순물을 도입시켜서 내부베이스영역을 형성하는 공정, 상기 제1비단결정실리콘막내의 제1도전형의 불순물이 베이스 및 에미터영역으로 확산되도록 상기 제1비단결정실리콘을 열산화시켜서 외부베이스영역을 형성하면서 상기 제1비단결정실리콘막의 표면상에 제3절연막을 형성함으로써, 제1비단결정실리콘막으로 이루어져 상기 외부베이스영역과 접촉하게 되는 베이스 인출전극을 형성하는 공정, 상기 콜렉터 접촉영역과 내부베이스영역의 표면이 노출되도록 제1 및 제2적층막의 제1절연막을 제거하는 공정, 상기 클렉터 접촉영역과 노출되어진 상기 내부베이스영역상에 제2비단결정실리콘막을 형성하는 공정 및, 상기 제2비단결정실리콘막을 통해 제2도전형의 불순물을 상기 내부베이스영역으로 확산시킴으로써 에미터영역을 형성하는 공정으로 이루어진 반도체장치의 제조방법을 제공하게 된다.
또, 본 발명에 따른 또다른 실시예는 제1도전형의 반도체기판상에 제1산화저항절연막과 이 제1산화저항절연막상에 형성되면서 그에 대해 에칭선택성을 갖는 제2절연막 및 이 제2절연막상에 형성되는 제3산화저항절연막으로 이루어진 제1절연층을 형성하는 공정과, 상기 제 1절연층을 갖춘 구조물상에 제4산화저항절연막을 형성하는 공정, 상기 제4산화저항절연막의 일부가 제1절연층의 측벽에 남아 있도록 상기 제4산화저항절연막을 선택적으로 에칭하는 공정, 상기한 제4산화저항절연막의 나머지부분을 마스크로 이용하여 반도체영역의 표면을 선택적으로 산화시켜서 매립산화층을 형성하는 공정, 남아 있는 제4 및 제3산화저항절연막을 제거하는 공정, 상기 제1절연층과 매립산화층간의 반도체영역 표면을 노출시키는 공정, 상기 제1절연층을 갖춘 구조물상에다가 제1비단결정반도체막을 형성하는 공정, 상기 제2절연막상의 제1비단결정반도체막을 선택적으로 제거하는 공정, 상기 제1비단결정반도체막에 제2도전형의 불순물을 도입시키는 공정, 상기 제2절연막을 제거하는 공정, 상기 제1비단결정반도체막의 표면을 가열해서 열산화막을 형성하고 상기 제1비단결정반도체막내의 불순물을 상기 반도체영역에 확산시켜서 제2도전형의 제1반도체층을 형성하는 공정, 상기 제1절연막을 제거하는 공정, 상기 열산화막을 마스크로 이용하여 제1반도체층에 인접해 있는 반도체영역의 표면에 제2도전형의 불순물을 도입시켜서 제2반도체층을 형성하는 공정 및, 상기 제2반도체층의 표면상에 제1도전형 제3반도체층을 형성하는 공정으로 이루어진 반도체장치의 제조방법을 제공하게 된다.
상기한 실시예에 따르면, 제 1실리콘산화막과 제1실리콘질화막, 제2실리콘산화막 및 제2 실리콘질화막으로 이루어진 제1절연층이 반도체영역상에 형성되고, 기판을 노출시킨 연후에 베이스 활성영역을 형성하는 부분을 제외한 제1절연층이 에칭된다. 또한, 노출된 상기 기판상에 제3실리콘질화막이 형성되고, 이 제3실리콘질화막과 제1다결정실리콘막 및 제4실리콘산화막이 연속적으로 형성되며, 상기 제4실리콘산화막이 이방성 에칭법에 의해 에칭됨으로써 제1절연층의 측벽에만 제4실리콘산화막이 남게 되고, 제4실리콘산화막을 마스크로 이용하여 제1다결정실리콘막이 에칭된다. 그리고 상기 제4실리콘산화막이 제거된후, 제1다결정실리콘막이 산화되어 제5실리콘산화막이 형성되고, 이 제5실리콘산화막을 마스크로 이용하여 제3실리콘질화막이 에칭된 후, 제5실리콘산화막이 제거되며, 상기 제3실리콘질화막을 마스크로 이용하여 선택적인 산화가 실시된다.
상기한 단계를 거침으로써, 제1절연층으로부터 바깥영역에서 외부베이스영역의 위치가 약 0.1미크론 단위로 자기정합적으로 결정될 수 있다.
또한, 제1실리콘질화막과 제3실리콘산화막을 마스크로 이용하여 제3실리콘산화막이 제거된 후 베이스 인출용 제2다결정실리콘막이 형성되고, 이 제2다결정실리콘막은 포토레시스트로 도포된다 여기에서 제1절연층은 그 두께가 반도체영역의 표면보다 두껍기 때문에 포토레지스트막은 제1절연층상에 얇게 형성된다. 이런 포토레지스트막이 이방성 에칭법에 의해 모두 에칭될 경우, 포토레지스트막과 제2다결정실리콘막은 먼저 에칭된 후 포토레지스트막이 얇게 도포되어 있는 제1절연층을 제외한 영역상에 남아 있게 된다.
여기에서 베이스 활성영역과 에미터 활성영역은 상기 제1절연층에 의해 보호받게 되므로 해당영역들은 이방성 에칭에 의해 손상받지 않게 된다.
이런 이방성 에칭은 제1절연층상의 포토레지스트막과 제2다결정실리콘막이 제거될 때 종료되어야 하는바, 최종적으로 상기 제1절연층이 노출될 때 에칭이 종료될 것이어서 에칭의 종료를 용이하게 알 수 있게된다. 그후 제2실리콘산화막이 제거된다.
그리고 상기 제1실리콘질화막을 마스크로 사용하여 제2다결정실리콘막이 선택적으로 산화됨으로써 제2다결정실리콘막으로 이루어진 베이스 인출전극의 절연이 자기정합적으로 실시되고, 또한 에미터 개구부의 크기도 자기정합적으로 결정된다.
(실시예)
이하, 본 발명의 각 실시예를 예시도면에 의거 상세히 설명한다.
제4A도∼제4K도는 본 발명의 제1실시에에 따른 각 공정별 단면도를 나타낸 것으로, 바이폴라형 npn트랜지스터를 그 대상으로 한 것이다
공정 1(제4A도)
우선, 제4A도에 도시한 바와 같이 N+형 단결정실리콘반도체층(11)이 P형 단결정실리콘반도체기판(10) 위에 형성되게 되는 바, 일반적으로 N+형 매립층이라 불리는 N+형 단결정실리콘반도체층(11)은 콜렉터의 기생저항을 감소시키는 역할을 하게 된다. 이런 N+형 단결정실리콘반도체층(11)은 열확산법이나 이온주입법을 이용하여 안티몬이나 비소와 같은 n형 불순물을 반도체기판(10)에 도입함에 따라 형성된다. 그리고 다음 단계에서 npn트랜지스터가 형성될 위치에 리소그래픽 기술을 적용시킴으로써 상기 반도체층(11)이 선택적으로 형성된다. 그후, N형 에피택셜층(12)이 에피택셜 성장법에 의해 반도체기판(10)과 N+형 단결정실리콘반도체층(11) 위에 예컨대 대략 1∼2미크론 정도로 성장된다 그 다음에 소자형성영역이 예컨대 pn접합과 선택적 산화, 매립산화, 또는 도랑산화에 의해 분리되는 바, 본 실시예에서는 매립산화를 이용하는것으로 한다
매립산화막(13)은 반도체기판(10)의 소자형성영역을 제외한 영역과 에피택셜층(12)내에 형성되므로, 상기 소자형성영역이 다른 소자형성영역과 분리되면서 베이스 및 에미터영역(12A)과 콜렉터 접촉영역(12B)이 분리된다. 그후 소정의 패턴으로 된 포트레지스트막(photoresist膜)이 리소그래픽 기술에 의해 형성되며, n형 불순물이 포토레지스트막을 마스크로 이용하는 불순물 주입기술에 의해 콜렉터 접촉영역(12B)으로 주입됨에 따라서 콜렉터 기생저항이 감소된다.
상기 콜렉터 접촉영역(12B)에 대한 불순물의 주입은 소자형성영역을 분리시키기 전에 열확산이나 불순물의 이온주입에 의해 실시될 수도 있고, 소자를 분리시킨 후의 열확산이나 불순물의 이온주입에 의해 실시될 수도 있다 그후, 구조물상에 있는 원래의 실리콘산화막(도시하지 않았음)은 에피택셜층(12)으로 이루어진 베이스 및 에미터영역(12A)과 콜렉터 접촉영역(12B)의 표면을 노출시키는 에칭법에 의해 제거됨과 더불어, 실리콘산화막(SiO2막; 14)이 예컨대 열산화법에 의해 대략 500Å 두께로 구조물위에 성장된다.
상기한 콜렉터 접촉영역(12B)으로의 n형 불순물의 주입은 실리콘산화막(14)을 성장시킨 다음, 리소그래픽 기술에 의거 소정의 패턴으로 된 포토레지스트막을 형성하고, 그 포트레지스트막을 마스크로 이용하여 n형 불순물이온을 콜렉터 접촉영역(12B)으로 주입함에 따라 실시될 수도 있다.
공정 2(제4B도)
다음으로 제4B도에 도시한 바와 같이, 실리콘질화막(SiN막; 15)이 감압 화학적 기상성장법(강압 CVD)에 따라 예컨대 대략 800∼1000Å 두께로 성장된다. 더욱이 실리콘산화막(16)이 감압 CVD나 정상기압CVD에 의해 실리콘질화막(15) 위에 예컨대 약 5000∼7000Å정도로 성장된다. 이러한 실리콘질화막(15)과 실리콘산화막(16)은 플라즈마 CVD를 이용하여 성장시켜도 된다.
공정 3(제4C도)
다음에는 제4C도에 도시한 바와 같이, 포토레지스트막(17)이 상기 공정 2 이후의 구조물위에 형성된 다음 리소그래픽 기술에 의해 선택적으로 에칭되어 베이스 및 에미터영역(12A)의 일부(에미터영역)와 콜렉터 접촉영역(12B)의 전체에 포토레지스트막(17)이 잔류하게 된다. 그후 포토레지스트막(17)을 마스크로 이용하여 실리콘산화막(16)과 실리콘질화막(15) 및 실리콘산화막(14)이 CF4와 같은 가스를 이용한 이방성 건식에칭법(예컨대 RIE ; 반응성이온에칭법)에 의해 선택적이면서 연속적으로 에칭된다. 이러한 에칭은 에피택셜층으로 이루어진 베이스 및 에미터영역(12A)의 표면이 노출될 때까지 수행된다.
공정 4(제4D도)
다음에는 제4D도에 도시된 바와 같이 포토레지스트막(17)이 제거되고, 다결정실리콘층(18)이 감압 CVD에 의해 예컨대 비단결정실리콘층으로서 약 4000Å 내지 5000Å 두께로 성장된 후 포토레지스트막(19)으로 덮이게 된다. 이러한 포토레지스트막(19)은 제4D도에 도시된 것처럼 다른 부분에 비하여 베이스 및 에미터영역(12A)과 콜렉터 접촉영역(12B)의 위에서 얇게 형성된다
공정 5(제4E도)
그 다음, 포토레지스트막(19)이 염소계열의 가스에 의해 이방성으로 건식에칭되는 바, 포토레지스트막(19)이 얇은 부분밑의 다결정실리콘층(18)은 일찍이 에칭됨으로써 실리콘산화막(16)이 노출되도록 제4E도에 도시한 바와 같이 제거되는 한편, 그 이외의 영역 위에는 다결정실리콘층(18)이 잔류하게 된다.
공정 6(제4F도)
그 다음, 잔류 포토레지스트막(19)이 산소 플라즈마속에서 태워 없어지거나 수성황산용액으로 처리됨에 따라 제거된다. 그후, 제4F도에 도시한 바와 같이 보론이온과 같은 P형 불순물이온이 예컨대 50KeV의 가속전자장과 약 2×1015/cm2도우즈량(dosage)의 조건하에 다결정실리콘층(18)으로 주입된다.
이러한 공정대신에 P형 불순물은 다결정실리콘층(18)이 제4D도에 도시한 단계에서 성장될 때 도펀트(dopant)로서 사용될 수도 있는 바, 이 경우에는 실리콘층(18)이 성장될 때 이와 동시에 P형 불순물이 다결정실리콘층(18) 으로 주입 된다.
공정 7(제4G도)
그후, 실리콘산화막(16)이 불소산용액에 의해 제거되며, 리소그래픽 기술에 의해 얻어진 소정의 패턴으로된 포토레지스트막(20)이 제4G도에 도시한 바와 같이 베이스 및 에미터영역(12A)을 덮게끔 형성된다. 이런 포토레지스트막(20)을 마스크로 이용하여 다결정실리콘층(18)이 선택적으로 에칭되어 제거된다
공정 8(제4H도)
그 다음, 제4H도에 도시한 바와 같이, 콜렉터 접촉영역(12B)이 포토레지스트막(21)으로 가려지게 되고, 보론이온과 같은 P형 불순물이온이 예컨대 40KeV의 가속전자장과 2×1014/cm2도우즈량의 조건하에서 주입된다. 그러므로 주입된 불순물이온은 베이스 및 에미터영역(12A) 위에 남아 있는 실리콘질화막(15)과 그 아래에 있는 실리콘산화막(14)을 통과하여 결국은 베이스 및 에미터영역(12A)에 도달하게 된다. 결과적으로 P형 내부베이스영역(베이스 활성영역 : 22)이 베이스 및 에미터영역(12A)내에 형성된다.
공정 9(제41도)
이어서, 제4I도에 도시한 바와 같이 포토레지스트막(21)이 제거되고, 그후 실리콘질화막(15)을 마스크로 이용하여 다결정실리콘층(18)이 열산화됨에 따라 실리콘산화막(23)이 실리콘층(18)의 표면영역 위에 예컨대 약 2000∼3000Å 정도로 성장된다. 제4I도에 도시한 바와 같이, 이러한 열처리에 의해 다결정실리콘층(18)내에 미리 도입된 P형 불순물이 확산되어 외부베이스영역(P+형 베이스영역 : 24)이 형성된다. 이와 동시에 내부베이스영역(22)에 미리 주입된 이온은 확산되어 내부베이스영역(22)을 증가시키게 된다. 더욱이, 다결정실리콘층(18)의 열처리에 있어서, 노출된 표면뿐만 아니라 실리콘질화막(15)의 측벽에 인접한 다결정실리콘층(18)의 측벽도 산화되어, 다결정실리콘층(18)으로 이루어진 베이스 인출전극을 절연시켜 주고, 베이스 인출전극을 나중단계에서 형성될 에미터영역으로부터 분리시켜 주게 된다. 만약, 실리콘질화막(15)이 두껍다면 다결정실리콘층(18)의 측벽이 열처리에서 충분히 산화되지 않음에 따라 충분히 분리되지 않게 된다. 또한, 실리콘질화막(15)이 지나치게 얇다면 몇개의 핀구멍이 실리콘질화막(15)에 존재하게 된다. 이로 인하여 다결정실리콘층(18)의 표면이 산화될 때 에미터영역(내부베이스영역 22)을 형성하는 영역의 표면도 산화되어 버린다. 그러므로 실리콘질화막(15)은 상기한 문제점이 생기지 않는 두께로 설정될 필요가 있는 바,그 두께는 예컨대 800∼1000Å의 법위가 적당하다.
공정 10(제4J도)
다음에는 제4J도에 도시한 바와 같이, 실리콘질화막(15)이 예컨대 CF4와 O2의 혼합가스 플라즈마를 이용하는 등방성 건식에칭법에 의해 제거되며, 그 다음 실리콘산화막(14)이 불소산용액으로 제거된다. 여기에서 다결정실리콘층(18)의 표면 위에 형성된 실리콘산화막(23)은 예컨대 2000∼3000Å 정도로 두껍기 때문에 콜렉터 접촉영역(12B)과 내부베이스영역(22) 위에 있는 실리콘산화막(14)만이 콜렉터 접촉영역(12B)과 내부베이스영역(22)의 표면을 노출시키도록 완전히 제거되는 반면에 실리콘산화막(23)은 잔류하게 된다. 한편, 불소산용액을 이용하는 습식에칭은 등방성 에칭이기 매문에, 습식에칭법을 사용하면 다결정실리콘층(18)으로 이루어진 베이스 인출전극을 에미터영역형성용 내부베이스영역(22)으로부터 분리시키기 위한 실리콘산화막(23)의 측벽이 에칭되어 에미터영역의 크기가 증대될 수 있다 이것을 방지하기 위해 실리콘산화막(14)은 CF4와 같은 가스를 이용하는 이방성 건식에칭법에 의해 제거된다 여기에서 CF4와 같은 가스 플라즈마는 다결정실리콘의 에칭에 사용하는 염소가스 플라즈마에 비해 단결정실리콘막에 대해 훨씬 적은 손상만을 주게 된다. 게다가 CF4의 가스 플라즈마는 선택성, 즉 실리콘산화막과 단결정실리콘막을 에칭하는 것에 대한 배타성을 제공해 준다. 달리 말하자면, 단결정실리콘막은 에칭되지 않으면서 실리콘산화막이 에칭되는 에칭조건과, 실리콘산화막은 에칭되지 않으면서 단결정실리콘막이 에칭되는 또다른 조건이 결정될 수 있다. 그러므로 표면은 나중에 수행될 열확산단계에서 영향을 받지 않게끔 내부베이스영역(22)의 표면을 노출시키는 에칭단계에서 손상을 받지 않게 된다.
그 다음, 다결정실리콘층(25)이 감압 CVD에 의해 성장되고, 비소와 같은 n형 불순물이온이 다결정실리콘층(25)으로 이온주입법에 의해 도입된다. 이와 말리, 다결정실리콘층(25)이 성장될 때 비소와 같은 n형 불순물이 다결정실리콘층(25)으로 도입될 수도 있다. 이러한 다결정실리콘층(25)은 리소그래픽 기술에 의해 콜렉터 접촉영역(12B)과 내부베이스영역(22) 위에만 남게되며, 그후, 상기 n형 불순물이 다결정실리콘층(25)으로부터 확산되어 내부베이스영역(22)내에 에미터영역(26)이 형성된다.
공정 11(제4K도)
그후, 제4K도에 도시한 바와 같이 다결정실리콘층(25)을 마스크로 이용하여 베이스 인출전극(18)을 형성하고 있는 다결정실리콘층 위의 실리콘산화막(23)이 불소산용액에 의해 제거된다. 그 다음, 실리콘산화막과 같은 층간절연막(27)이 CVD에 의해 성장되며, 다결정실리콘층(25)과 다결정실리콘층(18)의 표면을 노출시켜 주는 접촉구(28,29,30)가 리소그래픽 기술에 의해 층간절연막(27)내에 형성된다.
더욱이, 알루미늄이나 알루미늄-실리콘합금 또는 알루미늄-실리콘-구리합금과 같은 금속막이 그 위에 형성된다. 이러한 금속막은 접촉구(28,29,30)상에서 각각 콜렉터전극(31), 에미터전극(32) 및 베이스전극(33)을 형성할 수 있도록 리소그래픽 기술에 의해 선택적으로 에칭되게 된다. 그후 상기한 공정으로 이루어진 구조물은 npn트랜지스터로 완성되도록 도시하지 않은 표면보호막으로 덮이게 된다.
상기한 실시예의 방법에서는 단결정실리콘층에 손상을 입히는 염소가스 플라즈마의 이방성 건식에칭법이 사용되지만, 실리콘질화막(15)이 에미터영역(26) 형성용 활성영역상에 형성되어 있으므로, 활성영역의 표면은 이방성 건식에칭의 플라즈마 분위기에 노출되지 않는다. 그러므로 활성영역의 표면이 손상을 받지 않게되며, 나중에 수행되는 열산화단계에서도 아무런 영향을 받지않게 된다. 따라서 결과적으로 이방성 건식에칭법의 높은 칫수정밀도를 이용하게 됨에 따라 트랜지스터의 크기를 줄일 수 있게 된다.
한편, 실리콘질화막(15)의 측벽에 인접한 다결정실리콘층(18)의 측벽이 산화되어서 실리콘산화막(23)으로 되어 그 다결정실리콘층(18)으로 형성되는 베이스 인출전극을 절연시키게 되는 바, 나중에 형성되는 에미터영역(26)으로부터 베이스 인출전극(18)을 분리시키게 되기 때문에, 베이스 인출전극(18)과 에미터영역(26)은 자기정합(self-alignment)적으로 실리콘산화막(23)의 두께를 최소화하면서 분리될 수 있다. 이러한 과정에는 어떠한 특별한 단계가 포함되어 있지 않기 때문에 생산수율이 개선되어 높은 생산성을 실현할 수 있다.
본 발명은 상기한 바와 같은 특정한 실시예에 국한되지 않는 바, 여러가지의 변경과 수정이 본 발명의 요지를 벗어나지 않는 범위내에서 이루어질 수 있다. 예컨대, 상기한 실시예 방법에서 다결정실리콘층(18)의 위에 형성되는 실리콘산화막(23)은 층간절연막(27)이 형성되기 전에 제거된다.
이것은 각각 콜렉터와 에미터 및 베이스전극(31,32,33)에 대한 접촉구(28,29,30)가 형성될 때 절연막(27)의 두께가 실질적으로 전극의 위치에서 같기 때문이다. 만약 절연막(27)의 두께가 실질적으로 같지 않다면 얇은쪽 절연막의 측벽은 에칭된다.
그러나, 이방성 건식에칭법이 사용되어서 절연막(27)과 실리콘산화막(23)이 서로 다른 에칭조건하에서 선택적으로 에칭되는 경우에는 실리콘산화막(23)이 남아 있으면서 접촉구가 형성될 수도 있다. 제5도는 상기한 단계를 거쳐서 제조된 npn트랜지스터의 최종구조를 도시한 단면도이다.
이러한 제5도에 도시한 제2실시예에 있어서는 제4A도∼제4K도의 제1실시예에서와 동일한 참조부호가 표기되어 있는 바, 거기에 관한 상세한 설명은 생략키로 한다.
제4A도∼제4K도와 제5도에 관한 실시예 방법에서 하나의 소자형성영역을 다른 소자형성영역으로부터 분리시키고, 콜렉터영역을 베이스 및 에미터영역으로부터 분리시키는 것은 매립산화에 의해 수행된다. 그러나, 이러한 분리는 전술했던 pn접합이나 도랑분리방법(도랑저항형)에 의거 수행될 수도 있다.
제6도는 소자형성영역을 분리시키기 위하여 매립산화 대신에 pn접합을 이용하는 방법(제3실시예)에 따른 최종구조물을 도시한 단면도로서, 이 실시예에 따른 방법에서는 높은 불순물농도의 N+형 반도체층(11)이 p형 반도체기판(10)내에 형성되며, 그 다음 에피택셜층(40)이 반도체기판(10) 위에 성장된다.
그리고 나서 P+형 확산영역(41)이 소자형성영역을 분리시키기 위해 열확산법이나 이온주입법에 의해 에피택셜층(40)내에 형성된다. 그후 콜렉터 기생저항을 감소시키기 위한 N+형 영역(42)이 불순물이온을 확산시킴에 따라 N+형 반도체층(11)에 다다르도록 에피택셜층(40)내에 형성되며, 실리콘산화막(43)이 선택적인 산화법에 의해 형성되어 소자형성영역들을 분리시키고 또한 N+형 영역(42)을 베이스 및 에미터영역[영역(22,24,26)으로 이루어짐]으로부터 분리시키게 된다.
그 이후의 단계는 제4A도∼제4K도에 관련된 실시예의 경우와 같다. 즉, 제4A도∼제4K도에 관한 제1실시예의 참조부호를 본 실시예의 제6도에서도 대응부분에 동일하게 표기하였으므로, 그에 관한 상세한 설명은 생략키로 한다.
제7도는 매립산화 대신에 얕은 도랑저항(trench resistor)과 깊은 도랑저항으로 소자형성영역을 분리시키는 방법(제4실시예)에 따른 최종구조물을 도시한 단면도로서, 본 실시예에 의하면 높은 불순물농도의 N+형 반도체층(51)이 P형 반도체기판(50) 위에 형성되며, 낮은 불순물농도의 N형 에피택셜층(52)이 N+형 반도체층(51) 위에 형성된다. 또한, 얕은 도랑저항으로 이루어진 분리영역(53)이 형성되어 콜렉터 접촉영역(12B)을 베이스 및 에미터영역(12A)으로부터 분리시키게 되며, 깊은 도랑저항으로 이루어진 분리영역(54)이 반도체기판(50)까지 도달하도록 형성되어 소자형성영역을 다른 소자형성영역으로부터 분리시키게 된다.
그리고, n형 불순물이 콜렉터 기생저항을 감소시키기 위하여 콜렉터 접촉영역(12B)에 대해 고농도로 주입된다. 그 이후의 공정은 제4A도∼제4K도에 관한 제 1실시예의 경우와 유사하므로, 제 1실시예에서 사용한 참조부호를 본 실시예에서도 대응부분에 동일하게 표기하여, 그에 관한 상세한 설명을 생략키로 한다.
제8도는 본 발명의 제5실시예에 의거한 최종구조물을 도시한 단면도로서, 이 실시예에서는 소자형성영역을 분리시키기 위해 매립산화 대신에 깊은 도랑저항과 선택적 산화막이 이용된다. 이 방법에서는 제7도의 실시예에서와 같이 높은 불순물농도의 N+형 반도체층(51)이 P형 반도체기판(50) 위에 형성되며, 낮은 불순물농도의 N형 에피택셜층(52)이 상기 반도체층(51) 위에 형성된다.
그 다음, 깊은 도랑저항으로 구성되는 분리영역(54)이 반도체기판(50)에 도달하도록 형성되어 하나의 소자형성영역을 다른 소자형성영역으로부터 분리시키게 된다. 이어서, 실리콘산화막(55)이 선택적 산화법에 의해 형성되어 콜렉터 접촉영역(12B)을 베이스 및 이미터영역(12A)으로부터 분리시키게 된다. 이런 실리콘산화막(55)의 형성에 뒤따르는 공정은 제4A도∼제4K도에 관한 제1실시예에서의 공정과 동일하므로, 제1실시예에서와 동일한 참조부호를 본 실시예에서도 대응부분에 동일하게 표기하여, 그에 관한 상세한 설명은 생략키로 한다.
상기한 실시예에 의하면, 활성영역의 표면에 손상을 입히지 않고서도 높은 정밀도의 이방성 건식에칭법을 이용함으로써 트랜지스터의 크기를 줄일 수 있게 된다. 더욱이, 베이스 인출전극(18)을 절연시키는 것과 베이스 인출전극(18)을 나중에 형성될 에미터영역(26)으로부터 분리시키는 것은 실리콘산화막(23)을 형성함으로써 행해지는 바, 베이스 인출전극(18)과 에미터영역(26)이 자기정합적으로 실리콘산화막(23)의 두께를 최소로 하면서 분리되기 때문에, 베이스저항과 소자의 크기를 줄일 수 있게 된다.
상기한 실시예에서 베이스 인출전극(18)은 도면에 도시한 다결정실리콘층(18)으로 이루어져 있으나, 본발명은 이러한 특정한 실시예에 국한되지 않는 것으로서, 예컨대 베이스 인출전극(18)은 일반적으로 폴리사이드(polyside)라고 불리는 바와 같이, 다결정실리콘층의 하부층과, 몰리브덴이나 티타늄 또는 텅스텐과 같은 고융점금속과 실리콘의 복합체로 이루어진 상부층의 2층구조로 형성될 수도 있다. 또, 상기 다결정실리콘층(18)은 비단결정실리콘층으로서 이용된다. 비단결정실리콘층은 아몰퍼스 실리큰으로 이루어진 층도 포함하는 것이다.
다음으로, 제9A도∼제9M도는 본 발명의 제6실시예의 제조방법에 의해 수행되는 각 제조단계에서 구조물의 단면도를 도시한 것으로서, 본 실시예는 npn 바이폴라 트랜지스터를 예로 든 것이다. 이하, 이 실시예에 대해 상세히 설명한다.
공정 1(제9A도)
우선, n+형 층(61)이 P형 실리콘반도체기판(60)내에 형성되는 바, 이 n+형 층(61)은 n+형 매립층이라고도 불리며 콜렉터의 기생저항을 감소시키는 것이다. 또한, 이 n+형 층(61)은 안티몬이나 비소와 같은 n형 불순물을 열확산법이나 이온주입법에 의해 반도체기판(60)에 도입함에 따라 형성되는 바, 이는 npn트랜지스터가 나중단계에서 형성될 위치에 포토리소그래픽 기술에 의거 선택적으로 형성된다.
그 다음, n형 에피택셜층(62)이 에피택셜 성장법에 의해 전체 반도체구조물 위에 예컨대 약 1∼2미크론 두께로 성장된다. 그후 소자형성영역이 예컨대 PN접합과 선택적 산화, 매립산화 또는 도랑산화에 의해 분리되게 되는 바, 본 실시예에서는 매립산화막(63)이 반도체기판(60)의 소자형성영역을 제외한 영역과 에피택셜층(62)상에 열산화법에 의해 성장되어 하나의 소자형성영역을 다른 소자형성영역으로부터 분리시키고, 베이스 및 에미터영역(62A)을 콜렉터전극 인출영역(62B)으로부터 분리시키게 된다
더욱이 소정의 패턴으로 된 포토레지스트막이 포토리소그래픽 기술에 의해 형성되며, 그 포토레지스트막을 마스크로 이용하여 n형 불순물이 불순물 주입기술에 의해 상기 콜렉터전극 인출영역(62B)내로 주입됨으로써 콜렉터 기생저항이 감소되게 된다.
상기 불순물 주입은 소자형성영역을 분리시키기 전에 불순물의 열확산이나 이온주입에 의해 실시될 수도 있고, 소자형성영역을 분리시킨 후에 불순물의 열확산이나 이온주입에 의해 실시될 수도 있다.
그후, 구조물중 원래의 실리콘산화막(도시하지 않았음)이 제거됨으로써 에피택셜층(62)으로 이루어진 베이스 및 에미터영역(62A)과 콜렉터전극 인출영역(62B)이 노출된 후, 실리콘산화막(SiO2막; 64)이 성장되게 되는 바, 이 막(64)은 열산화법에 의해 예컨대 약 500Å 두께로 성장된다.
공정 2(제9B도)
다음으로, 제9B도에 도시한 바와 같이 실리콘질화막(SiN막; 65)이 감압 CVD법에 의해 예컨대 약1000Å 두께로 성장되고, 실리콘산화막(66)이 감압 CVD법에 의해 상기 실리콘질화막(65) 위에 예컨대 약5000Å 두께로 성장되며, 그 다음 실리콘질화막(67)이 예컨대 약 1500Å 두께로 성장된다. 상기 실리콘질화막(65,67)과 실리콘산화막(66)은 플라즈마를 이용하는 CVD법에 의해 형성될 수도 있다.
공정 3(제9C도)
그 다음, 포토레지스트막(도시되지 않음)이 반도체구조물 위에 형성된 다음 포토리소그래픽 기술에 의해 패턴화된다. 마스크로서 패턴화된 상기 포토레지스트막과 실리콘질화막(67), 실리콘산화막(66), 실리콘질화막(65)은 CF4와 같은 가스를 이용하는 반응성 이온에칭법에 의해 연속적으로 에칭됨으로써 제9C도와 같은 구조물이 얻어진다.
상기한 에칭은 에피택셜층(62)의 표면이 노출될 때까지 수행된다. 이러한 단계에 의해 베이스 및 에미터영역(62A)과 콜렉터전극 인출영역(62B)부분 위의 실리콘질화막(65)과 실리콘산화막(66) 및 실리콘질화막(67)으로 이루어진 적층구조물이 형성된다. 여기에서 베이스 및 에미터 영역(62A)부분은 베이스 활성영역을 형성한다.
공정 4(제9D도)
그후, 제9D도에 도시한 바와 같이 실리콘산화막(68)이 노출된 베이스 및 에미터영역(62A) 위에 열산화법에 의해 예컨대 약 500Å 두께로 성장된 다음, 실리콘질화막(69)과 다결정실리콘막(70) 및 실리콘산화막(71)이 감압 CVD법에 의해 상기한 반도체구조물 위에 성장된다. 이런 감압 CVD법 대신에 플라즈마를 이용하는 CVD법을 사용할 수도 있다.
공정 5(제9E도)
그 다음, 실리콘산화막(71)이 예컨대 CF4와 같은 가스를 이용하는 반응성 이온에칭법에 의해 이방성으로 에칭됨으로써 실리콘산화막(71)은 실리콘질화막(65)과 실리콘산화막(66) 및 실리콘질화막(67)로 이루어진 적층구조물의 측벽쪽에만 잔류하게 된다. 이렇게 잔류하는 실리콘산화막(71)을 마스크로 이용하여 다결정실리콘막(70)이 C12와 같은 가스를 이용하는 반응성 이온에칭법에 의해 에칭됨으로써 제9E도와 같은 구조물이 얻어진다.
공정 6(제9F도)
그 다음, 잔류하는 실리콘산화막(71)이 불소산용액에 의해 제거된 후, 실리콘산화막(71)이 제거됨에 따라 노출되는 다결정실리콘막(70)이 열산화법에 의해 산화되어 실리콘산화막(72)으로 바뀌게 된다.
이런 실리콘산화막(72)을 마스크로 이용하여 실리콘질화막(69)이 예컨대 CF4와 같은 가스 플라즈마를 이용하는 건식에칭법에 의해 에칭됨으로써 제9F도와 같은 구조물이 얻어진다.
공정 7(제9G도)
그 다음, 실리큰산화막(72)이 불소산용액에 의해 제거된 후 노출된 실리콘질화막(69)을 마스크로 이용하여 상기한 반도체구조물이 열처리됨으로써 매립산화막으로서의 실리콘산화막(73)이 베이스 및 에미터영역(62A)내에서 성장된다. 이러한 실리콘산화막(73)은 미리 형성된 매립산화막(63)에 이어져서, 에피택셜층으로 이루어진 베이스 및 에미터영역(62A)의 유효범위는 실리콘산화막(73)이 형성되기 전의 단계보다도 감소된다.
또, 상기 실리콘산화막(73)에 의해, 나중단계에서 형성되는 의부베이스영역은 실리콘질화막(65)과 실리콘산화막(66) 및 실리콘질화막(67)으로 이루어진 적층구조물 바깥쪽 약 0.1미크론 정도에 위치하게 된다. 그후 실리콘질화막(67,69)은 CF4와 같은 가스 플라즈마를 이용하는 건식에칭법에 의해 에칭됨으로써, 제9G도에 도시한 구조물이 얻어진다
공정 8(제9H도)
그 다음, 실리콘산화막(68)은 불소산용액에 의해 에칭되며, 베이스전극인출용 다결정실리콘막(74)이 상기한 반도체구조물 위에 형성되고, 그후 상기 베이스전극인출용 다결정실리콘막(74)은 소정의 두께로 된 유기물질로 이루어진 포토레지스트(75)로 덮이게 된다. 제9H도에 도시한 바와 같이, 상기 포토레지스트막(75)의 두께는 실리콘산화막(66)의 윗쪽이 다른 부위보다 얇게 되어 있다.
공정 9(제9I도)
그후, 포토레지스트(75)와 다결정실리콘막(74)이 C12와 같은 가스를 이용하는 반응성 이온에칭법에 의해 에칭될 때 포토레지스트막(75)의 두께가 얇은 실리콘산화막(66) 위의 다결정실리콘막(74)은 에칭되어 제거되지만, 포토레지스트막(75)의 두께가 두꺼운 부분에서는 포토레지스트막(75)이 잔류하게 된다. 그후, 잔류하는 상기 포토레지스트막(75)이 제거됨으로써 제9I도에 도시한 바와 같은 반도체구조물이 얻어지게 된다. 여기에서 에칭의 완성은 실리콘산화막(66) 표면이 노출됨에 따라 검출되기 때문에 쉽게 인지할 수 있다. 그후 보론과 같은 P형 불순물이 이온주입법에 의해 잔류하는 상기 다결정실리콘막(74)에 주입된다. 이 P형불순물은 상기 P형 다결정실리콘막(74)이 성장될 때 다결정실리콘막(74)으로 도입될 수도 있다.
공정 10(제9J도)
그 다음, 실리콘산화막(66)이 불소산용액으로 에칭된 후 소정의 패턴(도시하지 않았음)으로 된 포토레지스트막이 형성되어 베이스 및 에미터영역(62A)을 포함하는 영역을 덮게 된다. 이런 포토레지스트막을 마스크로 이용하여 다결정실리콘막(74)이 선택적으로 에칭됨으로써 제9J도에 도시한 반도체구조가 얻어진다.
공정 11(제9K도)
그 다음, 다결정실리콘막(74)이 열산화법에 의해 산화되어 다결정실리콘막(74)의 표면영역 위에 실리콘산화막(76)이 형성되는 동시에 다결정실리콘막(74)에 미리 도입되어 있던 P형 불순물이 베이스 및 에미터영역(62A) 쪽으로 확산되어 P형 외부베이스영역(77)이 제9K도에 도시한 바와 같이 베이스 및 에이터영역(62A)내에 형성된다.
공정 12(제9L도)
이어서, 제9L도에 도시한 바와 같이, 실리콘질화막(65)이 CF4와 같은 가스를 이용하는 건식에칭법에 의해 제거되고, P형 불순물이 이온주입에 의해 베이스 및 에미터영역(62A)내의 중심부분으로 도입된 결과로 내부베이스영역(78)이 형성된다.
공정 13(제9M도)
그 다음, 내부베이스영역(78)과 콜렉터전극 인출영역(62B) 위의 실리콘산화막(64)이 불소산용액이나 CF4와 같은 가스를 이용하는 반응성 이온에칭법에 의해 에칭된 결과, 내부베이스영역(78)과 콜렉터전극 인출영역(62B)이 노출된다. 이어서, 아무런 불순물도 도입되지 않은 다결정실리콘막(79)이 감압 CVD법에 의거 반도체구조물 위에 형성된다.
그후, 비소와 같은 n형 불순물이 이온주입법에 의해 다결정실리콘막(79)에 도입된 다음에 상기 다결정실리콘막(79)은 내부베이스영역(78)과 콜렉터전극 인출영역(62B) 위에 잔류하도록 포토리소그래픽 기술에 의해 패턴화된다. 그 다음 다결정실리콘막(79)으로 도입된 불순물의 열확산이 실행되어, 내부베이스영역(78)에 n형 에미터영역(80)이 형성된다. 이런 에미터영역(80)은 감압 CVD법에 의해 불순물이 도입된 다결정실리콘막을 형성한 후, 다결정실리콘막을 열처리하여 그 다결정실리콘막내에 도입된 불순물을 내부베이스영역(78)으로 확산시킴으로써 형성할 수도 있다 또, 상기한 방법 대신에 불순물을 내부베이스영역(78)에 직접도입시킴으로써 에미터영역(80)을 형성할 수도 있다.
다음에는 절연막(81)이 상기한 반도체구조물 위에 성장된 후 접촉구가 절연막(81)의 소정의 위치에 형성된다. 그후 예컨대 알루미늄으로 이루어진 금속층이 스퍼터링법에 의해 반도체구조물 위에 형성된 후 패턴화되어 콜렉터전극(82)과 에미터전극(83) 및 베이스전극(84)이 형성됨으로써 npn트랜지스터의 제조공정이 끝나게 된다.
상기한 바와 같이 제9A도∼제9M도에 관련된 실시예에 의한 반도체장치의 제조방법에서는 건식에칭이 단결정실리콘층에 손상을 주는 염소가스 플라즈마를 이용하여 수행되지만, 실리콘질화막(65)이 활성영역(내부베이스영역; 78) 위에 설치되어 있고 에미터영역(80)은 나중단계에서 내부베이스영역(78)내에 형성된다. 그러므로 활성영역의 표면이 염소 플라즈마 분위기에 노출되지 않음에 따라 활성영역의 표면은 손상받지 않게 된다. 따라서 이방성 건식에칭기술의 높은 에칭 정밀도를 이용함으로써 트랜지스터의 크기를 감소시킬수 있다.
또, 제9K도에 도시된 다결정실리콘막(74)으로 이루어진 베이스 인출전극과 제9M도의 단계에서 형성되는 에미터영역(80)은 실리콘질화막(65)의 측벽에 인접한 다결정실리콘막(74)을 산화시킴으로써 형성된 실리콘산화막(76)에 의해 분리된다. 그러므로 다결정실리콘막(74)과 에미터영역(80)이 자기정합법으로 실리콘산화막(76)의 두께를 최소화하면서 분리된다.
더욱이, 제9G도의 단계에서 실리콘산화막(69; 제9F도)을 마스크로 이용하여 선택적 산화가 수행되어 실리콘산화막(73)이 베이스 및 에미터영역(62A)에 성장된다. 그러므로 베이스 및 에미터영역(62A)의 유효범위는 감소되며, 따라서 나중단계에서 형성되는 외부베이스영역(77)과 내부베이스영역(78)으로 이루어진 모든 베이스영역의 범위가 줄어들게 되므로 베이스저항(rbb′)이 충분히 감소될 뿐만 아니라 콜렉터·베이스 간접합용량(Cjc)도 충분히 감소된다.
상술한 실시예에 의한 제조방법은 특별한 단계를 가지고 있지 않기 때문에 생산수율이 개선될 뿐만 아니라 대량생산성도 증대될 수 있다.
상기한 실시예에서 베이스 인출전극은 다결정실리콘막(74)으로 이루어져 있지만, 이것은 일반적으로 폴리사이드라 불리는 구조, 즉 다결정실리콘막의 하부층과, 몰리브덴이나 티타늄 또는 텅스텐과 같은 고융점금속의 화합물과 실리콘으로 된 상부층으로 이루어진 2층구조의 막으로 이루어질 수도 있다 또한, 다결정실리콘막(74)이 상기 실시예에서 비단결정실리콘으로 이용되고 있다. 이런 비단결정실리콘층은 아몰퍼스 실리콘으로 이루어진 층도 포함하는 것이다.
제10A도와 제10B도는 본 발명의 제조방법에 따른 제7실시예에서의 반도체구조물을 나타낸 것으로, 상기 제9A도 내지 제9M도의 실시예에서는 다결정실리콘막(70; 제9E도)을 실리콘질화막(69)의 전표면에 형성하고 그 실리콘질화막(69)이 실리콘질화막(65)과 실리콘산화막(66) 및 실리콘질화막(67)으로 이루어진 적층구조의 측벽상에 남도록 하고 있지만, 제10A도와 제10B도의 제조방법에서는 제9C도의 단계가 끝난 후, 실리콘산화막(68)을 성장시키고, 제10A도에 도시한 바와 같이 실리콘질화막(69)과 실리콘산화막(71)을 차례로 성장시킨 다음, 그 실리콘산화막(71)과 실리콘질화막(69)을 이방성 에칭법으로 에칭하여 제10B도에 도시된 바와 같은 반도체구조물을 얻고, 이어서, 잔존하는 실리콘산화막(71)을 제거한 다음 이 실리콘산화막(71)을 제거함에 따라 노출되는 실리콘질화막(69)을 마스크로 사용하여 실리콘산화막(72; 제9F도)을 선택적인 산화로 형성하도록 하고 있다.
그러므로 이와 같은 제조방법에 따르면, 제9A도 내지 제9M도의 제조방법에 비해 제조공정이 간결하게된다.
(발명의 효과)
상기한 바와 같이 본 발명에 의하면, 이방성 에칭법에 의해 활성영역이 손상받게 되는 것을 방지할 수 있고, 베이스저항 및 콜렉터·베이스간 접합용량을 충분히 감소시키게 될 뿐만 아니라, 생산수율이 증대됨과 더불어 높은 대량생산성을 달성할 수 있도록 된 반도체장치의 제조방법을 제공하게 된다.

Claims (27)

  1. 제1도전형의 반도체기판상에 제1절연막(15)과 이 제1절연막(15)에 대해 에칭선택성을 갖는 제2절연막(16)으로 이루어진 적층막을 형성하는 공정과, 상기 적층막을 포함하는 구조물상에 비단결정실리콘막(18)을 형성하는 공정, 상기 적층막상의 비단결정실리콘막(18)을 제거하는 공정, 남아 있는 비단결정실리콘막(18)에 제2도전형의 불순물을 도입시키는 공정, 상기 제2절연막(16)을 제거하는 공정, 기판으로 상기 제2도전형의 불순물을 도입시켜서 제1확산영역(22)을 형성하는 공정, 남아 있는 상기 비단결정실리콘막(18)을 열산화시켜서 이 비단결정실리콘막(18)의 아래에 있는 기판부분에 제2도전형의 제2확산영역(24)을 형성하고 상기 비단결정실리콘막(18)상에 제3절연막(23)을 형성하는 공정 및, 상기 제1확산영역(22)내에 제1도전형의 제3확산영역(26)을 형성하는 공정을 구비하여 이루어진 반도체장치의 제조방법.
  2. 제1항에 있어서, 제2도전형의 불순물이 제1절연막(15)을 통해 기판으로 도입되는 것을 특징으로하는 반도체창치의 제조방법.
  3. 제1항에 있어서, 제2확산영역(24)과 제3절연막(23)을 형성하는 공정은 제2절연막(16)을 제거하는 공정에 연이어서 실행되고, 제2확산영역(24)과 제3절연막(23)을 형성하는 공정에 연이어서 제1절연막(15)을 제거하는 공정이 구비되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1도전형의 반도체기판상에 제1절연막(15)과 이 제1절연막(15)에 대해 에칭선택성을 갖는 제2절연막(16)으로 이루어진 적층막을 형성하는 공정과, 상기 적층막을 포함하는 구조물상에 비단결정실리콘막(18)을 형성하는 공정, 상기 적층막상의 비단결정실리콘막(18)을 제거하는 공정, 남아 있는 비단결정실리콘막(18)에 제2도전형의 불순물을 도입시키는 공정, 상기 제2절연막(16)을 제거하는 공정, 상기 제1절연막(15)을 통해 기판으로 상기 제2도전형의 불순물을 도입시켜서 제1확산영역(22)을 형성하는 공정, 남아 있는 상기 비단결정실리콘막(18)을 열산화시켜서 이 비단결정실리콘막(18)의 아래에 있는 기판부분에 제2도전형의 제2확산영역(24)을 형성하고 상기 비단결정실리콘막(18)상에 제3절연막(23)을 형성하는 공정 및, 상기 제1확산영역(22)내에 제1도전형의 제3확산영역(26)을 형성하는 공정을 구비하여 이루어진 반도체장치의 제조방법.
  5. 제4항에 있어서, 제3절연막(23)이 비단결정실리콘막(18)상에 형성될 때, 제1절연막(15)의 측벽에 인접한 비단결정실리콘막(18)의 측벽과 상부표면상에 제3절연막(23)이 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제4항에 있어서, 제1절연막(15)이 800∼1000Å의 두께로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제4항에 있어서, 적층막상의 비단결정실리콘막(18)을 제거하는 공정에서, 상기 비단결정실리콘막(18)이 유기막을 형성하는 유기화합물(19)로 도포되고, 상기 적층막상의 비단결정실리콘막(18)이 건식에칭법에 의해 제거되는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제4항에 있어서, 비단결정실리콘막(18)이 형성될 때, 이와 동시에 제2도전형의 불순물이 그 비단결 정실리콘막(18)에 도입되는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제4항에 있어서, 비단결정실리콘막(18)이 다결정실리콘막과, 고융점금속 및 실리콘의 복합층으로 형성되는 것을 특징으로 하는 반도체장치의 제조방법
  10. 제4항에 있어서, 제3확산영역(26)을 형성하기 이전에 제3절연막(23)을 마스크로 이용하여 제1절연막(15)을 제거하는 공정이 마련되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제10항에 있어서, 제1절연막(15) 제거공정이 기판에 대해 선택성을 갖는 에칭조건하에서의 에칭법에의해 실시되는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제11항에 있어서, 에칭법이 등방성 건식에칭법인 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제1도전형의 단결정실리콘기판(60) 상에 높은 불순물농도의 제2도전형 제1단결정실리콘반도체영역(61)을 형성하는 공정과, 상기 제1단결정실리콘반도체영역(61)상에 낮은 불순물농도의 제2도전형 제2단결정실리콘반도체영역(62)을 형성하는 공정, 절연층(63)으로 상기 제2단결정실리콘반도체영역(62)을 분리시켜서 베이스 및 에미터영역(62A)과 콜렉터 접촉영역(62B)을 형성하는 공정, 상기 콜렉터 접촉영역(62B)상에 제1절연막(65)과 이 제1절연막(65)에 대해 에칭선택성을 갖는 제2절연막(66)으로 이루어진 제1적층막을 형성하고 이와 동시에 베이스 및 에미터영역(62A)의 소정위치상에 제1절연막(65)과 이 제1절연막(65)에 대해 에칭선택성을 갖는 제2절연막(66)으로 이루어진 제2적층막을 형성하는 공정, 상기 제1 및 제2적층막을 갖춘 구조물상에다가 제1비단결정실리콘막(74)을 형성하는 공정, 상기 제1 및 제2적층막상의 제1비단결정실리콘막(74)을 제거하고, 남아 있는 제1비단결정실리콘막(74)내에 제 1도전형의 불순물을 도입시키는 공정, 상기 제1 및 제 2 적층막상의 제 2 절연막(66)을 제거하는 공정, 상기 제 2 적층막을 포함하는 베이스 및 에미터영역(62A)을 제외한 영역상에서 상기 제1비단결정실리콘막(74)을 제거하는 공정, 상기 제2적층막의 제1절연막(65)을 통해 상기 베이스 및 에미터영역(62A)으로 제1도전형의 불순물을 도입시켜서 내부베이스영역(78)을 형성하는 공정, 상기 제1비단결정실리콘막(74)내에 도입된 제1도전형의 불순물이 베이스 및 에미터영역(62A)으로 확산되도록 상기 제1비단결정실리콘막(74)을 열산화시켜서 외부베이스영역(77)을 형성하면서 상기 제1비단결정실리콘막(74)의 표면상에 제3절연막(76)을 형성함으로써, 제1비단결정실리콘막(74)으로 이루어져 상기 외부베이스영역(77)과 접촉하게 되는 베이스 인출전극을 형성하는 공정, 상기 콜렉터 접촉영역(62B)과 내부베이스영역(78)의 표면이 노출되도륵 제1 및 제2적층막의 제1절연막(65)을 제거하는 공정, 상기 콜렉터 접촉영역(62B)과 노출된 상기 내부베이스영역(78)상에 제2비단결정실리콘막(79)을 형성하는 공정 및, 상기 제2비단결정실리콘막(79)을 통해 제2도전형의 불순물을 상기 내부베이스영역(78)으로 확산시킴으로써 에미터영역(80)을 형성하는 공정을 구비하여 이루어진 반도체장치의 제조방법.
  14. 제13항에 있어서, 제1비단결정실리콘막(74)의 표면상에 제3절면막(76)을 형성하는 공정에서, 제2적층막의 제1절연막(65) 측벽에 인접하는 제1비단결정실리콘막(74)의 측벽과 상부표면상에 상기 제3절연막(76)이 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제13항에 있어서, 제1절연막(65)이 800∼1000Å의 두께로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제13항에 있어서, 제1 및 제2적층막상의 제1비단결정실리콘막(74)을 제거하는 공정에서, 제1비단결정실리콘막(74)이 유기화합물(75)로 도포되어 유기막을 형성하고, 제1 및 제2적층막상의 제1비단결정실리콘막(74)이 건식에칭법에 의해 에칭되어 제거되는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제13항에 있어서, 제1비단결정실리콘막(74)이 형성될 때, 이와 동시에 제1도전형의 불순물이 그 제1비단결정실리콘막(74)으로 도입되는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제13항에 있어서, 제1비단결정실리콘막(74)이 다결정실리콘층과, 고융점금속 및 실리콘으로 된 복합층으로 이루어진 적층구조막으로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제13항에 있어서, 제3절연막(76)을 마스크로 이용하여 제1절연막(65)이 제거되는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제19항에 있어서, 제1절연막(65)을 제거하는 공정은 제1단결정실리콘반도체영역(61)에 대해 에칭선택성을 갖는 에칭조건하에서의 에칭법에 의해 실행되는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제20항에 있어서, 에칭법이 등방성 건식에칭법인 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 1도전형의 반도체기판상에 제 1산화저항절연막(65)과 이 제1산호저항절연막(65)상에 형성되면서 그에 대해 에칭선택성을 갖는 제2절연막(66) 및 이 제2절연막(66)상에 형성되는 제3산화저항절연막(67)으로 이루어진 제1절연층을 형성하는 공정과, 상기 제1절연층을 갖춘 구조물상에 제4산화저항절연막(69)을 형성하는 공정, 상기 제4산화저항절연막(69)의 일부가 제1절연층의 측벽에 남아 있도록 상기 제4산화저항절연막(69)을 선택적으로 에칭하는 공정, 상기 제4산화저항절연막(69)의 잔여부분을 마스크로 이용하여 반도체영역의 표면을 선택적으로 산화시켜서 매립산화층을 형성하는 공정, 남아 있는 제4 및 제3산화저항절연막(69,67)을 제거하는 공정, 상기 제1절연층과 매립산화층간의 반도체영역 표면을 노출시키는 공정, 상기 제1절연층을 갖춘 구조물상에다가 제1비단결정반도체막(74)을 형성하는 공정, 상기 제2절연막(66)상의 제1비단결정반도체막(74)을 선택적으로 제거하는 공정, 상기 제1비단결정반도체막(74)에 제2도전형의 불순물을 도입시키는 공정, 상기 제2절연막(66)을 제거하는 공정, 상기 제1비단결정반도체막(74)의 표면을 가열해서 열산화막(76)을 형성하고 상기 제1비단결정반도체막(74)내의 불순물을 상기 반도체영역으로 확산시켜서 제2도전형의 제1반도체층(77)을 형성하는 공정, 상기 제1절연막(65)을 제거하는 공정, 상기 열산화막(76)을 마스크로 이용하여 제1반도체층(77)에 인접해 있는 반도체영역의 표면에 제2도전형의 불순물을 도입시켜서 제2반도체층(78)을 형성하는 공정 및, 상기 제2반도체층(78)의 표면상에 제1도전형의제3반도체층(80)을 형성하는 공정을 구비하여 이루어진 반도체장치의 제조방법.
  23. 제22항에 있어서, 제4절연막(69)을 선택적으로 에칭하는 공정은, 제4절연막(69)상에 제2비단결정반도체막(70)을 형성하고, 상기 제4절연막(69)에 대해 에칭선택성을 갖는 제5절연막(71)을 제2비단결정반도체막(70)상에 형성한 후 제1절연층의 측벽에만 상기 제5절연막(71)이 잔류하도록 이방성 에칭법을 실시하는 공정과, 잔류하는 상기 제5절연막(71)을 마스크로 이용하여 상기 제1절연층의 측벽에만 상기 제2비단결정반도체막(70)이 잔류하도록 에칭을 실시하는 공정, 남아 있는 제2비단결정반도체막(70)을 열산화시켜서 열산화막(72)을 형성하는 공정 및, 상기 열산화막(72)을 마스크로 이용하여 상기 제4절연막(69)을 에칭하는 공정을 구비하여 이루어져 있는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제22항에 있어서, 제4절연막(69)을 선택적으로 에칭하는 공정은, 상기 제4절연막(69)상에 이 제4절연막(69)에 대해 에칭선택성을 갖는 제5절연막(71)을 형성한 후, 이방성 에칭법으로 상기 제5절연막(71)을 에칭하는 공정을 구비하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제22항에 있어서, 제1비단결정반도체막(74)을 선택저으로 제거하는 공정은, 상기 제1비단결정반도체막(74)의 전표면을 유기화합물(75)로 도포해서 유기층을 형성한 후, 그 유기층을 이방성 에칭법으로 에칭하는 공정을 구비하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제22항에 있어서, 제1비단결정반도체막(74)이 형성될 때 제2도전형의 불순물이 상기 제1비단결정반도체막(74)으로 도입되는 것을 특징으로 하는 반도체장치의 제조방법
  27. 제22항에 있어서, 제1비단결정반도체막(74)이 폴리사이드막(polyside film)으로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
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