JPH01274470A - バイポーラ・トランジスタ装置及びその製造方法 - Google Patents
バイポーラ・トランジスタ装置及びその製造方法Info
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- H01L29/73—Bipolar junction transistors
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-
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- Y10S148/124—Polycrystalline emitter
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラ・トランジスタ装置とその製造方
法に関し、特に、多結晶シリコン膜を利用して自己整合
的に形成されたエミッタ領域とベース領域とを有するバ
イポーラ・トランジスタ装置に関する。
法に関し、特に、多結晶シリコン膜を利用して自己整合
的に形成されたエミッタ領域とベース領域とを有するバ
イポーラ・トランジスタ装置に関する。
〔従来の技術〕
ベース抵抗及びその接合容量を低減して高速のトランジ
スタを実現するには、従来ベース電極の多結晶シリコン
膜を拡散源としてグラフトベースを自己整合的に形成す
る方法が知られている。
スタを実現するには、従来ベース電極の多結晶シリコン
膜を拡散源としてグラフトベースを自己整合的に形成す
る方法が知られている。
第２図は従来のこの種のバイポーラ・トランジスタの製
造方法を説明するための半導体チップの断面図である。
造方法を説明するための半導体チップの断面図である。
この従来例は先ず表面にｎ＋型埋込層２を備えたシリコ
ンからなるＰ型半導体下地板１上に堆積したｎ型エピタ
キシャル層３を有する半導体基板のＳｉＯ□からなる絶
縁領域５′で絶縁分離された素子形成領域に絶縁膜５″
、Ｐ型の不純物を含有した多結晶シリコン膜６′及び絶
縁膜１８を順次形成した後絶縁膜１８に窓を開孔する。
ンからなるＰ型半導体下地板１上に堆積したｎ型エピタ
キシャル層３を有する半導体基板のＳｉＯ□からなる絶
縁領域５′で絶縁分離された素子形成領域に絶縁膜５″
、Ｐ型の不純物を含有した多結晶シリコン膜６′及び絶
縁膜１８を順次形成した後絶縁膜１８に窓を開孔する。
次に絶縁膜１８をマスクとして、多結晶シリコン膜６と
絶縁膜５″とをエツチングして、より広い窓を開孔する
。次にＰ型の不純物を含有した多結晶シリコン膜６’ａ
を絶縁膜１８の庇の下に形成して、多結晶シリコン膜６
’ａを拡散源として自己整合的にエピタキシャル層３０
表面にグラフトベース領域１１を形成する。
絶縁膜５″とをエツチングして、より広い窓を開孔する
。次にＰ型の不純物を含有した多結晶シリコン膜６’ａ
を絶縁膜１８の庇の下に形成して、多結晶シリコン膜６
’ａを拡散源として自己整合的にエピタキシャル層３０
表面にグラフトベース領域１１を形成する。
続いてエミッターベース電極分離用の絶縁膜１７′を形
成し、エピタキシャル層３′の開孔部表面にイオン注入
法等により、Ｐ型不純物を導入してベース領域１４′を
形成する。
成し、エピタキシャル層３′の開孔部表面にイオン注入
法等により、Ｐ型不純物を導入してベース領域１４′を
形成する。
次に、多結晶シリコン１５′を成長し、ｎ型不純物をイ
オン注入法により導入して、エミッタ領域１６′を形成
する。
オン注入法により導入して、エミッタ領域１６′を形成
する。
上述した従来のバイポーラ・トランジスタの製造方法は
、自己整合的にグラフトベース領域を形成することによ
り、ベース抵抗及びコレクタ接合容量の低減が可能であ
る。しかしながら、グラフトベース領域１１′を自己整
合的に形成するための多結晶シリコン膜６’ａが、絶縁
膜１８にエツチング用に設ける開孔の外側に形成される
ので、グラフトベースを含むベース領域の面積がリング
ラフィ技術上可能な最小寸法の開孔よりも広くなるため
ベース抵抗のより小さいベース領域を形成して接合容量
の低減としゃ断周波数等高周波特性の向上とを図るには
限界がある。
、自己整合的にグラフトベース領域を形成することによ
り、ベース抵抗及びコレクタ接合容量の低減が可能であ
る。しかしながら、グラフトベース領域１１′を自己整
合的に形成するための多結晶シリコン膜６’ａが、絶縁
膜１８にエツチング用に設ける開孔の外側に形成される
ので、グラフトベースを含むベース領域の面積がリング
ラフィ技術上可能な最小寸法の開孔よりも広くなるため
ベース抵抗のより小さいベース領域を形成して接合容量
の低減としゃ断周波数等高周波特性の向上とを図るには
限界がある。
またエミッタを形成すべき窓底部上に成長された多結晶
シリコンを除去する時、下地のエピタキシャル層との選
択比を制御する必要があるという難点もある。
シリコンを除去する時、下地のエピタキシャル層との選
択比を制御する必要があるという難点もある。
上述した従来の半導体装置の製造方法に対し、本発明は
、グラフトベース領域を自己整合的に形成するための多
結晶シリコン膜をリソグラフィ技術により設ける開孔の
内側に形成することによって、グラフトベースを含むベ
ース領域を面積をリソグラフィ技術上可能な最小寸法で
形成可能である。
、グラフトベース領域を自己整合的に形成するための多
結晶シリコン膜をリソグラフィ技術により設ける開孔の
内側に形成することによって、グラフトベースを含むベ
ース領域を面積をリソグラフィ技術上可能な最小寸法で
形成可能である。
又、エミッタ領域の周囲を絶縁膜に接するように形成さ
れることによって、接合容量の低減としゃ断周波数等高
周波特性の向上を実現したという相違点を有する。
れることによって、接合容量の低減としゃ断周波数等高
周波特性の向上を実現したという相違点を有する。
本発明のバイポーラ・トランジスタ装置は、第２導電型
の多結晶シリコン引出し電極に接するグラフトベース領
域が、第１導電型の多結晶シリコン電極に接続されたエ
ミッタ領域から、一定の距離に位置して形成され、前記
第２導電型多結晶シリコンと第１導電型多結晶シリコン
が絶縁膜で分離されているバイポーラ・トランジスタ装
置において、前記絶縁膜がベース領域に埋設されており
エミッタ・ベース接合の側面が前記絶縁膜に接している
構造となっている。
の多結晶シリコン引出し電極に接するグラフトベース領
域が、第１導電型の多結晶シリコン電極に接続されたエ
ミッタ領域から、一定の距離に位置して形成され、前記
第２導電型多結晶シリコンと第１導電型多結晶シリコン
が絶縁膜で分離されているバイポーラ・トランジスタ装
置において、前記絶縁膜がベース領域に埋設されており
エミッタ・ベース接合の側面が前記絶縁膜に接している
構造となっている。
そして、本発明のバイポーラ・トランジスタの製造方法
は、周囲から絶縁分離された素子形成領域表面の第１導
電型の半導体層上に第１の絶縁膜、第２導電型不純物を
含有する第１の多結晶シリコン膜、耐酸化性の第２の絶
縁膜及び第３の絶縁膜を順次堆積する第１の工程と、異
方性エツチングにより第１の窓をこれらの積層膜に開孔
して前記素子形成領域表面の第１導電型の半導体層の表
面を露出させる第２の工程と、前記第１の窓の側面に、
前記第２の絶縁膜と同じ材質の絶縁膜からなる第１の側
壁を形成し、た後に、前記第１の窓の底面を酸化して第
４の絶縁膜を形成する第３の工程と、前記第１の側壁並
びにその近傍の前記第２の絶縁膜を、選択的に除去した
後に第２導電型の不純物を含有する第２の多結晶シリコ
ン膜を形成して、この膜を前記第１導電型の半導体層と
前記第１の側壁跡で接触させたのち、その接触部から第
２導電型不純物を導入してグラフトベース領域を形成す
る第４の工程と、前記第１の窓の側面に前記第２の多結
晶シリコン膜を介して第５の絶縁膜からなる第２の側壁
を形成する第５の工程と、前記第２多結晶シリコン膜の
露出面をエツチングして前記第２の側壁の外側に凹みを
形成すると共に前記第４の絶縁膜の外周のシリコン基板
にも凹みを形成する第６の工程と、凹み表面にシリコン
酸化膜を形成し、続いて、第６の絶縁膜で前記凹みを埋
戻した後に、前記第１の窓底部から第１導電型の不純物
を導入して、側面が前記凹み表面に形成したシリコン酸
化膜と第６の絶縁膜に接するエミッタ領域を形成する第
７の工程を含むものである。
は、周囲から絶縁分離された素子形成領域表面の第１導
電型の半導体層上に第１の絶縁膜、第２導電型不純物を
含有する第１の多結晶シリコン膜、耐酸化性の第２の絶
縁膜及び第３の絶縁膜を順次堆積する第１の工程と、異
方性エツチングにより第１の窓をこれらの積層膜に開孔
して前記素子形成領域表面の第１導電型の半導体層の表
面を露出させる第２の工程と、前記第１の窓の側面に、
前記第２の絶縁膜と同じ材質の絶縁膜からなる第１の側
壁を形成し、た後に、前記第１の窓の底面を酸化して第
４の絶縁膜を形成する第３の工程と、前記第１の側壁並
びにその近傍の前記第２の絶縁膜を、選択的に除去した
後に第２導電型の不純物を含有する第２の多結晶シリコ
ン膜を形成して、この膜を前記第１導電型の半導体層と
前記第１の側壁跡で接触させたのち、その接触部から第
２導電型不純物を導入してグラフトベース領域を形成す
る第４の工程と、前記第１の窓の側面に前記第２の多結
晶シリコン膜を介して第５の絶縁膜からなる第２の側壁
を形成する第５の工程と、前記第２多結晶シリコン膜の
露出面をエツチングして前記第２の側壁の外側に凹みを
形成すると共に前記第４の絶縁膜の外周のシリコン基板
にも凹みを形成する第６の工程と、凹み表面にシリコン
酸化膜を形成し、続いて、第６の絶縁膜で前記凹みを埋
戻した後に、前記第１の窓底部から第１導電型の不純物
を導入して、側面が前記凹み表面に形成したシリコン酸
化膜と第６の絶縁膜に接するエミッタ領域を形成する第
７の工程を含むものである。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜第１図（ｉ）は本発明の一実施例を説明
するための工程順に配置した半導体チップの断面図であ
る。まず第１図（ａ）に示すように、シリコンからなる
Ｐ型半導体下地板１上のｎ＋型埋込層２と、その上に０
．５〜１．０μｍ堆積したｎ型エピタキシャル層３とを
有する半導体基板を５ｉＣｈからなる絶縁領域５ａとＰ
ｎ接合とで絶縁分離して素子形成領域を区画し、更に５
ｉＯｚからなる第１の絶縁膜５及びＰ型の不純物を含有
する第１の多結晶シリコン膜６を順次堆積し素子形成領
域上を含む所定領域に残すように選択的に多結晶シリコ
ン膜６を除去する。次に第２の絶縁膜７として耐酸化性
被膜である窒化シリコン膜を第３の絶縁膜８として、酸
化シリコン膜を気相成長法（ＣＶＤ法）で順次堆積する
。以上が第１の工程に相当する。
するための工程順に配置した半導体チップの断面図であ
る。まず第１図（ａ）に示すように、シリコンからなる
Ｐ型半導体下地板１上のｎ＋型埋込層２と、その上に０
．５〜１．０μｍ堆積したｎ型エピタキシャル層３とを
有する半導体基板を５ｉＣｈからなる絶縁領域５ａとＰ
ｎ接合とで絶縁分離して素子形成領域を区画し、更に５
ｉＯｚからなる第１の絶縁膜５及びＰ型の不純物を含有
する第１の多結晶シリコン膜６を順次堆積し素子形成領
域上を含む所定領域に残すように選択的に多結晶シリコ
ン膜６を除去する。次に第２の絶縁膜７として耐酸化性
被膜である窒化シリコン膜を第３の絶縁膜８として、酸
化シリコン膜を気相成長法（ＣＶＤ法）で順次堆積する
。以上が第１の工程に相当する。
次に、リングラフィ技術によって、エミッタ形成領域の
第３の絶縁膜８、第２の絶縁膜７、第１の多結晶シリコ
ン６及び第１の絶縁膜５を順次選択的に、異方性エツチ
ングして第１の窓９を開孔することによって、ｎ型エピ
タキシャル層３０表面の一部を露出させる。以上が第２
の工程に相当する。
第３の絶縁膜８、第２の絶縁膜７、第１の多結晶シリコ
ン６及び第１の絶縁膜５を順次選択的に、異方性エツチ
ングして第１の窓９を開孔することによって、ｎ型エピ
タキシャル層３０表面の一部を露出させる。以上が第２
の工程に相当する。
次に、第１図（ｂ）に示すように、第２の絶縁膜７と同
−膜、つまり窒化シリコン膜を厚さ１５００〜３０００
人堆積し、反応性イオンエツチング（以下ＲＩＥと称す
）より、垂直側壁部を除いてエツチングすることにより
第１の側壁９を形成する。
−膜、つまり窒化シリコン膜を厚さ１５００〜３０００
人堆積し、反応性イオンエツチング（以下ＲＩＥと称す
）より、垂直側壁部を除いてエツチングすることにより
第１の側壁９を形成する。
次に第１図（ｃ）に示すように、露出されたｎ型エピタ
キシャル層３表面を１０００〜２０００Ａ酸化すること
によって酸化シリコン膜である、第４の絶縁膜を形成す
る。この時エミッタ形成領域の第１の窓９の側面は第１
の側壁９により保護され、内部の第１の多結晶シリコン
６の酸化を防ぐ役目をしている。
キシャル層３表面を１０００〜２０００Ａ酸化すること
によって酸化シリコン膜である、第４の絶縁膜を形成す
る。この時エミッタ形成領域の第１の窓９の側面は第１
の側壁９により保護され、内部の第１の多結晶シリコン
６の酸化を防ぐ役目をしている。
以上が第３の工程に相当する。
次に、窒化シリコン膜を熱リン酸によりエツチングして
、第１の側壁９を除去する。このときその近傍の第２の
絶縁膜７を２０００〜３０００人サイドエッチして浸食
部１１を形成する。
、第１の側壁９を除去する。このときその近傍の第２の
絶縁膜７を２０００〜３０００人サイドエッチして浸食
部１１を形成する。
次に第１図（ｄ）に示すように、第２の多結晶シリコン
膜１２を第１の側壁９より薄＜１０００〜２０００人成
長する。この第２の多結晶膜１２はノンドープ多結晶シ
リコンを、ＣＶＤ法により堆積し、その後、Ｐ型不純物
をイオン注入することでＰ型多結晶シリコンとしても良
い。
膜１２を第１の側壁９より薄＜１０００〜２０００人成
長する。この第２の多結晶膜１２はノンドープ多結晶シ
リコンを、ＣＶＤ法により堆積し、その後、Ｐ型不純物
をイオン注入することでＰ型多結晶シリコンとしても良
い。
又、この第２の多結晶シリコン膜１２には、Ｐ型不純物
が添加されていることがグラフトベースの形成にはより
望ましいが、それは必ずしも必須の要因ではない。第１
の多結晶シリコン膜にＰ型不純物が存在しているため第
２の多結晶シリコン膜１２を経てグラフトベース領域１
３を９００℃の熱処理により形成することが可能である
。以上が第４の工程に相当する。
が添加されていることがグラフトベースの形成にはより
望ましいが、それは必ずしも必須の要因ではない。第１
の多結晶シリコン膜にＰ型不純物が存在しているため第
２の多結晶シリコン膜１２を経てグラフトベース領域１
３を９００℃の熱処理により形成することが可能である
。以上が第４の工程に相当する。
次に第１図（ｅ）に示すように、絶縁膜望ましくは耐酸
化性被膜である窒化シリコン膜を１０００〜２０００人
成長し、前述のＲＩＥの側壁形成技術を用いてエミッタ
形成領域開孔部側面に第２の側壁４を形成する。以上が
第５の工程に相当する。
化性被膜である窒化シリコン膜を１０００〜２０００人
成長し、前述のＲＩＥの側壁形成技術を用いてエミッタ
形成領域開孔部側面に第２の側壁４を形成する。以上が
第５の工程に相当する。
次に、第１図（ｆ）に示すように、露出した第２の多結
晶シリコン膜１２を、ＲＩＥを用いてエツチングする。
晶シリコン膜１２を、ＲＩＥを用いてエツチングする。
エツチング量としては３０％〜１００％オーバーエツチ
ングを行なうが、第２の側壁１４の外側の第２の多結晶
シリコン膜１２が第２の側壁１４に対して２０００〜５
０００人の深さにえぐられて、凹みを形成すると同時に
、グラフトベース領域１３が、第４の絶縁膜の周囲に沿
って選択的に凹みが形成されるようにする。以上が第６
の工程に相当する。
ングを行なうが、第２の側壁１４の外側の第２の多結晶
シリコン膜１２が第２の側壁１４に対して２０００〜５
０００人の深さにえぐられて、凹みを形成すると同時に
、グラフトベース領域１３が、第４の絶縁膜の周囲に沿
って選択的に凹みが形成されるようにする。以上が第６
の工程に相当する。
その後、露出した第２の多結晶シリコン膜１２の表面と
グラフトベース領域１３の表面を９００℃の温度で約５
００人の酸化シリコン膜１５ａ。
グラフトベース領域１３の表面を９００℃の温度で約５
００人の酸化シリコン膜１５ａ。
１５ｂを形成する。
又、その後、活性なベース領域１６をイオン注入により
形成する。
形成する。
次に第１図（ｇ）に示すように、絶縁膜、特に第２の側
壁１４と同じ窒化シリコン膜からなる第６の絶縁膜１７
を減圧ＣＶＤ法で段差被覆性よく成長する。この時の膜
厚は第２の多結晶シリコン膜１２の膜厚１０００〜２０
００人の少なくとも１／２以上の膜厚を成長し、凹み１
５ａ、１５ｂを埋戻す。
壁１４と同じ窒化シリコン膜からなる第６の絶縁膜１７
を減圧ＣＶＤ法で段差被覆性よく成長する。この時の膜
厚は第２の多結晶シリコン膜１２の膜厚１０００〜２０
００人の少なくとも１／２以上の膜厚を成長し、凹み１
５ａ、１５ｂを埋戻す。
次に第１図（ｈ）に示すように、第６の絶縁膜１７をＲ
ＩＥにより異方性エッチし、引き続いて、第４の絶縁膜
１０も同様に異方性エッチし、活性なベース領域１６を
露出する。
ＩＥにより異方性エッチし、引き続いて、第４の絶縁膜
１０も同様に異方性エッチし、活性なベース領域１６を
露出する。
次に、第１図（ｉ）に示すように、第３の多結晶シリコ
ン膜１９を成長し例えばヒ素のイオン注入及び９００〜
９５０℃の熱処理により、ヒ素を拡散し、エミッタ２２
を形成する。その後、第３の多結晶シリコン膜１９を選
択的にエツチングしコレクタコンタクト開口２０及びベ
ースコンタクト開口２１等を設ける。
ン膜１９を成長し例えばヒ素のイオン注入及び９００〜
９５０℃の熱処理により、ヒ素を拡散し、エミッタ２２
を形成する。その後、第３の多結晶シリコン膜１９を選
択的にエツチングしコレクタコンタクト開口２０及びベ
ースコンタクト開口２１等を設ける。
以下の工程は図示していないが、アルミニウム膜等によ
る電極配線形成等の通常の電極形成を行なう。
る電極配線形成等の通常の電極形成を行なう。
第１図（ｉ）で本発明によるバイポーラ・トランジスタ
装置について説明する。Ｐ型多結晶シリコン１２が接続
されたグラフトベース領域１３は、Ｎ型である第３の多
結晶シリコン１９に接続されたエミッタ領域２２から第
１の側壁及び第２の側壁で決定される距離の位置に形成
されている。
装置について説明する。Ｐ型多結晶シリコン１２が接続
されたグラフトベース領域１３は、Ｎ型である第３の多
結晶シリコン１９に接続されたエミッタ領域２２から第
１の側壁及び第２の側壁で決定される距離の位置に形成
されている。
又、Ｐ型である第２の多結晶シリコン１２とＮ型である
第３の多結晶シリコン１９は、絶縁膜である第２の側壁
１４及び第６の絶縁膜１７及びシリコン酸化膜１５ａ、
１５ｂで分離されている。
第３の多結晶シリコン１９は、絶縁膜である第２の側壁
１４及び第６の絶縁膜１７及びシリコン酸化膜１５ａ、
１５ｂで分離されている。
更に、第６の絶縁膜１７とシリコン酸化膜１５ｂはグラ
フトベース領域１５内に埋設され、エミッタ領域２２の
側面は、シリコン酸化膜１５ｂ及び第６の絶縁膜１７に
接するように形成されている。
フトベース領域１５内に埋設され、エミッタ領域２２の
側面は、シリコン酸化膜１５ｂ及び第６の絶縁膜１７に
接するように形成されている。
〔実施例２〕゛
第２図（ａ）〜第２図（ｂ）は本発明の第２の実施例を
説明するための途中工程での半導体チップの断面図であ
る。第２図（ａ）に示すように、第２の側壁１４の外側
の第２の多結晶シリコン膜１２と、第４の絶縁膜１０の
周囲に沿った部分のグラフトベース領域１３に凹みを形
成する（第６の工程に相当）。その後に、第４の絶縁膜
１０を除去し続いてＣＶＤ法により、Ｐ型不純物を含有
した酸化シリコン膜からなる第６の絶縁膜１７′を２０
００〜３０００人成長することによって、凹み１５ａ。
説明するための途中工程での半導体チップの断面図であ
る。第２図（ａ）に示すように、第２の側壁１４の外側
の第２の多結晶シリコン膜１２と、第４の絶縁膜１０の
周囲に沿った部分のグラフトベース領域１３に凹みを形
成する（第６の工程に相当）。その後に、第４の絶縁膜
１０を除去し続いてＣＶＤ法により、Ｐ型不純物を含有
した酸化シリコン膜からなる第６の絶縁膜１７′を２０
００〜３０００人成長することによって、凹み１５ａ。
１５ｂを埋戻す。
次に９００〜１０００℃の短時間の熱処理を行なうこと
でＰ型不純物を含有する第６の絶縁膜１７′を拡散源と
してベース領域１６を形成する。
でＰ型不純物を含有する第６の絶縁膜１７′を拡散源と
してベース領域１６を形成する。
次に第２図（ｂ）に示すように、第６の絶縁膜１７′を
ＲＩＥにより異方性エッチしベース領域１６を露出する
。
ＲＩＥにより異方性エッチしベース領域１６を露出する
。
その後、第３の多結晶シリコン膜１９を成長しヒ素のイ
オン注入及び９００〜９５０℃の熱処理によりヒ素を拡
散し、エミッタ２２を形成する。
オン注入及び９００〜９５０℃の熱処理によりヒ素を拡
散し、エミッタ２２を形成する。
以下は実施例１で説明した工程を経ることでバイポーラ
・トランジスタは完成する。
・トランジスタは完成する。
この実施例では、凹部１５ａ、１５ｂの表面を酸化しな
いので、熱酸化によるグラフトベース領域１３０表面で
の不純物濃度低下による抵抗の増大を防止できる効果が
ある。
いので、熱酸化によるグラフトベース領域１３０表面で
の不純物濃度低下による抵抗の増大を防止できる効果が
ある。
以上、説明したように本発明は、リソグラフィ技術によ
って、開孔した第１の窓の内側に側壁を形成することに
よって、ベース領域及びエミッタ領域を共に第１の窓と
自己整合的に形成できるので、ベース領域及びエミッタ
領域はりソグラフィ技術で制限されるものより面積を小
さくできる。
って、開孔した第１の窓の内側に側壁を形成することに
よって、ベース領域及びエミッタ領域を共に第１の窓と
自己整合的に形成できるので、ベース領域及びエミッタ
領域はりソグラフィ技術で制限されるものより面積を小
さくできる。
又、エミッタ領域の周囲に絶縁膜を形成することでもバ
イポーラ・トランジスタの接合容量及びベース抵抗の低
減並びにしゃ新局波数等高周波特性の向上が実現できる
効果がある。
イポーラ・トランジスタの接合容量及びベース抵抗の低
減並びにしゃ新局波数等高周波特性の向上が実現できる
効果がある。
第１図（ａ）〜第１図（ｉ）は本発明の一実施例を説明
するための製造工程を順に示した半導体チップの断面図
、第２図（ａ）〜第２図（ｂ）は本発明の実施例２を説
明するための途中工程の半導体チップの断面図、第３図
は従来例を説明するための半導体チップの断面図である
。 １．１′・・・・・・Ｐ型半導体基板、２，２′・・・
・・・ｎ＋型埋込層、３，３′・・・・・・ｎ型エピタ
キシャル層、５・・・・・・第１の絶縁膜、５′・・・
・・・絶縁領域、５″・・・・・・絶縁膜、６・・・・
・・第１の多結晶シリコン膜、６′・・・・・・多結晶
シリコン膜、７・・・・・・第２の絶縁膜、８・・・・
・・第３の絶縁膜、９・・・・・・第゛１の側壁、１０
・・・・・・第４の絶縁膜、１１・・・・・・浸食部、
１１′・・・・・・グラフトベース領域、１２・・・・
・・第２の多結晶シリコン絶縁膜、１３・・・・・・グ
ラフトベース領域、１４・・・・・・第２の側壁、１４
′・・・・・・ベース領域、１５・・・・・・シリ’：
’７１化膜、１６・・・・・・ベース領域、１７． １
７’・・・・・・第６の絶縁膜、１８・・・・・・絶縁
膜、１９・・・・・・第３の多結晶シリコン膜、２０・
・・・・・コレクタコンタクト開口、２１・・・・・・
ベースコンタクト開口、２２・・・・・・エミッタ領域
。 代理人 弁理士 内 原 音 痢１図 ／３グラフトヘース頌成 躬１図 １５ハ′−ス頌卦シ 第３図
するための製造工程を順に示した半導体チップの断面図
、第２図（ａ）〜第２図（ｂ）は本発明の実施例２を説
明するための途中工程の半導体チップの断面図、第３図
は従来例を説明するための半導体チップの断面図である
。 １．１′・・・・・・Ｐ型半導体基板、２，２′・・・
・・・ｎ＋型埋込層、３，３′・・・・・・ｎ型エピタ
キシャル層、５・・・・・・第１の絶縁膜、５′・・・
・・・絶縁領域、５″・・・・・・絶縁膜、６・・・・
・・第１の多結晶シリコン膜、６′・・・・・・多結晶
シリコン膜、７・・・・・・第２の絶縁膜、８・・・・
・・第３の絶縁膜、９・・・・・・第゛１の側壁、１０
・・・・・・第４の絶縁膜、１１・・・・・・浸食部、
１１′・・・・・・グラフトベース領域、１２・・・・
・・第２の多結晶シリコン絶縁膜、１３・・・・・・グ
ラフトベース領域、１４・・・・・・第２の側壁、１４
′・・・・・・ベース領域、１５・・・・・・シリ’：
’７１化膜、１６・・・・・・ベース領域、１７． １
７’・・・・・・第６の絶縁膜、１８・・・・・・絶縁
膜、１９・・・・・・第３の多結晶シリコン膜、２０・
・・・・・コレクタコンタクト開口、２１・・・・・・
ベースコンタクト開口、２２・・・・・・エミッタ領域
。 代理人 弁理士 内 原 音 痢１図 ／３グラフトヘース頌成 躬１図 １５ハ′−ス頌卦シ 第３図
Claims (3)
- （１）第２導電型の多結晶シリコンに接するグラフトベ
ース領域が第１導電型の多結シリコン引出し電極に接続
されたエミッタ領域から、一定の距離に位置して形成さ
れ、前記第２導電型多結晶シリコンと第１導電型多結晶
シリコンとが絶縁膜が分離されているバイポーラ・トラ
ンジスタ装置において、前記絶縁膜がベース領域に埋設
されて、形成されており、エミッタ領域の側面が前記絶
縁膜に接していることを特徴とするバイポーラ・トラン
ジスタ装置。 - （２）周囲から絶縁分離された素子形成領域表面の第１
導電型の半導体層上に、第１の絶縁膜、第２導電型の不
純物を含有する第１の多結晶シリコン膜、耐酸化性の第
２の絶縁膜及び第３の絶縁膜を順次堆積する第１の工程
と、異方性エッチングにより、これらの積層膜に第１の
窓を開孔して前記素子形成領域表面の第１導電型の半導
体層の表面を露出させる第２の工程と、前記第１の窓の
側面に、前記第２の絶縁膜と同じ材質の絶縁膜からなる
第１の側壁を形成した後に、前記第１の窓の底面を酸化
して第４の絶縁膜を形成する第３の工程と、前記第１の
側壁並びにその近傍の前記第２の絶縁膜を選択的に除去
した後に、第２導電型の不純物を含有する第２の多結晶
シリコン膜を形成して、前記第１導電型の半導体層とこ
の第２の多結晶シリコン膜を前記第１の側壁跡において
接触させたのち、その接触部から第２導電型不純物を導
入してグラフトベース領域を形成する第４の工程と、前
記第１の窓の側面に前記第２の多結晶シリコン膜を介し
て、第５の絶縁膜からなる第２の側壁を形成する第５の
工程と、前記第２多結晶シリコン膜の露出面をエッチン
グして前記第２の側壁の外側に凹みを形成すると共に前
記第４の絶縁膜の外周のグラフトベース領域にも凹みを
形成する第６の工程と、凹みの表面にシリコン酸化膜を
形成し、続いて、第６の絶縁膜で前記凹みを埋戻した後
に前記第１の窓底部から第１導電型不純物を導入して側
面が前記凹みの表面に形成されたシリコン酸化膜と第６
の絶縁膜に接するエミッタ領域を形成する第７の工程と
を含むことを特徴とするバイポーラ・トランジスタの製
造方法。 - （３）前記第７の工程において凹み表面に形成するシリ
コン酸化膜と、第６の絶縁膜が同一工程で形成されたＰ
型不純物を含有するシリコン酸化膜であることを特徴と
する特許請求の範囲第（２）項に記載のバイポーラ・ト
ランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63105216A JPH01274470A (ja) | 1988-04-26 | 1988-04-26 | バイポーラ・トランジスタ装置及びその製造方法 |
| EP89304145A EP0339960A3 (en) | 1988-04-26 | 1989-04-26 | Bipolar transistor and method of manufacturing the same |
| US07/343,956 US5039624A (en) | 1988-04-26 | 1989-04-26 | Method of manufacturing a bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63105216A JPH01274470A (ja) | 1988-04-26 | 1988-04-26 | バイポーラ・トランジスタ装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01274470A true JPH01274470A (ja) | 1989-11-02 |
Family
ID=14401476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63105216A Pending JPH01274470A (ja) | 1988-04-26 | 1988-04-26 | バイポーラ・トランジスタ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5039624A (ja) |
| EP (1) | EP0339960A3 (ja) |
| JP (1) | JPH01274470A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03206621A (ja) * | 1990-01-09 | 1991-09-10 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JP3152959B2 (ja) * | 1991-07-12 | 2001-04-03 | 富士通株式会社 | 半導体装置及びその製造方法 |
| WO1993008593A1 (en) * | 1991-10-15 | 1993-04-29 | Sierra Semiconductor Corporation | A method of forming an electrical contact to a region of a semiconductor substrate |
| DE69402221T2 (de) * | 1993-01-29 | 1997-08-14 | Nat Semiconductor Corp | Bipolartransistoren und deren Herstellungsverfahren |
| US5294558A (en) * | 1993-06-01 | 1994-03-15 | International Business Machines Corporation | Method of making double-self-aligned bipolar transistor structure |
| US5389553A (en) * | 1993-06-30 | 1995-02-14 | National Semiconductor Corporation | Methods for fabrication of transistors |
| JP2551353B2 (ja) * | 1993-10-07 | 1996-11-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5465006A (en) * | 1994-07-15 | 1995-11-07 | Hewlett-Packard Company | Bipolar stripe transistor structure |
| US5484737A (en) * | 1994-12-13 | 1996-01-16 | Electronics & Telecommunications Research Institute | Method for fabricating bipolar transistor |
| US5569613A (en) * | 1995-02-01 | 1996-10-29 | United Microelectronics Corp. | Method of making bipolar junction transistor |
| KR100205017B1 (ko) * | 1995-12-20 | 1999-07-01 | 이계철 | 이종접합 바이폴러 트랜지스터의 제조방법 |
| KR0182000B1 (ko) * | 1995-12-28 | 1999-04-15 | 김광호 | 바이폴라 트랜지스터의 제조방법 |
| CA2242497A1 (en) | 1998-08-19 | 2000-02-19 | Enersafe Technologies, Inc. | Method and apparatus for the continuous performance monitoring of a lead acid battery system |
| US8541812B2 (en) | 2008-02-28 | 2013-09-24 | Nxp B.V. | Semiconductor device and method of manufacture thereof |
| FR2986633B1 (fr) * | 2012-02-08 | 2014-09-05 | St Microelectronics Rousset | Dispositif de detection d'une attaque par laser dans une puce de circuit integre |
| US9722057B2 (en) * | 2015-06-23 | 2017-08-01 | Global Foundries Inc. | Bipolar junction transistors with a buried dielectric region in the active device region |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4319932A (en) * | 1980-03-24 | 1982-03-16 | International Business Machines Corporation | Method of making high performance bipolar transistor with polysilicon base contacts |
| US4381953A (en) * | 1980-03-24 | 1983-05-03 | International Business Machines Corporation | Polysilicon-base self-aligned bipolar transistor process |
| US4545114A (en) * | 1982-09-30 | 1985-10-08 | Fujitsu Limited | Method of producing semiconductor device |
| JPS59107572A (ja) * | 1982-12-13 | 1984-06-21 | Nec Corp | 半導体装置の製造方法 |
| US4640721A (en) * | 1984-06-06 | 1987-02-03 | Hitachi, Ltd. | Method of forming bipolar transistors with graft base regions |
| US4641416A (en) * | 1985-03-04 | 1987-02-10 | Advanced Micro Devices, Inc. | Method of making an integrated circuit structure with self-aligned oxidation to isolate extrinsic base from emitter |
| US4782030A (en) * | 1986-07-09 | 1988-11-01 | Kabushiki Kaisha Toshiba | Method of manufacturing bipolar semiconductor device |
| US4800171A (en) * | 1987-10-02 | 1989-01-24 | Advanced Micro Devices, Inc. | Method for making bipolar and CMOS integrated circuit structures |
-
1988
- 1988-04-26 JP JP63105216A patent/JPH01274470A/ja active Pending
-
1989
- 1989-04-26 US US07/343,956 patent/US5039624A/en not_active Expired - Fee Related
- 1989-04-26 EP EP89304145A patent/EP0339960A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0339960A2 (en) | 1989-11-02 |
| US5039624A (en) | 1991-08-13 |
| EP0339960A3 (en) | 1990-08-01 |
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