JPH03206621A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH03206621A JPH03206621A JP2000989A JP98990A JPH03206621A JP H03206621 A JPH03206621 A JP H03206621A JP 2000989 A JP2000989 A JP 2000989A JP 98990 A JP98990 A JP 98990A JP H03206621 A JPH03206621 A JP H03206621A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、低消費電力性にすぐれ、かつ高速動作，が
可能な半導体集積回路装置の製造方法に関するものであ
る。
可能な半導体集積回路装置の製造方法に関するものであ
る。
（従来の技術）
バイボーラ型半導体集積回路装置を高速化するためには
、回路を構威するトランジスタの利得帯域幅積ｆ，を高
め、ベース抵抗ｒ，とベースコレクタ接合容Ｉ Ｃ ｔ
ｃを低減することが必要である。
、回路を構威するトランジスタの利得帯域幅積ｆ，を高
め、ベース抵抗ｒ，とベースコレクタ接合容Ｉ Ｃ ｔ
ｃを低減することが必要である。
利得帯域幅積ｆアの向上には、エビタキシャル層の厚さ
、ベース接合の深さ、工ξノタ接合の深さを減少する縦
方向の縮小が有効であり、ベース抵抗ｒ，の低濾には、
高濃度の不活性ベースとエミッタを近接させるとともに
、エミッタ幅を細く形成することが必要である。
、ベース接合の深さ、工ξノタ接合の深さを減少する縦
方向の縮小が有効であり、ベース抵抗ｒ，の低濾には、
高濃度の不活性ベースとエミッタを近接させるとともに
、エミッタ幅を細く形成することが必要である。
この利得帯域幅積ｆ．とベース抵抗ｒ，は特に高電流領
域における高速化に大きく寄与するものである。
域における高速化に大きく寄与するものである。
一方、コレクタ接合容量ＣＴＣの低減は特に低電流領域
での高速化、換言すれば、低消費電力化に大きく寄与し
、そのためには、ベース面積を滅少させる必要がある。
での高速化、換言すれば、低消費電力化に大きく寄与し
、そのためには、ベース面積を滅少させる必要がある。
これらのことを目的として、自己整合（セルファライン
）技術を駆使した多くの製造方法が特開昭６２ − ２
１６２６４号公報などにより提案されているが、その中
で最も典型的に自己整合化を推し進めた製造方法の一つ
として、下記の文献に開示されたものがある。
）技術を駆使した多くの製造方法が特開昭６２ − ２
１６２６４号公報などにより提案されているが、その中
で最も典型的に自己整合化を推し進めた製造方法の一つ
として、下記の文献に開示されたものがある。
文献：エクステンデフト・アブストラクト・オブ・ザ・
シクスティーンス・コンファレンス・オン・ソリソド・
ステート・デバイシース・アンド・マテリアルズ，コー
ベ： １９８４，ＰＰ２０９〜２１２（Ｅｘｔｅｎｄｅ
ｄ Ａｂｓｔｒａｃｔｏｆ ｔｈｅ １６ｔｈ Ｃｏｎ
ｆｅｒｅｎｃｅ Ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅ
ｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， ＫＯＢＥ
：１９８４．ＰＰ２０９〜２１２）。
シクスティーンス・コンファレンス・オン・ソリソド・
ステート・デバイシース・アンド・マテリアルズ，コー
ベ： １９８４，ＰＰ２０９〜２１２（Ｅｘｔｅｎｄｅ
ｄ Ａｂｓｔｒａｃｔｏｆ ｔｈｅ １６ｔｈ Ｃｏｎ
ｆｅｒｅｎｃｅ Ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅ
ｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， ＫＯＢＥ
：１９８４．ＰＰ２０９〜２１２）。
第２図（Ａ）〜第２図（Ｄ）は上記の文献の図３の［１
から（４）に示されているシリコンバイボーラＩＣの製
造工程の断面図である。
から（４）に示されているシリコンバイボーラＩＣの製
造工程の断面図である。
次に、第２図（Ａ）〜第２図（Ｄ）の工程図順に製造方
法と形成状態を説明する。
法と形成状態を説明する。
まず、第２図（Ａ）に示すように、ｐ一型ソリコン基仮
１０１上にｎ゛型コレクタ埋込Ｎ１０２を形成し、その
上にシリコンのエビタキシャル成長を行って、コレクタ
用のｎ一型シリコン層１０３を形成したのち、ＬＯＧＯ
Ｓにより選択酸化膜（Ｓｉｆｔ）１０４を形成して素子
分離を行い、表面を平坦にしたのち、全面にシリコン窒
化膜（ＳｉＪ４） １ ０ ５を形成し、さらに、その
上にベース電極用のｐ゛型の第１の多結晶シリコンＮ１
０６を形成する。
１０１上にｎ゛型コレクタ埋込Ｎ１０２を形成し、その
上にシリコンのエビタキシャル成長を行って、コレクタ
用のｎ一型シリコン層１０３を形成したのち、ＬＯＧＯ
Ｓにより選択酸化膜（Ｓｉｆｔ）１０４を形成して素子
分離を行い、表面を平坦にしたのち、全面にシリコン窒
化膜（ＳｉＪ４） １ ０ ５を形成し、さらに、その
上にベース電極用のｐ゛型の第１の多結晶シリコンＮ１
０６を形成する。
この第ｌの多結晶シリコン層１０６を１枚のマスクによ
る写真食刻技術により選択エソチングして、トランジス
タ形成領域の開口を行う （開口底辺には、シリコン窒
化膜１０５が露出している）次に、第２図（Ｂ）に示す
ように、多結晶シリコンＮ１０６の表面にシリコン酸化
膜１０７を形成してから、シリコン酸化膜１０７をマス
クとして、露出されたシリコン窒化膜１０５をウェット
エソチングすると、第１の多結晶シリコン層１０６の下
側もサイドエソチされて除去される．次いで、サイドエ
ソチされたシリコン窒化膜下の選択酸化膜１０４を除去
すると、第２図（Ｂ）のように、ｎ一型シリコン層１０
３の一部分が露出する． 次に、第２図（Ｃ）に示すように、減圧下での化学気相
成長法（ＬＰＣＶＤ法）により、第２の多結晶シリコン
層を第１の多結晶シリコン層１０６下の空間を充たすよ
うに形成したのち、ペースコンタクト部１０６ａを除く
第２の多結晶シリコン層を除去すると、ベース電極用の
第１の多結晶シリコン７５１０６はベースコンタクト部
１０６ａの多結晶シリコンを介してｎ−型シリコン層１
０３とコンタクト状態となる。
る写真食刻技術により選択エソチングして、トランジス
タ形成領域の開口を行う （開口底辺には、シリコン窒
化膜１０５が露出している）次に、第２図（Ｂ）に示す
ように、多結晶シリコンＮ１０６の表面にシリコン酸化
膜１０７を形成してから、シリコン酸化膜１０７をマス
クとして、露出されたシリコン窒化膜１０５をウェット
エソチングすると、第１の多結晶シリコン層１０６の下
側もサイドエソチされて除去される．次いで、サイドエ
ソチされたシリコン窒化膜下の選択酸化膜１０４を除去
すると、第２図（Ｂ）のように、ｎ一型シリコン層１０
３の一部分が露出する． 次に、第２図（Ｃ）に示すように、減圧下での化学気相
成長法（ＬＰＣＶＤ法）により、第２の多結晶シリコン
層を第１の多結晶シリコン層１０６下の空間を充たすよ
うに形成したのち、ペースコンタクト部１０６ａを除く
第２の多結晶シリコン層を除去すると、ベース電極用の
第１の多結晶シリコン７５１０６はベースコンタクト部
１０６ａの多結晶シリコンを介してｎ−型シリコン層１
０３とコンタクト状態となる。
次に、第２図（Ｄ）に示すように、熱酸化によリ、ｎ−
型シリコン層１０３上とベースコンタクト部１０６ａの
多結晶シリコンのサイドウォール上にシリコン酸化膜１
０８を形成し、これを介して硼素のイオン打ち込みを行
うことにより、ｐ型の活性ベース領域１０９が形成され
る。
型シリコン層１０３上とベースコンタクト部１０６ａの
多結晶シリコンのサイドウォール上にシリコン酸化膜１
０８を形成し、これを介して硼素のイオン打ち込みを行
うことにより、ｐ型の活性ベース領域１０９が形成され
る。
このとき同時に、ベースコンタクト部１０６ａの多結晶
シリコンからの不純物拡散により、ｐ゜の不活性ベース
領域１０９ａが形成される。
シリコンからの不純物拡散により、ｐ゜の不活性ベース
領域１０９ａが形成される。
その後、異方性ドライエソチングによって、エミッタ開
口を行ったのち、高濃度ひ素からなるｎ゛型多結晶シリ
コン層１１０でエミノタ開口部を埋め戻し、このひ素を
拡散して、ｎ゛型エミッタ領域１１１がｐ型ベース領域
１０９の上部に形成される。ｎ３型多結晶シリコン層１
１０はのちにバターニングされて、エミッタ電極として
使用される。
口を行ったのち、高濃度ひ素からなるｎ゛型多結晶シリ
コン層１１０でエミノタ開口部を埋め戻し、このひ素を
拡散して、ｎ゛型エミッタ領域１１１がｐ型ベース領域
１０９の上部に形成される。ｎ３型多結晶シリコン層１
１０はのちにバターニングされて、エミッタ電極として
使用される。
以上のように、この製造方法は第２図（Ａ）の段階で第
１の多結晶シリコン層１０６の選択エッチングに用いた
図示しない１枚のマスクのみによって、活性ベース領域
１０９，不活性ベース領域１０９ａ．エミノタ領域１１
１をすべて自己整合によって形成するものである。
１の多結晶シリコン層１０６の選択エッチングに用いた
図示しない１枚のマスクのみによって、活性ベース領域
１０９，不活性ベース領域１０９ａ．エミノタ領域１１
１をすべて自己整合によって形成するものである。
すなわち、上記第１の多結晶ノリコン層１０６の選択エ
ノチ領域に活性ベース領域１０９が形成され、第２図（
Ｂ）に示される第１の多結晶シリコン層１０６下のシリ
コン窒化１１９１０５．選択酸化膜１０４をサイドエソ
チした領域に不活性ベース領域１０９ａが形成され、工
呉ソタ領域１１１は選択エソチ領域の内側に自己整合で
第２図（Ｄ）に示されるように形成される。
ノチ領域に活性ベース領域１０９が形成され、第２図（
Ｂ）に示される第１の多結晶シリコン層１０６下のシリ
コン窒化１１９１０５．選択酸化膜１０４をサイドエソ
チした領域に不活性ベース領域１０９ａが形成され、工
呉ソタ領域１１１は選択エソチ領域の内側に自己整合で
第２図（Ｄ）に示されるように形成される。
この製造方法によって、ＬＣＭＬゲート（低電流モード
論理ゲート）の遅延時間５ＱＰＳ／ｇａｔｅを、１．４
６ｍＷ ／ ｇａｔｅの消費電力で得ている。
論理ゲート）の遅延時間５ＱＰＳ／ｇａｔｅを、１．４
６ｍＷ ／ ｇａｔｅの消費電力で得ている。
（発明が解決しようとする課題）
しかしながら、上記のような従来の半導体集積回路装置
の製造方法においては、不活性ベース領域１０９ａがサ
イドエッチ領域、すなわち、写真食刻によって得られた
第１の多結晶シリコン層１０６の選択エッチ領域の外側
に形成されるため、ベース多結晶シリコンがエビタキシ
ャル層とｔ！ 触する外規定で定義されるベース領域の
幅は最小線幅１ ｐｍの設計に対して、１．５７ｎまで
拡大され、さらに、エビタキシャル層内への不純物拡散
の際の横方向拡散により、実際のベース領域幅は２．０
μ程度まで拡大するという問題点があった。
の製造方法においては、不活性ベース領域１０９ａがサ
イドエッチ領域、すなわち、写真食刻によって得られた
第１の多結晶シリコン層１０６の選択エッチ領域の外側
に形成されるため、ベース多結晶シリコンがエビタキシ
ャル層とｔ！ 触する外規定で定義されるベース領域の
幅は最小線幅１ ｐｍの設計に対して、１．５７ｎまで
拡大され、さらに、エビタキシャル層内への不純物拡散
の際の横方向拡散により、実際のベース領域幅は２．０
μ程度まで拡大するという問題点があった。
また、あらかしめ形成された分ｊｉＩ 領域の内側に、
写真食刻によって第１の多結晶シリコン層１０６の選択
エソチ領域を形成するため、両領域の間にマスク合わせ
余裕を確保する必要があり、トランジスタ専有面積の縮
小に限界を与え、特にコレクター基板間の寄生容量ＣＴ
Ｓの低減は困難であるという欠点を有していた。
写真食刻によって第１の多結晶シリコン層１０６の選択
エソチ領域を形成するため、両領域の間にマスク合わせ
余裕を確保する必要があり、トランジスタ専有面積の縮
小に限界を与え、特にコレクター基板間の寄生容量ＣＴ
Ｓの低減は困難であるという欠点を有していた。
さらに、上記のような従来の製造方法においては、特性
に重大な影響を及ぼすベース面積をシリコン窒化１９
Ｌ Ｏ ５のサイドエッチ量で決定する工程など、重要
な工程での制御性，再現性に問題があるという欠点を有
していた。
に重大な影響を及ぼすベース面積をシリコン窒化１９
Ｌ Ｏ ５のサイドエッチ量で決定する工程など、重要
な工程での制御性，再現性に問題があるという欠点を有
していた。
この発明は前記従来技術が持っている問題点のうち、ベ
ース領域幅が大きくなる点と、コレクタ基板間の寄生容
量の低減が困難な点と、重要な工程での制御性と再現性
に問題がある点について解決した半導体集積回路装置の
製造方法を提供するものである。
ース領域幅が大きくなる点と、コレクタ基板間の寄生容
量の低減が困難な点と、重要な工程での制御性と再現性
に問題がある点について解決した半導体集積回路装置の
製造方法を提供するものである。
（課題を解決するための手段）
この発明は前記問題点を解決するために、半導体集積回
路装置の製造方法において、半導体基体上の耐酸化性膜
上におけるベース領域において、この耐酸化性膜上のシ
リコンを酸化させたパターン体をマスクにしてベース引
き出し電極を形成する工程と、このベース引き出し電極
の形成後パターン体を除去してベース引き出し電極の表
面を酸化させた酸化膜をマスクとして半導体基体中にエ
ミッタ領域を形成する工程とを導入したものである。
路装置の製造方法において、半導体基体上の耐酸化性膜
上におけるベース領域において、この耐酸化性膜上のシ
リコンを酸化させたパターン体をマスクにしてベース引
き出し電極を形成する工程と、このベース引き出し電極
の形成後パターン体を除去してベース引き出し電極の表
面を酸化させた酸化膜をマスクとして半導体基体中にエ
ミッタ領域を形成する工程とを導入したものである。
（作 用〉
この発明は、半導体集積回路装置の製造方法において、
以上のような工程を導入したので、半導体基体上のベー
ス領域において、シリコンを酸化させて耐酸化性膜とパ
ターン体を形成してそれをマスクにベース引き出し電極
を形成したのち、このパターン体を除去してベース引き
出し電極を酸化させると、その表面に酸化膜が形成され
、そのとき、ベース引き出し電極から不純物が半導体基
体中に拡敗されてベース領域が形成されるとともに、ベ
ース引き出し電極の表面の酸化膜をマスクとして、半導
体基体にエミッタ領域を形成することができ、したがっ
て、前記問題点が除去できる．（実施例） 以下、この発明の半導体集積回路！！ａ置の実施例を図
面を用いて詳細に説明する。第ｌ図（Ａ）〜第１図（Ｌ
）はその一実施例の製造工程を示す工程断面図である。
以上のような工程を導入したので、半導体基体上のベー
ス領域において、シリコンを酸化させて耐酸化性膜とパ
ターン体を形成してそれをマスクにベース引き出し電極
を形成したのち、このパターン体を除去してベース引き
出し電極を酸化させると、その表面に酸化膜が形成され
、そのとき、ベース引き出し電極から不純物が半導体基
体中に拡敗されてベース領域が形成されるとともに、ベ
ース引き出し電極の表面の酸化膜をマスクとして、半導
体基体にエミッタ領域を形成することができ、したがっ
て、前記問題点が除去できる．（実施例） 以下、この発明の半導体集積回路！！ａ置の実施例を図
面を用いて詳細に説明する。第ｌ図（Ａ）〜第１図（Ｌ
）はその一実施例の製造工程を示す工程断面図である。
まず、第１図（Ａ）に示すように、ｐ一型シリコン基板
（以下基板という）ｌにｎ゜型埋込拡散層２を形成した
のち、基板ｌの全面にｎ一型エピタキシャルＮ３を形成
し、その表面に緩衝用酸化膜４および耐酸化性膜として
の第１の窒化膜５を順次形成する。
（以下基板という）ｌにｎ゜型埋込拡散層２を形成した
のち、基板ｌの全面にｎ一型エピタキシャルＮ３を形成
し、その表面に緩衝用酸化膜４および耐酸化性膜として
の第１の窒化膜５を順次形成する。
次いで、第ｌの窒化膜５上に全面に厚さ約０．５ｐｒｌ
の第１の多結晶シリコン層６を形成し、写真食刻法と異
方性エソチング技術により、ベース領域８とコレクタ電
極領域９に側壁が概ね垂直な多結晶シリコンパターンを
形成する。
の第１の多結晶シリコン層６を形成し、写真食刻法と異
方性エソチング技術により、ベース領域８とコレクタ電
極領域９に側壁が概ね垂直な多結晶シリコンパターンを
形成する。
続いて、前記多結晶シリコンパターン表面を熱酸化し、
厚さ約０．４＃＋ｍの熱酸化膜７を形成する。
厚さ約０．４＃＋ｍの熱酸化膜７を形成する。
次に、第１図（Ｂ）に示すように、熱酸化膜７をマスク
として、第１の窒化膜５．緩衝用酸化膜４を順次除去し
、さらに異方性エノチング技術によリ、ｎ−型エピタキ
シャル層３をエノチングし、深さ約１ ｐｍの素子分離
領域用？＃ ８ Ａおよびベースコレクタ間分Ｎ ｗ４
域用溝９Ａを形成する。
として、第１の窒化膜５．緩衝用酸化膜４を順次除去し
、さらに異方性エノチング技術によリ、ｎ−型エピタキ
シャル層３をエノチングし、深さ約１ ｐｍの素子分離
領域用？＃ ８ Ａおよびベースコレクタ間分Ｎ ｗ４
域用溝９Ａを形成する。
次に、第１図（Ｃ）に示すように、素子分離領域用溝８
Ａとベースコレクタ間分離領域用溝９Ａの内壁を熱酸化
し、薄い熱酸化膜１０を形成したのち、全面にＬＰＣＶ
Ｄ法により、厚さ約０．２ｐ−の第２の窒化膜ｌ１を形
戊し、さらに異方性エソチング技術により素子分離領域
用溝８Ａ，ベースコレクタ間分ｆｌａｔ ’ｐＭ域用溝
９Ａの側壁にのみ、第２の窒化膜１１を残存形成する。
Ａとベースコレクタ間分離領域用溝９Ａの内壁を熱酸化
し、薄い熱酸化膜１０を形成したのち、全面にＬＰＣＶ
Ｄ法により、厚さ約０．２ｐ−の第２の窒化膜ｌ１を形
戊し、さらに異方性エソチング技術により素子分離領域
用溝８Ａ，ベースコレクタ間分ｆｌａｔ ’ｐＭ域用溝
９Ａの側壁にのみ、第２の窒化膜１１を残存形成する。
次に、第１図（Ｄ）に示すように、全面にＬＰＣＶＤ法
により、厚さ約１ｐＩＩ１ノ第１のＣＶＤ酸化膜１２を
形成したのち、素子分ｉ！！Ｉｌ領域用溝８Ａ上および
ベースコレクタ間分離領域用溝９Ａ上に平坦化用のレジ
ストパターン１３を形成し、続いて全面にレジスト（図
示せず）を再度塗布し表面を平坦化する。
により、厚さ約１ｐＩＩ１ノ第１のＣＶＤ酸化膜１２を
形成したのち、素子分ｉ！！Ｉｌ領域用溝８Ａ上および
ベースコレクタ間分離領域用溝９Ａ上に平坦化用のレジ
ストパターン１３を形成し、続いて全面にレジスト（図
示せず）を再度塗布し表面を平坦化する。
次に、第ｌ図（Ｅ）に示すように、レジストと酸化膜の
エノチング速度が概ね等しくなる工・７チング条件下で
公知の技術であるエソチバノクを行い、素子分＃領域用
溝８Ａおよびベースコレクタ間分離領域用溝９Ａ上の第
１のＣＶＤ酸化膜１２の表面が露出した時点で、エッチ
ングを停止する。
エノチング速度が概ね等しくなる工・７チング条件下で
公知の技術であるエソチバノクを行い、素子分＃領域用
溝８Ａおよびベースコレクタ間分離領域用溝９Ａ上の第
１のＣＶＤ酸化膜１２の表面が露出した時点で、エッチ
ングを停止する。
このとき、熱酸化膜７が同時にエノチング除去され、第
１の多結晶シリコン６が露出する。
１の多結晶シリコン６が露出する。
次に、第１図（Ｆ）に示すように、コレクタ電極領域９
上の第１の多結晶シリコン６を選択的に除去したのち、
同領域のエビタキシャル層３内にイオン注入法により、
コレクタ抵抗低減用Ｎ′領域１４を形戊する。
上の第１の多結晶シリコン６を選択的に除去したのち、
同領域のエビタキシャル層３内にイオン注入法により、
コレクタ抵抗低減用Ｎ′領域１４を形戊する。
次いで、熱酸化によりベース領域８上の第１の多結晶シ
リコン６を熱酸化膜ｌ５に変換する。
リコン６を熱酸化膜ｌ５に変換する。
次に、第１図（Ｇ）に示すように、第１のＣＶＤ酸化膜
１２および熱酸化膜１５をマスクとして露出している第
１の窒化膜５と第２の窒化膜１１を除去し、さらに緩衝
用酸化膜４をエソチングし、ベース領域８のエビタキシ
ャル層３の一部表面トコレクタ電極領域９に形成したコ
レクタ抵抗低減用Ｎ″領域１４の表面を露出させる。
１２および熱酸化膜１５をマスクとして露出している第
１の窒化膜５と第２の窒化膜１１を除去し、さらに緩衝
用酸化膜４をエソチングし、ベース領域８のエビタキシ
ャル層３の一部表面トコレクタ電極領域９に形成したコ
レクタ抵抗低減用Ｎ″領域１４の表面を露出させる。
その後、全面に厚さ約０．４，ｆｆ＋ｍの第２の多結晶
シリコン層１６を形成したのち、ｐ型不純物をイオン注
入法により第２の多結晶シリコン層１６中に導入し、さ
らに平坦化用のレジスト層１７を塗布する。
シリコン層１６を形成したのち、ｐ型不純物をイオン注
入法により第２の多結晶シリコン層１６中に導入し、さ
らに平坦化用のレジスト層１７を塗布する。
次に、第１図（Ｈ）に示すように、ベース領域８に凸状
に形成された第２の多結晶シリコンＮｌ６上に薄く塗布
されたレジスト層１７をエソチングにより選択的に除去
し、さらに、このベース領域８の第２の多結晶シリコン
層１６はレジスト層１７をマスクとして、選択的にエソ
チングして除去する。
に形成された第２の多結晶シリコンＮｌ６上に薄く塗布
されたレジスト層１７をエソチングにより選択的に除去
し、さらに、このベース領域８の第２の多結晶シリコン
層１６はレジスト層１７をマスクとして、選択的にエソ
チングして除去する。
その後、写真食剣法によりベース引き出し電極領域以外
の第２の多結晶シリコン層ｌ６をエノチング除去する。
の第２の多結晶シリコン層ｌ６をエノチング除去する。
これにより、ベース引き出し多結晶シリコン電極１８が
形成される。
形成される。
次に、第１図（１）に示すように、熱酸化膜１５を除去
したのち、熱酸化法により、ベース引き出し多結晶シリ
コン電極１８の表面に厚さ約０．２Ｊ−の熱酸化膜１９
を形成する。
したのち、熱酸化法により、ベース引き出し多結晶シリ
コン電極１８の表面に厚さ約０．２Ｊ−の熱酸化膜１９
を形成する。
このとき、ベース引き出し多結晶シリコン電極１８より
ｎ一型エビタキシャル層３中にｐ型不純物が拡散され、
外部ベース領域２ｏが形成される。
ｎ一型エビタキシャル層３中にｐ型不純物が拡散され、
外部ベース領域２ｏが形成される。
次に、第１図（１）に示すように、第ｌの窒化膜５を除
去したのち、緩衝用酸化膜４を通し、イオン注入法によ
り、ｎ一型エピタキシャル層３中にｐ型不純物を導入し
、活性ベース領域２１を形成する。
去したのち、緩衝用酸化膜４を通し、イオン注入法によ
り、ｎ一型エピタキシャル層３中にｐ型不純物を導入し
、活性ベース領域２１を形成する。
その後、全面に約０．２一の第２のＣＶＤ酸化膜を形成
し、異方性エソチング技術により、ベース引き出し多結
晶シリコン電極Ｉ８の側壁をエッチングして除去し、そ
の除去した側壁のところにサイドウォール酸化膜２２を
残存形成するとともに、活性ベース領域２１の表面を露
出させる。
し、異方性エソチング技術により、ベース引き出し多結
晶シリコン電極Ｉ８の側壁をエッチングして除去し、そ
の除去した側壁のところにサイドウォール酸化膜２２を
残存形成するとともに、活性ベース領域２１の表面を露
出させる。
次に、第１図（Ｋ）に示すように、ｎ型不純物を高濃度
に含有する第３の多結晶シリコン層により、エミッタ電
極２３を形成し、熱処理により、活性ベース領域２ｌ中
にエミッタ領域２４を形成する。
に含有する第３の多結晶シリコン層により、エミッタ電
極２３を形成し、熱処理により、活性ベース領域２ｌ中
にエミッタ領域２４を形成する。
次↓こ、第１図（Ｌ）に示すように、全面に第３のＣＶ
Ｄ酸化膜２５の形成後、コンタクトホール２６を開口し
、金属配線層２７を形成することにより、半導体集積回
路装置が完或ずる。
Ｄ酸化膜２５の形成後、コンタクトホール２６を開口し
、金属配線層２７を形成することにより、半導体集積回
路装置が完或ずる。
（発明の効果）
以上詳細に説明したように、この発明によれば、耐酸化
性膜を有する半導体基体上のベースｗ４域にシリコンを
酸化した酸化膜と耐酸化性膜とのパターン体を形成し、
これをマスクとしてベース引き出し電極を形成したのち
に、このパターン体を除去してベース引き出し電極を酸
化させると同時に、半導体基体中にベース引き出し電極
から不純物を拡散させてベース領域を形成し、さらに、
このベース引き出し電極の酸化膜をマスクにエミノタ領
域を半導体基体に形成するようにしたので、写真食刻工
程を１回で済ませることができ、マスク合わせ余裕を不
要として、分離領域，不活性ベース領域，活性ベース領
域，エミッタ領域を自己整合により形成でき、しかも、
従来のように写真食刻によって規定された領域の外側に
不活性ベース領域が形成され、さらに拡散により横方向
へ拡がることがなくなる。
性膜を有する半導体基体上のベースｗ４域にシリコンを
酸化した酸化膜と耐酸化性膜とのパターン体を形成し、
これをマスクとしてベース引き出し電極を形成したのち
に、このパターン体を除去してベース引き出し電極を酸
化させると同時に、半導体基体中にベース引き出し電極
から不純物を拡散させてベース領域を形成し、さらに、
このベース引き出し電極の酸化膜をマスクにエミノタ領
域を半導体基体に形成するようにしたので、写真食刻工
程を１回で済ませることができ、マスク合わせ余裕を不
要として、分離領域，不活性ベース領域，活性ベース領
域，エミッタ領域を自己整合により形成でき、しかも、
従来のように写真食刻によって規定された領域の外側に
不活性ベース領域が形成され、さらに拡散により横方向
へ拡がることがなくなる。
したがって、同一の設計基準において、ベース面積を従
来の７０％程度に縮小することが可能となり、ベース・
コレクタ接合容Ｉ Ｃ Ｔ Ｃが大幅に低減される。
来の７０％程度に縮小することが可能となり、ベース・
コレクタ接合容Ｉ Ｃ Ｔ Ｃが大幅に低減される。
さらに、分＃ａ域と素子形成領域との自己整合化を実現
したため、素子面積が縮小され、コレクタ基板間接合容
量ＣＴＳも大幅に低減されるので、低消費電力で高速動
作が可能な半導体集積回路装置を得ることができる。
したため、素子面積が縮小され、コレクタ基板間接合容
量ＣＴＳも大幅に低減されるので、低消費電力で高速動
作が可能な半導体集積回路装置を得ることができる。
さらに、すべてのエソチング工程において、マスク材お
よびエソチングストノパ材として、エソチング選択比を
一般に充分確保できる材料を用いることができるため、
制御性に優れているとともに、素子の高速性能に重大な
影響を与えるベース領域の画定には、膜厚制御性に優れ
ているベース領域の第ｌパターン体を酸化する熱酸化法
を用いているため、簡単で再現性にも優れているという
利点を有している。
よびエソチングストノパ材として、エソチング選択比を
一般に充分確保できる材料を用いることができるため、
制御性に優れているとともに、素子の高速性能に重大な
影響を与えるベース領域の画定には、膜厚制御性に優れ
ているベース領域の第ｌパターン体を酸化する熱酸化法
を用いているため、簡単で再現性にも優れているという
利点を有している。
第１図（Ａ）ないし第１図（Ｌ）はこの発明の半導体集
積回路装置の製造方法の一実施例を説明するための工程
断面図、第２図（Ａ）ないし第２図（Ｄ）は従来のシリ
コンバイボーラＩＣの製造方法を説明するための工程断
面図である。 １・・・ｐ型シリコン基板、２・・・ｎ゛型埋込拡敗層
、３・・・ｎ一型エビタキシャル層、５・・・第１の窒
化膜、６・・・第１の多結晶シリコン、７，１５．１９
・・・酸化膜、８Ａ・・・素子分ｉｌｉＩＩｆｉＩ域用
溝、９Ａ・・・ベースコレクタ間分離領域用溝、１１′
・・・第２の窒化膜、ｌ８・・・ベース引き出し多結晶
シリコン電極、２０・・・外部ベース領域、２１・・・
活性ベース領域、２３・・・エミック電極、２４・・・
エミッタ領域。
積回路装置の製造方法の一実施例を説明するための工程
断面図、第２図（Ａ）ないし第２図（Ｄ）は従来のシリ
コンバイボーラＩＣの製造方法を説明するための工程断
面図である。 １・・・ｐ型シリコン基板、２・・・ｎ゛型埋込拡敗層
、３・・・ｎ一型エビタキシャル層、５・・・第１の窒
化膜、６・・・第１の多結晶シリコン、７，１５．１９
・・・酸化膜、８Ａ・・・素子分ｉｌｉＩＩｆｉＩ域用
溝、９Ａ・・・ベースコレクタ間分離領域用溝、１１′
・・・第２の窒化膜、ｌ８・・・ベース引き出し多結晶
シリコン電極、２０・・・外部ベース領域、２１・・・
活性ベース領域、２３・・・エミック電極、２４・・・
エミッタ領域。
Claims (2)
- （１）（ａ）半導体基体上に耐酸化性膜を介してベース
領域に第１酸化膜を有する第１の多結晶シリコンの第１
のパターン体を形成する工程と、 （ｂ）この第１のパターン体をマスクとしてベース・コ
レクタ間分離領域用溝を形成することにより上記ベース
領域を確定させる工程と、 （ｃ）上記第１酸化膜を除去して上記第１の多結晶シリ
コンを酸化させて第２酸化膜を形成する工程と、 （ｄ）この第２酸化膜をマスクとして上記耐酸化性膜を
除去して残余の耐酸化性膜と上記第２酸化膜とからなる
第２のパターン体を形成する工程と、（ｅ）この第２の
パターン体をマスクとしてシリコンからなるベース引き
出し電極を形成する工程と、 （ｆ）上記第２のパターン体を除去するとともに、上記
ベース引き出し電極の表面に第３酸化膜を形成する工程
と、 （ｇ）この第３酸化膜をマスクとして上記半導体基体に
エミッタ領域を形成する工程と、 とよりなる半導体集積回路装置の製造方法。 - （２）上記第３酸化膜形成時に上記ベース引き出し電極
より不純物が上記半導体基体中に拡散されて外部ベース
領域を形成するとともに、上記エミッタ領域は高濃度不
純物を含有するエミッタ電極の形成時に上記半導体基体
内にこのエミッタ電極から不純物が拡散されることによ
り形成することを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000989A JPH03206621A (ja) | 1990-01-09 | 1990-01-09 | 半導体集積回路装置の製造方法 |
| US07/639,064 US5147810A (en) | 1990-01-09 | 1991-01-09 | Process for producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000989A JPH03206621A (ja) | 1990-01-09 | 1990-01-09 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03206621A true JPH03206621A (ja) | 1991-09-10 |
Family
ID=11489006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000989A Pending JPH03206621A (ja) | 1990-01-09 | 1990-01-09 | 半導体集積回路装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5147810A (ja) |
| JP (1) | JPH03206621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4445345A1 (de) * | 1994-12-19 | 1996-06-27 | Korea Electronics Telecomm | Verfahren zur Herstellung eines Bipolartransistors |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227317A (en) * | 1989-04-21 | 1993-07-13 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit bipolar transistor device |
| US5562096A (en) * | 1994-06-28 | 1996-10-08 | Acuson Corporation | Ultrasonic transducer probe with axisymmetric lens |
| EP0834189B1 (en) * | 1996-03-29 | 2004-07-14 | Koninklijke Philips Electronics N.V. | Manufacture of a semiconductor device with an epitaxial semiconductor zone |
| US5786623A (en) * | 1996-10-22 | 1998-07-28 | Foveonics, Inc. | Bipolar-based active pixel sensor cell with metal contact and increased capacitive coupling to the base region |
| JP3346348B2 (ja) * | 1999-08-19 | 2002-11-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| EP1128422A1 (de) * | 2000-02-22 | 2001-08-29 | Infineon Technologies AG | Verfahren zur Herstellung eines bipolaren Transistors im BiCMOS-Prozess |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4433470A (en) * | 1981-05-19 | 1984-02-28 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device utilizing selective etching and diffusion |
| DE3476295D1 (en) * | 1983-09-19 | 1989-02-23 | Fairchild Semiconductor | Method of manufacturing transistor structures having junctions bound by insulating layers, and resulting structures |
| US4887145A (en) * | 1985-12-04 | 1989-12-12 | Hitachi, Ltd. | Semiconductor device in which electrodes are formed in a self-aligned manner |
| NL8800157A (nl) * | 1988-01-25 | 1989-08-16 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
| JPH01274470A (ja) * | 1988-04-26 | 1989-11-02 | Nec Corp | バイポーラ・トランジスタ装置及びその製造方法 |
| JP2748420B2 (ja) * | 1988-08-12 | 1998-05-06 | ソニー株式会社 | バイポーラトランジスタ及びその製造方法 |
-
1990
- 1990-01-09 JP JP2000989A patent/JPH03206621A/ja active Pending
-
1991
- 1991-01-09 US US07/639,064 patent/US5147810A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4445345A1 (de) * | 1994-12-19 | 1996-06-27 | Korea Electronics Telecomm | Verfahren zur Herstellung eines Bipolartransistors |
| DE4445345C2 (de) * | 1994-12-19 | 2001-08-23 | Korea Electronics Telecomm | Verfahren zur Herstellung eines Bipolartransistors |
Also Published As
| Publication number | Publication date |
|---|---|
| US5147810A (en) | 1992-09-15 |
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