JPH01300559A - バイポーラ型半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、低消費電力性に優れかつ高速動作が可能な
バイポーラ型半導体集積回路装置の製造方法に関するも
のである。

（従来の技術） バイポーラ型半導体集積回路装置を高速化するためには
、回路を構成するトランジスタの利得帯域幅積ｆ工を高
め、ペース抵抗ｒ、とペースコレクタ接合容量ＣＴｏを
低減することが必要である。

ｆ工の向上にはエピタキシャル層の厚さ、ペース接合の
深さ、エミッタ接合の深さを減少する縦方向の縮小が有
効であり、ｒ、の低減には高濃度の不活性ペースとエミ
ッタを近接させろと共に、エミツタ幅を細く形成するこ
とが必要である。このｆ工とｒｂは特に高電流領域にお
けろ高速化に大き′く寄与するものである。

一万〇、。の低減は特に低電流領域での高速化、換言す
れば低消費電力化に大きな寄与を持ち、そのためにはペ
ース面積を減少させる必要がある。

これらのことを目的として、自己整合（セルファライン
）技術を駆使した多くの製造方法が提案されているが、
その中で最も典型的に自己整合化を推し進めた製造方法
の一つとして、下記の文献に開示されたものがある。

文献：エクステンデット　アブストラクト　オブ　ザ　
シクスティーンス　コンファレンス　オン　ソリッド　
ステート　デバイシース　アンドマテリアルズ　コーぺ
：　　１９８４．ＰＰ２０９〜２１２（Ｅｘｔｅｎｄｅ
ｄ　ＡｂＳｔｒａｃｔ　Ｏｆ　　ｔｈａ　　１６ｔｈ　
Ｃ。

−ｎｆｅｒａｎｃｅ　Ｏｎ　５ｏｌｉｄ　５ｔａｔｅ　
Ｄｅｖｉｃｅｓａｎｄ　Ｍａｔｅｒｉａｌｓ、　ＫＯＢ
Ｅ：　１９８４．　ＰＰ２０９〜２１２）。

第２図■〜■は上記の文献の図３（Ｆｉｇ、３）の（１
）から（４）に示されているシリコンバイポーラＩＣの
製造工程図である。■〜■の工程回頭に製造方法と形成
状態を説明する。

■まず、Ｐ−型シリコン基板（以下基板という）１０１
上にｎ＋型のコレクタ埋込層１０２を形成し、その上に
シリコンのエピタキシャル成長を行ってＡコレクタ用の
ｎ−型シリコン７ｉ！１０３を形成したのちＬＯＧＯ８
により選択酸化膜（Ｓｉｎ２）　　１０４を形成して素
子分離を行い、表面を平坦にしたのち、全面にシリコン
窒化膜（Ｓｉ３Ｎ４）　　１０５を形成し、さらにその
上にペース電極用のＰ＋型の第１の多結晶シリコン層１
０６を形成する。この多結晶シリコン層１０６を１枚の
マスクによる写真食刻技術により選択エツチングしてト
ランジスタ形成領域の開口を行う。（開口底辺にはシリ
コン窒化膜１０５が露出している。） ■多結晶シリコン層１０６の表面にシリコン酸化膜１０
７を形成してから、シリコン酸化膜１０７をマスクとし
て、露出されたシリコン窒化膜１０５をウェットエツチ
ングすると、多結晶シリコン層１０６の下側もサイドエ
ッチされて除去される。ついで、サイドエッチされたシ
リコン窒化膜下のシリコン、酸化膜を除去すると、図の
ようにｎ−型シリコン層１０３の一部分が露出する。

■減圧下での化学気相成長法（ＬＰＣＶＤ法）により第
２の多結晶シリコン層を第１の多結晶シリコン層１０６
下の空間を充たすように形成したのち、ベースコンタク
ト部１０６ａを除く第２の多結晶シリコン層を除去する
と、ペースＴｉ極用の多結晶シリコン層１０６はベース
コンタクト部１０６ａの多結晶シリコンを介してｎ−型
シリコン層１０３とコンタクト状態となる。

■熱酸化により、ｎ−型シリコン層１０３上とベースコ
ンタクト部１０６ａの多結晶シリコンのサイドウオール
上にシリコン酸化膜１０８を形成し、これを介して硼素
のイオン打込みを行うことによりｐ型の活性ペース領域
１０９が形成されろ。

この時同時に、ベースコンタクト部１０６の多結晶シリ
コンからの不純物拡散によりＰ＋の不活性ペース領域１
０９ａが形成されろ。その後異方性ドライエツチングに
よってエミッタ開口を行ったのち、高濃度ひ素からなる
ｎ＋型多結晶シリコン層１１０でエミッタ開口部を埋め
戻し、このひ素を拡散して１型エミッタ領域１１１がｐ
型ベース領域１０９の上部に形成される。ｎ＋型多結晶
シリコン層１１０はのちにパターニングされてエミッタ
電極として使用される。

以上のようにこの製造方法は■の段階で多結晶シリコン
９１０６の選択エツチングに用いた図示しない１枚のマ
スクのみによって、活性ペース領域１０９、不活性ベー
ス領域１０９ａ、工Ｅツタ領域１１１を全て自己整合に
よって形成するものである。すなわち、上記多結晶シリ
コン層１０６の選択エッチ領域に活性ベース領域１０９
が形成され、■に示される多結晶シリコン層１０６下の
窒化ｆｉｌ　０５、酸化膜］０４をサイドエッチした領
域に不活性ベース領域１０９ａが形成され、エミッタ領
域１１１は選択エッチ領域の内側に自己整合で■に示さ
れろように形成されろ。

この製造方法によってＬＣＭＬゲート（低Ｔｉ流モード
論理ゲート）の遅延時間５０ｐｓ／ｇａｔｅを、１．４
６ｍＷ／ｇａｔθの消費電力で得ている。

（発明が解決しようとする課題） しかしながら、上記のような従来の製造方法においては
、不活性ベース領域がサイドエッチ領域、即ち、写真食
刻によって得られた多結晶シリコンＭの選択エッチ領域
の外側に形成されるため、ベース多結晶シリコンがエピ
タキシャル層と接触する外形線で定義されるベース領域
の幅は最小線幅１μｍの設計に対して１．５７μｍまで
拡大され、更に、エピタキシャル層内への不純物拡散の
際の横方向拡散により、実際のベース領域幅は２．０μ
ｍ程度まで拡大するという問題があった。

また、あらかじめ形成された分離領域の内側に、写真食
刻によって多結晶シリコンの選択エッチ領域を形成する
ため、両領域の間にマスク合わせ余裕を確保する必要が
あり、トランジスタ専有面積の縮小に限界を与え、特に
コレクター基板間の寄生ｎｍｃＴ９の低減は困雌である
という欠点を有していた。

さらに、上記のような従来の製造方法においては、特性
に重大な影響を及ぼすベース面積をシリコン窒化膜のサ
イドエッチ量で決定する工程など、重要な工程での制御
性、再現性に問題があるという欠点を有していた。

この発明は、写真食刻によって形成される分離領域の内
側に不活性ベース領域を含めた全ベース領域を自己整合
的に形成することにより、ベース面積の拡大を抑止する
とともに、マスク合わせ余裕を不要とし、その結果とし
て低消費電力で高速動作が可能なバイポーラ型半導体１
！積回路装置を得ろことができ、しかもこのような装置
を制御性。

再現性に優れた工程を用いて製造できろバイポーラ型半
導体集積回路装置の製造方法を提供することを目的とす
る。

ｔａ題を解決するための手段） この発明は、側壁が概ね垂直な素子分離領域で囲まれた
第１導電型半導体島領域を半導体基体に形成した後、半
導体島領域を所定の深さまでエツチングして素子分離領
域の一部側壁が露出した溝を形成し、その溝の底面上に
前記島領域の一部として単結晶半導体層を成長させると
同時に溝側壁および前記分離領域表面上に第１の多結晶
半導体層を形成し、それらの全表面上に第１の酸化膜を
形成した後、溝内部を耐酸化性膜で充填し、その耐酸化
性膜を表面上に有しない領域の前記第１の多結晶半導体
層の表面を熱酸化することにより、その部分の第１の酸
化膜を厚い＠２の酸化膜に変換し、その後、残存する第
１の多結晶半導体層中に第２導電型不純物を導入し、熱
処理によってこの第２導電型不純物を前記島領域に拡散
させることにより、この島領域の一部に第２導電型の不
活性ベース領域を形成し、その後、前記耐酸化性膜を除
去した後、前記溝底部の前記島領域に第２導電型の不純
物を導入し、前記不活性ベース領域に延在する活性ベー
ス領域を形成し、次いで、前記溝底部の第１の酸化膜を
選択的に除去した上で、高濃度の第１導電型不純物を含
有する第２の多結晶半導体層を被着してこれからの不純
物拡散により、前記活性ベース領域中に第１導電型のエ
ミッタ領域を形成するようにしたものである。

（作　　用） この発明においては、側壁が概ね垂直な素子分離領域で
囲まれた半導体島領域内に、不活性ベース領域を含めＩ
Ｈ全ベース領域が外側に広がらずにすべて自己整合的に
形成されるようになり、領域形成に関係する写真食刻工
程は素子分離領域の形成時の１＠のみですみ、マスク合
わせ余裕（ま不要となる。また、エピタキシャル技術に
よる半導体層の形成など、広く一般に用いられている技
術ｔ！けで工程が進められろようになり、さらにすべて
のエツチングにおいて、マスク材およびエツチングスト
ッパ材との間にエツチング選択比を充分確保してエツチ
ングを実行できろ。

（実　施　例） 以下、乙の発明の一実施例を図面を用いて詳細に説明す
る。

第１図（Ａ）〜（Ｊ）は、この発明の一実施例によるバ
イポーラ型半導体ａＷ１回路装置の製造工程を示す断面
構造図である。

第１図（Ａ）〜（Ｄ）は、垂直な側壁を有する素子分離
領域を形成する方法の一例として酸化膜埋込み型のトレ
ンチ分離工程を示している。

（月１はＰ−型シリコン基板（以下基板という）、２は
訂型埋込拡散層、３はｎ−型エピタキシャル層、４は写
真食刻法により選択的に形成された酸化膜、５はフォト
レジスト層である〇 まず、フォトレジスト層５および酸化膜４をマスクとし
て、露出しているエピタキシャル層３に対し、第１ステ
ツプの深さ２〜３μｍのシリコンエツチングを行い、側
壁が概ね垂直でありｎ＋型埋込拡散層２に至る程度の深
さの溝を形成した後、フォトレジスト層５を除去する。

（Ｂ）酸化膜４を再度マスク°として第２ステツプの深
さ約１μｍのシリコンエツチングを行い、第１ステツプ
のエツチングが行われていた所には深い素子間分離用の
溝６ａ、第２ステップのエツチングのみの所にはそれよ
り浅いフィールド領域形成用の４６ｂと、ベースコレク
タ間分層用の溝６ｃをすべて同時に形成する。

（Ｃ）酸化１ｐＪ４を除去し、全表面に熱酸化法により
薄い熱酸化膜を形成した後、厚さ１〜２μ胤のＣＶＤ酸
化膜７を厚く形成することにより、前記溝６ａ。

６ｂ、６ｃを完全に埋め戻す。次いで、フィールド領域
形成用溝６ｂおよびベースコレクタ間分離用溝６ｃ部分
のＣＶＤ酸化膜７上に平坦化用のフォトレジストパター
ン８を形成しした後、再度全面にフォトレジスト９を塗
布し、表面を平坦化する。

（Ｄ）フォトレジストパターン８とフォトレジスト９な
らびにＣＶＤ酸化膜７でエツチング速度が概ね等しくな
るプラズマエツチング条件を用いて公知の技術のエッチ
バックを実施し、エピタキシャル層３の表面が露出した
時点でエッチバックを停止することにより、トレンチ分
離構造を得る。図（ＤＪにおいて、１０ａは初めの写真
食刻で規定された幅例えば１μｍ幅を有するベース形成
領域となるべきｎ−型エピタキシャル島領域であり、１
０ｂはトレンチ分離工程終了後イオン注入法によりｎ＋
に形成した訂コレクタ島領域である。また、１１ａは素
子分離用の酸化膜領域であり、ｌｌｂはフィールド酸化
膜領域、１１ｃばベースコレクタ間分離用の酸化膜領域
である。

このようにしてトレンチ分離構造を得た後、第１図（Ｅ
）〜（Ｊ）に示すようにして各素子領域を形成する。

（Ｅ）まず、領域１１ａ、ｌｌｃの酸化膜（以下分離酸
化膜と記し、便宜上符号１１ａ、ｌｌｃを付す）と表面
上に形成したフォトレジスト層１２をマスクとして、ベ
ース領域を形成しようとするｎ−型エピタキシャル島領
域１０ａを０．３〜０．５μｍの深さにエツチングし、
分離酸化膜１１ａ、ｌｌｃの垂直な側壁が一部露出した
溝１３を形成する。

（Ｆ）フォトレジスト層１２を除去した後、露出してい
るｎ−型エピタキシャル島領域１０ａおよびｎ＋コレク
タ島領域１０ｂに対し、約０．３μｍ厚の公知の技術で
あるｎ−型エピタキシャル成長を例えば１０８０℃８０
Ｔｏｒｒ　１’　５ｉＨ２Ｃｊ２’ｅ用い約１分間行う
。

すると、この時、分離酸化膜１１ａ、ｌｌｃおよび領域
１１ｂの酸化膜の表面上ならびに溝１３の側壁には、同
時に第１の多結晶シリコン層１４が形成される。この第
１の多結晶シリコン層１４＋よ、溝１３内の底面外周部
で、前記０．３μｍ厚のエピタキシャル層を含むベース
領域を形成しようとするｎ−型エピタキシャル島領域１
０ａと接続されろ。

その後、ｎ−型エピタキシャル島領域１０ａの表面と、
前記０．３μｍ厚のエピタキシャル層を含むコレクタ島
領域１０ｂの表面ならびに、第１の多結晶シリコン層１
４の表面を９５０℃水蒸気雰囲気中で約１５分熱酸化し
、厚さ約０．１μｍの熱酸化膜１５を形成し、更に全面
に厚さ約０．２μｍのシリコン窒化膜層１６を形成する
ことにより、熱酸化膜１５に反映された部分で溝１３を
完全に埋め込んで平坦化する。

（Ｇ）次に、シリコン窒（ｉ［后１６のエツチングを熱
酸化膜１５をエツチングストッパーとして行い、熱酸化
膜１５上に反映された部分で溝１３の内部にのみシリコ
ン窒化膜層１６を残存させる。引き続き、その残存シリ
コン窒化膜層１６をマスクとして第１の多結晶シリコン
Ｒ１４の表面を再度１０００℃水蒸気雰囲気中で約１０
分熱酸化することにより、シリコン窒化膜層１６が残存
する部分以外の熱酸化膜１５を厚さ約０．２μｍの厚い
熱酸化ｗｌＪ、１７とする。その後、熱酸化膜１７を通
過する程度の高エネルギーイオン注入を全面に行い、第
１の多結晶シリコン層１４へ、ベース引き出し電極およ
びピ型不活性ベース領域を形成するためのＰ型不純物（
例えばボロン）を導入する。

（ｌ（）その後、写真食刻法により、第１の多結晶シリ
コンｒＦｉ１４中、ベース引き出し電場となるへき第１
の多結晶シリコンＮＪ１４ａを除く領域上の熱酸化膜１
７および第１の多結晶シリコン層１４を異方性エツチン
グにより除去する。次に、熱酸化法によりべ〜ス引き出
し電極となるべき第１の多結晶シリコン層１４ａの側壁
に熱酸化膜１８を形成する。この時の熱処理により第１
の多結晶シリコン層１４ａからの拡散により不活性ベー
ス領域１９がｎ−型エピタキシャル島領域１０ａに形成
されろ。なお、コレクタ島領域１０ｂにおいては、前記
第１の多結晶シリコン層１４の異方性エツチング時に、
同時に、約０．３μｍ厚のｎ−エピタキシャル層部分が
除去され、続く前記熱酸化時に表面に熱酸化１ｐＪ１８
ａが形成される。

（７１次に、熱酸化膜１５．１７をエツチングストッパ
ーとして、これら熱酸化膜部分での溝１３内からシリコ
ン窒化膜層１６を除去した後、熱酸化膜１５を通過する
程度の高エネルギーイオン注入を全面に行い、エピタキ
シャル島領域１０ａに対して、Ｐ型活性ベース領域を形
成するためのＰ型不純物を導入する。引き続きアニール
を行うことにより、不活性ベース領域１９に延在する活
性ベース領域２０をエピタキシャル島領域１０ａ内に形
成する。

［Ｊ）次に、異方性エツチング法によりエピタキシャル
島領域１０ａ　（活性ベース領域２０）をエツチングス
トッパーとして溝１３内底面の熱酸化膜１５を選択的に
除去し、全面に高濃度のｎ型不純物を含む０．３μｍ厚
程度の第２の多結晶シリコン層２１を選択的に形成し、
熱処理を行って第２の多結晶シリコン層２１から不純物
を拡散させることにより、活性ベース領域２０中に１型
エミッタ領域２２を形成する。この時、コレクタ島領域
１０ｂにおいては、熱酸化膜１８ａが除去され、電極と
しての多結晶シリコン層２１ａが形成される。

その後、従来と同様にベースコンタクトホールを開口し
、金属配線を形成することによりバイポーラ型半導体集
積回路装置が完成する。

（発明の効果） 以上詳細に説明したように、この発明のバイポーラ型半
導体集積回路装置の製造方法は、１回の写真食刻工程に
より、マスク合わせ余裕を不要として、分離領域、不活
性ベース領域、活性ベース領域、エミッタ領域を自己整
合により形成したものであり、しかも、従来は、写真食
刻によって規定された領域の外側に不活性ベース領域が
形成される構造であるのに対し、この発明ではこれらの
領域の内側に不活性ベース領域、活性ベース領域。

エミッタ領域の３領域が形成された構造を実現できるも
のである。従って、このバイポーラ型トランジスタは、
同一の設計基準において、ベース面積を従来の５０％程
度に縮小することが可能となり、ペースコレクタ接合容
量Ｃ工。が大幅に低減されるので、低消費電力で高速動
作の可能なバイポーラ型半導体集積回路装置を得ろこと
ができる。

また、この発明の製造方法では、すべてのエッヂング工
程において、マスク材およびエツチングストッパー材と
して、エツチング選択比を一般に充分確保できる材料を
用いることができるため、制御性に優れており、さらに
エピタキシャル技術や異方性エツチング技術など、広く
一般に用いられている技術だけを利用した製造方法とな
っているため、簡単で再現性にも優れているという利点
を有している。

また、この発明の方法は、待にコレクタ基板問接合容量
Ｃ工、の低減に大きな効果のあるトレンチ分離法に積極
的に適用することにより、寄生接合容量ＣＴＣ”ア、を
同時に大幅に低減させた理想的なバイポーラ型半導体集
積回路装置を実現することができ、低消費電力化、高速
化に多大な効果を有するものである。

【図面の簡単な説明】

第１図はこの発明のバイポーラ型半導体集積回路装置の
製造方法の一実施例を示す工程断面図、第２図は従来の
バイポーラ型トランジスタの製造方法を示す工程断面図
である。 １・・・Ｐ−型シリコン基板、３・ｎ−型エピタキシャ
ル層、１０ａ　・ｎ−型エピタキシャル島領域、１１ａ
、ｌｌｃ・酸化膜領域（分離酸化膜）、１３溝、１４，
１４ａ　　・第１の多結晶シリコン層、１５・・熱酸化
膜、１６・　シリコン窒化膜層、１７・熱酸化膜、１９
・・不活性ペース領域、２０・・・活性ベース領域、２
１・第２の多結晶シリコン層、２２・・・エミッタ領域
。 特許出願人　沖電気工業株式会社 １・−：・′）−一 １−一一、−，。 本発明−実施例の製造工程 第１図 本発明−実施例の製造工程 第１図 Ｋ Ｏ■

Claims (1)

1. 【特許請求の範囲】 （ａ）側壁が概ね垂直な素子分離領域で囲まれた第１導
   電型半導体島領域を半導体基体に形成した後、半導体島
   領域を所定の深さまでエッチングして素子分離領域の一
   部側壁が露出した溝を形成する工程と、 （ｂ）その溝の底面上に前記島領域の一部として単結晶
   半導体層を成長させると同時に溝側壁および前記分離領
   域表面上に第１の多結晶半導体層を形成し、全表面上に
   第１の酸化膜を形成する工程と、 （ｃ）その後、溝内部を耐酸化性膜で充填した後、該耐
   酸化性膜を表面上に有しない領域の前記第１の多結晶半
   導体層の表面を熱酸化することにより、その部分の第１
   の酸化膜を厚い第１の酸化膜に変換する工程と、 （ｄ）その後、残存する第１の多結晶半導体層中に第２
   導電型不純物を導入し、熱処理によってこの第２導電型
   不純物を前記島領域に拡散させることにより、この島領
   域の一部に第２導電型の不活性ベース領域を形成する工
   程と、 （ｅ）その後、前記耐酸化性膜を除去した後、前記溝底
   部の前記島領域に第２導電型の不純物を導入し、前記不
   活性ベース領域に延在する活性ベース領域を形成する工
   程と、 （ｆ）その後、前記溝底部の第１の酸化膜を選択的に除
   去した上で、高濃度の第１導電型不純物を含有する第２
   の多結晶半導体層を被着してこれからの不純物拡散によ
   り、前記活性ベース領域中に第１導電型のエミッタ領域
   を形成する工程とを具備してなるバイポーラ型半導体集
   積回路装置の製造方法。