JP2910382B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にシリコン基板あるいは、多結晶シリコン膜
を深さ方向に制御性良くエッチングする方法に関する。
係わり、特にシリコン基板あるいは、多結晶シリコン膜
を深さ方向に制御性良くエッチングする方法に関する。
【０００２】
【従来の技術】近年、単結晶シリコン基板上に直接多結
晶シリコンを成長し、その多結晶シリコンを選択的にエ
ッチングするという半導体装置の製造方法は、ＬＳＩ製
造において、非常に重要な技術になっている。具体的な
例を説明する。
晶シリコンを成長し、その多結晶シリコンを選択的にエ
ッチングするという半導体装置の製造方法は、ＬＳＩ製
造において、非常に重要な技術になっている。具体的な
例を説明する。
【０００３】例えば、Ｐ型多結晶シリコン３をグラフト
ベースに接続するベース電極に用いたバイポーラ・トラ
ンジスタにおいて、エミッタ部を開口するのに用いられ
る。具体的には、図３に示したように、選択的に酸化し
形成されたシリコン酸化膜２によって分離されたシリコ
ン基板１上にＰ+ 型の多結晶シリコン膜３を２００〜３
００ｎｍ（ナノメータ）、及びその上にシリコン酸化膜
４が２００〜３００ｎｍ成長され、これらの膜にエミッ
タ８，活性ベース７を形成するための開口を設ける際、
シリコン酸化膜４をフッ素系のガスを用いた反応性イオ
ンエッチ（以下ＲＩＥと略す）等の異方性エッチングを
行ない、次に露出したＰ+ 型多結晶シリコン膜３を塩素
系を主体としたガスを用いＲＩＥ等により異方性エッチ
ングする。
ベースに接続するベース電極に用いたバイポーラ・トラ
ンジスタにおいて、エミッタ部を開口するのに用いられ
る。具体的には、図３に示したように、選択的に酸化し
形成されたシリコン酸化膜２によって分離されたシリコ
ン基板１上にＰ+ 型の多結晶シリコン膜３を２００〜３
００ｎｍ（ナノメータ）、及びその上にシリコン酸化膜
４が２００〜３００ｎｍ成長され、これらの膜にエミッ
タ８，活性ベース７を形成するための開口を設ける際、
シリコン酸化膜４をフッ素系のガスを用いた反応性イオ
ンエッチ（以下ＲＩＥと略す）等の異方性エッチングを
行ない、次に露出したＰ+ 型多結晶シリコン膜３を塩素
系を主体としたガスを用いＲＩＥ等により異方性エッチ
ングする。
【０００４】上記のようにエッチングを行なう際、原理
的に多結晶シリコン３と単結晶シリコン１を選択的にエ
ッチングする事は不可能であり、Ｐ+ 型多結晶シリコン
膜３のみをエッチングし、単結晶基板をエッチングしな
いようにするのは、現状のエッチングレートの安定性，
エッチングの均一性等を考慮すると非常に困難である。
尚、Ｎ+ 型多結晶シリコン９はＮ型エミッタに接続する
エミッタ電極である。
的に多結晶シリコン３と単結晶シリコン１を選択的にエ
ッチングする事は不可能であり、Ｐ+ 型多結晶シリコン
膜３のみをエッチングし、単結晶基板をエッチングしな
いようにするのは、現状のエッチングレートの安定性，
エッチングの均一性等を考慮すると非常に困難である。
尚、Ｎ+ 型多結晶シリコン９はＮ型エミッタに接続する
エミッタ電極である。
【０００５】一方、ＭＯＳトランジスタを用いたＳＲＡ
Ｍのメモリーセルにおけるノード部の形成方法において
同様のエッチングが行なわれている。具体的には、図４
に示したように、選択的に酸化形成されたシリコン酸化
膜２によって分離されたシリコン基板１上にゲート酸化
膜１３とゲート酸化膜１３のノード部を選択的に除去し
た基板上に、ゲート電極用の多結晶シリコン１０が成長
され、続いてリンを拡散し、ゲート電極をパターニング
する。Ｎ+ 型多結晶シリコンゲートを形成する時、ドレ
イン１２が形成されるノード部のシリコン基板が直接エ
ッチングされる。
Ｍのメモリーセルにおけるノード部の形成方法において
同様のエッチングが行なわれている。具体的には、図４
に示したように、選択的に酸化形成されたシリコン酸化
膜２によって分離されたシリコン基板１上にゲート酸化
膜１３とゲート酸化膜１３のノード部を選択的に除去し
た基板上に、ゲート電極用の多結晶シリコン１０が成長
され、続いてリンを拡散し、ゲート電極をパターニング
する。Ｎ+ 型多結晶シリコンゲートを形成する時、ドレ
イン１２が形成されるノード部のシリコン基板が直接エ
ッチングされる。
【０００６】この時、シリコン基板には、Ｎ+ 型多結晶
シリコンゲート膜１０を介してリンが拡散されているた
め、塩素系のガスを用いてエッチングするゲート・エッ
チングにおいてオーバーエッチング時にシリコン基板の
リン拡散領域のエッチングレートが大きいため、シリコ
ン基板のくぼみＡが形成される。
シリコンゲート膜１０を介してリンが拡散されているた
め、塩素系のガスを用いてエッチングするゲート・エッ
チングにおいてオーバーエッチング時にシリコン基板の
リン拡散領域のエッチングレートが大きいため、シリコ
ン基板のくぼみＡが形成される。
【０００７】
【発明が解決しようとする課題】この従来のバイポーラ
・トランジスタの場合、エミッタの開口時、シリコン基
板上の多結晶シリコンのみをエッチングする必要がある
が、多結晶シリコンとシリコン基板とのエッチング選択
比が得られないため、エッチングの均一性，エッチング
レートのコントロールを行なっても、多結晶シリコンが
エッチングしきれずに残ったり、逆にシリコン基板をエ
ッチングしすぎたり、安定して生産する事が困難であっ
た。
・トランジスタの場合、エミッタの開口時、シリコン基
板上の多結晶シリコンのみをエッチングする必要がある
が、多結晶シリコンとシリコン基板とのエッチング選択
比が得られないため、エッチングの均一性，エッチング
レートのコントロールを行なっても、多結晶シリコンが
エッチングしきれずに残ったり、逆にシリコン基板をエ
ッチングしすぎたり、安定して生産する事が困難であっ
た。
【０００８】例えば、多結晶シリコンが残った場合、エ
ミッタとベース電極がその残った多結晶シリコンを介し
て短絡する。また、シリコン基板をエッチングしすぎた
場合、グラフト・ベース６と活性ベース７の接続が十分
にできないため、ベース抵抗の増大、エミッタ−コレク
タ間のパンチ・スルー等の問題が発生した。
ミッタとベース電極がその残った多結晶シリコンを介し
て短絡する。また、シリコン基板をエッチングしすぎた
場合、グラフト・ベース６と活性ベース７の接続が十分
にできないため、ベース抵抗の増大、エミッタ−コレク
タ間のパンチ・スルー等の問題が発生した。
【０００９】一方、従来のＭＯＳトランジスタの場合、
ゲート電極用多結晶シリコン膜をエッチングした時のシ
リコン基板のくぼみにより、結晶欠陥が誘発され、微小
なノード・リークを発生させてデータ保持特性に悪影響
を与える問題があった。
ゲート電極用多結晶シリコン膜をエッチングした時のシ
リコン基板のくぼみにより、結晶欠陥が誘発され、微小
なノード・リークを発生させてデータ保持特性に悪影響
を与える問題があった。
【００１０】
【課題を解決するための手段】本発明の特徴は、単結晶
シリコン基板上に直接披着した多結晶シリコン膜の所定
領域を選択的にエッチングする工程を有し、前記多結晶
シリコン膜の内部にリンもしくはヒ素が分布するリンも
しくはヒ素のイオン注入処理により少なくとも前記多結
晶シリコン膜の前記所定領域をＮ型にし、しかる後に塩
素を主体としたガスを用いて前記所定領域に反応性イオ
ンエッチングを行なう半導体装置の製造方法であって、
前記イオン注入処理はイオン注入後に行う、リンもしく
はヒ素を前記単結晶シリコン基板に拡散させることなく
前記多結晶シリコン膜内に均一に拡散させる、低温熱処
理を有する半導体装置の製造方法にある。本発明の他の
特徴は、単結晶シリコン基板上に直接披着した多結晶シ
リコン膜の所定領域を選択的にエッチングする工程を有
し、少なくとも前記多結晶シリコン膜の前記所定領域
を、好ましくはリンもしくはヒ素のイオン注入法でＮ型
にし、しかる後に塩素を主体としたガスを用いて前記所
定領域に反応性イオンエッチングを行なう半導体装置の
製造方法であって、前記多結晶シリコン膜は自己整合的
に製造されるバイポーラトランジスタのＰ型のベース電
極であり、Ｐ型の該多結晶シリコン膜の部分であってＮ
型に変換されて反応性イオンエッチングが行なわれる前
記所定領域は該ベース電極に自己整合的なエミッタを形
成するための窓開け部分である半導体装置の製造方法に
ある。本発明の別の特徴は、単結晶シリコン基板上に直
接披着した多結晶シリコン膜の所定領域を選択的にエッ
チングする工程を有し、少なくとも前記多結晶シリコン
膜の前記所定領域を、好ましくはリンもしくはヒ素のイ
オン注入法でＮ型にし、しかる後に塩素を主体としたガ
スを用いて前記所定領域に反応性イオンエッチングを行
なう半導体装置の製造方法であって、前記単結晶シリコ
ン基板上に直接披着した前記多結晶シリコン膜はＮ型の
膜であり、かつ、該単結晶シリコン基板の、たとえば高
抵抗負荷型ＣＭＯＳ、ＳＲＡＭのノードとなる、ソース
もしくはドレインの形成部分に直接披着している半導体
装置の製造方法にある。ここで上記した製造方法におけ
るリンもしくはヒ素のイオン注入は、ドーズ量が１×１
０15ｃｍ-2以上であることが好ましい。又、前記反応性
イオンエッチングは、Ｃｌ2 の単独ガス、又は、Ｃｌ2
とＢＣｌ3 ，ＨＢｒ，ＢＢｒ3 もしくはＳｉＣｌ4 との
混合ガスをエッチングガスとして行なうことが好まし
い。
シリコン基板上に直接披着した多結晶シリコン膜の所定
領域を選択的にエッチングする工程を有し、前記多結晶
シリコン膜の内部にリンもしくはヒ素が分布するリンも
しくはヒ素のイオン注入処理により少なくとも前記多結
晶シリコン膜の前記所定領域をＮ型にし、しかる後に塩
素を主体としたガスを用いて前記所定領域に反応性イオ
ンエッチングを行なう半導体装置の製造方法であって、
前記イオン注入処理はイオン注入後に行う、リンもしく
はヒ素を前記単結晶シリコン基板に拡散させることなく
前記多結晶シリコン膜内に均一に拡散させる、低温熱処
理を有する半導体装置の製造方法にある。本発明の他の
特徴は、単結晶シリコン基板上に直接披着した多結晶シ
リコン膜の所定領域を選択的にエッチングする工程を有
し、少なくとも前記多結晶シリコン膜の前記所定領域
を、好ましくはリンもしくはヒ素のイオン注入法でＮ型
にし、しかる後に塩素を主体としたガスを用いて前記所
定領域に反応性イオンエッチングを行なう半導体装置の
製造方法であって、前記多結晶シリコン膜は自己整合的
に製造されるバイポーラトランジスタのＰ型のベース電
極であり、Ｐ型の該多結晶シリコン膜の部分であってＮ
型に変換されて反応性イオンエッチングが行なわれる前
記所定領域は該ベース電極に自己整合的なエミッタを形
成するための窓開け部分である半導体装置の製造方法に
ある。本発明の別の特徴は、単結晶シリコン基板上に直
接披着した多結晶シリコン膜の所定領域を選択的にエッ
チングする工程を有し、少なくとも前記多結晶シリコン
膜の前記所定領域を、好ましくはリンもしくはヒ素のイ
オン注入法でＮ型にし、しかる後に塩素を主体としたガ
スを用いて前記所定領域に反応性イオンエッチングを行
なう半導体装置の製造方法であって、前記単結晶シリコ
ン基板上に直接披着した前記多結晶シリコン膜はＮ型の
膜であり、かつ、該単結晶シリコン基板の、たとえば高
抵抗負荷型ＣＭＯＳ、ＳＲＡＭのノードとなる、ソース
もしくはドレインの形成部分に直接披着している半導体
装置の製造方法にある。ここで上記した製造方法におけ
るリンもしくはヒ素のイオン注入は、ドーズ量が１×１
０15ｃｍ-2以上であることが好ましい。又、前記反応性
イオンエッチングは、Ｃｌ2 の単独ガス、又は、Ｃｌ2
とＢＣｌ3 ，ＨＢｒ，ＢＢｒ3 もしくはＳｉＣｌ4 との
混合ガスをエッチングガスとして行なうことが好まし
い。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１（Ａ）〜（Ｃ）は、本発明の第１の実施例の半
導体チップの製造方法を示す断面図である。
る。図１（Ａ）〜（Ｃ）は、本発明の第１の実施例の半
導体チップの製造方法を示す断面図である。
【００１２】まず、図１（Ａ）に示すように、シリコン
基板１を選択的に酸化し形成されたシリコン酸化膜２に
より区画された領域の露出したシリコン基板１上に、多
結晶シリコンを１００〜２００ｎｍ成長し、ベース電極
となるようにパターニングする。その後、ボロンあるい
はＢＦ2 を注入する事により、Ｐ+ 型多結晶シリコン３
を形成する。次に、例えばシリコン酸化膜４を化学的気
相成長法（以下ＣＶＤと略す）により２００〜３００ｎ
ｍ成長し、Ｐ+ 型多結晶シリコン膜上に絶縁膜を形成す
る。
基板１を選択的に酸化し形成されたシリコン酸化膜２に
より区画された領域の露出したシリコン基板１上に、多
結晶シリコンを１００〜２００ｎｍ成長し、ベース電極
となるようにパターニングする。その後、ボロンあるい
はＢＦ2 を注入する事により、Ｐ+ 型多結晶シリコン３
を形成する。次に、例えばシリコン酸化膜４を化学的気
相成長法（以下ＣＶＤと略す）により２００〜３００ｎ
ｍ成長し、Ｐ+ 型多結晶シリコン膜上に絶縁膜を形成す
る。
【００１３】次に、図１（Ｂ）に示したように、所望の
領域にエミッタを形成するため、フォトレジスト５をマ
スクにして、シリコン酸化膜４を異方性エッチングし、
Ｐ+型多結晶シリコン３を露出させる。引き続き、フォ
トレジストをマスクにして、リンをイオン注入する。こ
のイオン注入のエネルギーとドーズ量は、Ｐ+ 型多結晶
シリコン膜３の膜厚に強く依存し、例えば膜厚２００ｎ
ｍの場合、４０ＫｅＶ〜５０ＫｅＶのエネルギーで１×
１０15〜５×１０15ｃｍ-2のリンを注入する。あるい
は、リンの代わりにヒ素を注入してもよいが、膜厚との
関係で選択するのが好ましい。このようにして注入され
たリンは、ほぼＰ+ 型多結晶シリコン膜３のエミッタ開
口部にその膜厚分より若干浅目に分布している。
領域にエミッタを形成するため、フォトレジスト５をマ
スクにして、シリコン酸化膜４を異方性エッチングし、
Ｐ+型多結晶シリコン３を露出させる。引き続き、フォ
トレジストをマスクにして、リンをイオン注入する。こ
のイオン注入のエネルギーとドーズ量は、Ｐ+ 型多結晶
シリコン膜３の膜厚に強く依存し、例えば膜厚２００ｎ
ｍの場合、４０ＫｅＶ〜５０ＫｅＶのエネルギーで１×
１０15〜５×１０15ｃｍ-2のリンを注入する。あるい
は、リンの代わりにヒ素を注入してもよいが、膜厚との
関係で選択するのが好ましい。このようにして注入され
たリンは、ほぼＰ+ 型多結晶シリコン膜３のエミッタ開
口部にその膜厚分より若干浅目に分布している。
【００１４】次に図１（Ｃ）に示したように、フォトレ
ジスト５をマスクに、リンの注入されたＮ+ 型多結晶シ
リコン膜を塩素を主体とした反応性イオンエッチングに
よりエッチングする。この場合、リンもしくは、ヒ素の
濃度が５×１０19ｃｍ-3以上の濃度にすることにより、
ボロン・ドープあるいは、無添加の多結晶シリコンに対
して、塩素主体の反応性イオンエッチングのＮ+ 型多結
晶シリコンのエッチングレートを１．５倍から２倍に増
大させる事が可能になる。このように、部分的にＮ+ 型
にする事により、多少エッチングレートがばらついてい
たり、エッチングの均一性が悪くても、そのばらつきを
大幅に吸収する事ができる。例えば、エッチングレート
の面内均一性が±１０％の条件を使用しても、実質的な
エッチングバラツキを±３％内にする事が可能になっ
た。その後、残余するＰ+ 型多結晶シリコン膜３からの
もしくはそれを通してのＰ型不純物導入でＰ+ 型グラフ
トベース６（図３）を形成し、開口１５を通してＰ型の
活性ベース７（図３）を形成し、開口１５に二酸化シリ
コン膜１４（図３）をサイドウォールとして形成し、そ
の内側にＮ型の不純物の導入によりＮ型のエミッタ８
（図３）を形成する。以上のように、エミッタ用の窓を
精度よく開口した後、ベース及びエミッタを順次作り込
んでゆく。
ジスト５をマスクに、リンの注入されたＮ+ 型多結晶シ
リコン膜を塩素を主体とした反応性イオンエッチングに
よりエッチングする。この場合、リンもしくは、ヒ素の
濃度が５×１０19ｃｍ-3以上の濃度にすることにより、
ボロン・ドープあるいは、無添加の多結晶シリコンに対
して、塩素主体の反応性イオンエッチングのＮ+ 型多結
晶シリコンのエッチングレートを１．５倍から２倍に増
大させる事が可能になる。このように、部分的にＮ+ 型
にする事により、多少エッチングレートがばらついてい
たり、エッチングの均一性が悪くても、そのばらつきを
大幅に吸収する事ができる。例えば、エッチングレート
の面内均一性が±１０％の条件を使用しても、実質的な
エッチングバラツキを±３％内にする事が可能になっ
た。その後、残余するＰ+ 型多結晶シリコン膜３からの
もしくはそれを通してのＰ型不純物導入でＰ+ 型グラフ
トベース６（図３）を形成し、開口１５を通してＰ型の
活性ベース７（図３）を形成し、開口１５に二酸化シリ
コン膜１４（図３）をサイドウォールとして形成し、そ
の内側にＮ型の不純物の導入によりＮ型のエミッタ８
（図３）を形成する。以上のように、エミッタ用の窓を
精度よく開口した後、ベース及びエミッタを順次作り込
んでゆく。
【００１５】図２（Ａ）〜（Ｃ）は、本発明の第２の実
施例の半導体チップの製造方法を示す断面図である。
施例の半導体チップの製造方法を示す断面図である。
【００１６】まず、図２（Ａ）に示すように、シリコン
基板１を選択的に酸化し形成されたシリコン酸化膜２に
より区画された領域の露出したシリコン基板１を１０〜
２０ｎｍ酸化しゲート酸化膜１３を形成する。次にノー
ド部形成のため、ゲート酸化膜１３の一部領域を除去
し、その後ゲート電極用の多結晶シリコン膜１０を１０
０〜２００ｎｍ成長する。次に、全面にリンもしくはヒ
素をイオン注入する。この条件としては、浅く注入する
事が大切であり、リンに対しては２０〜３０ＫｅＶ，ヒ
素に対しては３０〜５０ＫｅＶで１×１０15ｃｍ-2以上
のドーズ量を用いると良い。次に、注入されたリンもし
くはヒ素を多結晶シリコンと単結晶シリコン中の拡散定
数の差を利用して、７００℃〜８００℃の低温で拡散さ
せる。このようにする事により、シリコン基板１にリン
あるいはヒ素を拡散させる事なく、多結晶シリコン膜１
０中に均一に拡散させる事ができる。
基板１を選択的に酸化し形成されたシリコン酸化膜２に
より区画された領域の露出したシリコン基板１を１０〜
２０ｎｍ酸化しゲート酸化膜１３を形成する。次にノー
ド部形成のため、ゲート酸化膜１３の一部領域を除去
し、その後ゲート電極用の多結晶シリコン膜１０を１０
０〜２００ｎｍ成長する。次に、全面にリンもしくはヒ
素をイオン注入する。この条件としては、浅く注入する
事が大切であり、リンに対しては２０〜３０ＫｅＶ，ヒ
素に対しては３０〜５０ＫｅＶで１×１０15ｃｍ-2以上
のドーズ量を用いると良い。次に、注入されたリンもし
くはヒ素を多結晶シリコンと単結晶シリコン中の拡散定
数の差を利用して、７００℃〜８００℃の低温で拡散さ
せる。このようにする事により、シリコン基板１にリン
あるいはヒ素を拡散させる事なく、多結晶シリコン膜１
０中に均一に拡散させる事ができる。
【００１７】次に、図２（Ｂ）に示したように、ゲート
電極をフォトレジストをマスクに塩素系のガスを用いて
反応性イオンエッチングする。前述のように、Ｎ+ 型シ
リコンとＰ型もしくは無添加のシリコンとのエッチング
レート比はほぼ１．５〜２倍が得られるため、ゲート電
極エッチングの時、ノード部のシリコン基板のくぼみを
発生させる事なく、良好なエッチングを行なう事ができ
る。
電極をフォトレジストをマスクに塩素系のガスを用いて
反応性イオンエッチングする。前述のように、Ｎ+ 型シ
リコンとＰ型もしくは無添加のシリコンとのエッチング
レート比はほぼ１．５〜２倍が得られるため、ゲート電
極エッチングの時、ノード部のシリコン基板のくぼみを
発生させる事なく、良好なエッチングを行なう事ができ
る。
【００１８】その後、図２（Ｃ）に示すように、ソー
ス，ドレイン１１，１２を形成すると同時に、たとえば
高抵抗負荷型のＣＭＯＳ ＳＲＡＭのノード部となる部
分にも、多結晶シリコン１０からリンもしくはヒ素をシ
リコン基板１に拡散させる。
ス，ドレイン１１，１２を形成すると同時に、たとえば
高抵抗負荷型のＣＭＯＳ ＳＲＡＭのノード部となる部
分にも、多結晶シリコン１０からリンもしくはヒ素をシ
リコン基板１に拡散させる。
【００１９】
【発明の効果】以上説明したように本発明は、Ｎ+ 型の
多結晶シリコンとＰ型もしくは無添加の多結晶シリコ
ン、あるいはシリコン基板のエッチングレートの比が
１．５〜２倍Ｎ+ 型多結晶シリコン基板の方が大きい塩
素系のガスを用いて多結晶シリコンをエッチングするの
で、単結晶シリコン上に成長された多結晶シリコン膜を
単結晶シリコン基板側に損傷を与える事なく選択的にエ
ッチングできるという効果を有する。
多結晶シリコンとＰ型もしくは無添加の多結晶シリコ
ン、あるいはシリコン基板のエッチングレートの比が
１．５〜２倍Ｎ+ 型多結晶シリコン基板の方が大きい塩
素系のガスを用いて多結晶シリコンをエッチングするの
で、単結晶シリコン上に成長された多結晶シリコン膜を
単結晶シリコン基板側に損傷を与える事なく選択的にエ
ッチングできるという効果を有する。
【００２０】特に、多結晶シリコンによるベース電極と
自己整合的に形成されるエミッタを有するバイポーラト
ランジスタのエミッタ開口において、シリコン基板と選
択的にエッチングできたので、トランジスタ歩留がほぼ
１００％を得る事ができた。
自己整合的に形成されるエミッタを有するバイポーラト
ランジスタのエミッタ開口において、シリコン基板と選
択的にエッチングできたので、トランジスタ歩留がほぼ
１００％を得る事ができた。
【００２１】また、高抵抗負荷型あるいはＴＦＴ（Ｔｈ
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型のＣＭＯＳ
ＳＲＡＭのノード部において、ゲート電極のエッチン
グ時にシリコン基板のくぼみを抑える事が可能になり、
散発的なノードリーク不良がなくなり、ほぼ１０％良品
率が向上した。
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型のＣＭＯＳ
ＳＲＡＭのノード部において、ゲート電極のエッチン
グ時にシリコン基板のくぼみを抑える事が可能になり、
散発的なノードリーク不良がなくなり、ほぼ１０％良品
率が向上した。
【図１】本発明の第１の実施例の製造を工程順に示した
断面図。
断面図。
【図２】本発明の第２の実施例の製造を工程順に示した
断面図。
断面図。
【図３】従来のバイポーラトランジスタの不具合を示し
た断面図。
た断面図。
【図４】従来のＣＭＯＳ ＳＲＡＭのノード部での不具
合を示した断面図。
合を示した断面図。
１ シリコン基板 ２ シリコン酸化膜 ３ Ｐ+ 型多結晶シリコン膜 ４ シリコン酸化膜 ６ グラフトベース ７ 活性ベース ８ エミッタ １０ Ｎ+ 型多結晶シリコンゲート １１ ソース １２ ドレイン １３ ゲート酸化膜 １４ 側面酸化膜 １５ 開口 Ａ シリコン基板のくぼみ
Claims (8)
- 【請求項１】 単結晶シリコン基板上に直接披着した多
結晶シリコン膜の所定領域を選択的にエッチングする工
程を有し、前記多結晶シリコン膜の内部にリンもしくは
ヒ素が分布するリンもしくはヒ素のイオン注入処理によ
り少なくとも前記多結晶シリコン膜の前記所定領域をＮ
型にし、しかる後に塩素を主体としたガスを用いて前記
所定領域に反応性イオンエッチングを行なう半導体装置
の製造方法であって、前記イオン注入処理はイオン注入
後に行う、リンもしくはヒ素を前記単結晶シリコン基板
に拡散させることなく前記多結晶シリコン膜内に均一に
拡散させる、低温熱処理を有することを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記イオン注入処理におけるイオン注入
はドーズ量が１×１０15ｃｍ-2以上のリンもしくはヒ素
の注入である事を特徴とした請求項１に記載の半導体装
置の製造方法。 - 【請求項３】 前記反応性イオンエッチングは、Ｃｌ2
の単独ガス、又は、Ｃｌ2 とＢＣｌ3 ，ＨＢｒ，ＢＢｒ
3 もしくはＳｉＣｌ4 との混合ガスをエッチングガスと
して行なう事を特徴とした請求項１もしくは請求項２に
記載の半導体装置の製造方法。 - 【請求項４】 単結晶シリコン基板上に直接披着した多
結晶シリコン膜の所定領域を選択的にエッチングする工
程を有し、少なくとも前記多結晶シリコン膜の前記所定
領域をＮ型にし、しかる後に塩素を主体としたガスを用
いて前記所定領域に反応性イオンエッチングを行なう半
導体装置の製造方法であって、 前記多結晶シリコン膜は自己整合的に製造されるバイポ
ーラトランジスタのＰ型のベース電極であり、Ｐ型の該
多結晶シリコン膜の部分であってＮ型に変換されて反応
性イオンエッチングが行なわれる前記所定領域は該ベー
ス電極に自己整合的なエミッタを形成するための窓開け
部分である事を特徴とした半導体装置の製造方法。 - 【請求項５】 単結晶シリコン基板上に直接披着した多
結晶シリコン膜の所定領域を選択的にエッチングする工
程を有し、少なくとも前記多結晶シリコン膜の前記所定
領域をＮ型にし、しかる後に塩素を主体としたガスを用
いて前記所定領域に反応性イオンエッチングを行なう半
導体装置の製造方法であって、 前記単結晶シリコン基板上に直接披着した前記多結晶シ
リコン膜はＮ型の膜であり、かつ、該単結晶シリコン基
板のソースもしくはドレインの形成部分に直接披着して
いる事を特徴とした半導体装置の製造方法。 - 【請求項６】 前記多結晶シリコン膜をＮ型にする不純
物導入法は、リンもしくはヒ素のイオン注入法である事
を特徴とした請求項４もしくは請求項５に記載の半導体
装置の製造方法。 - 【請求項７】 前記イオン注入法はドーズ量が１×１０
15ｃｍ-2以上のリンもしくはヒ素の注入である事を特徴
とした請求項６に記載の半導体装置の製造方法。 - 【請求項８】 前記反応性イオンエッチングは、Ｃｌ2
の単独ガス、又は、Ｃｌ2 とＢＣｌ3 ，ＨＢｒ，ＢＢｒ
3 もしくはＳｉＣｌ4 との混合ガスをエッチングガスと
して行なう事を特徴とした請求項４、請求項５、請求項
６もしくは請求項７に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050218A JP2910382B2 (ja) | 1992-03-09 | 1992-03-09 | 半導体装置の製造方法 |
| EP93301775A EP0560575B1 (en) | 1992-03-09 | 1993-03-09 | A method of manufacturing a semiconductor device |
| EP97201298A EP0793265A3 (en) | 1992-03-09 | 1993-03-09 | Method of processing a polysilicon film |
| DE69326908T DE69326908T2 (de) | 1992-03-09 | 1993-03-09 | Verfahren zur Herstellung einer Halbleiter-Anordnung |
| US08/489,234 US5593906A (en) | 1992-03-09 | 1995-06-12 | Method of processing a polysilicon film on a single-crystal silicon substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050218A JP2910382B2 (ja) | 1992-03-09 | 1992-03-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251407A JPH05251407A (ja) | 1993-09-28 |
| JP2910382B2 true JP2910382B2 (ja) | 1999-06-23 |
Family
ID=12852924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4050218A Expired - Lifetime JP2910382B2 (ja) | 1992-03-09 | 1992-03-09 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5593906A (ja) |
| EP (2) | EP0793265A3 (ja) |
| JP (1) | JP2910382B2 (ja) |
| DE (1) | DE69326908T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665203A (en) * | 1995-04-28 | 1997-09-09 | International Business Machines Corporation | Silicon etching method |
| US5943579A (en) * | 1997-02-14 | 1999-08-24 | Micron Technology, Inc. | Method for forming a diffusion region in a semiconductor device |
| US6309975B1 (en) | 1997-03-14 | 2001-10-30 | Micron Technology, Inc. | Methods of making implanted structures |
| TW383427B (en) * | 1998-04-03 | 2000-03-01 | United Microelectronics Corp | Method for etching tantalum oxide |
| GB2337361B (en) * | 1998-05-06 | 2000-03-29 | United Microelectronics Corp | Method of etching tantalum oxide layer |
| US6197629B1 (en) * | 1998-11-19 | 2001-03-06 | United Microelectronics Corp. | Method of fabricating a polysilicon-based load circuit for static random-access memory |
| JP3543968B1 (ja) | 2003-01-31 | 2004-07-21 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| KR100800910B1 (ko) * | 2006-12-28 | 2008-02-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| JP2010141079A (ja) * | 2008-12-11 | 2010-06-24 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法 |
| JP5573306B2 (ja) * | 2010-03-31 | 2014-08-20 | 凸版印刷株式会社 | フォトマスクブランクの製造方法 |
| JP5615311B2 (ja) * | 2012-03-16 | 2014-10-29 | 株式会社東芝 | テンプレートの製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4124933A (en) * | 1974-05-21 | 1978-11-14 | U.S. Philips Corporation | Methods of manufacturing semiconductor devices |
| US4438556A (en) * | 1981-01-12 | 1984-03-27 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of forming doped polycrystalline silicon pattern by selective implantation and plasma etching of undoped regions |
| DE3315719A1 (de) * | 1983-04-29 | 1984-10-31 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von strukturen von aus metallsiliziden bzw. silizid-polysilizium bestehenden doppelschichten fuer integrierte halbleiterschaltungen durch reaktives ionenaetzen |
| US4561907A (en) * | 1984-07-12 | 1985-12-31 | Bruha Raicu | Process for forming low sheet resistance polysilicon having anisotropic etch characteristics |
| JPH01291446A (ja) * | 1988-05-19 | 1989-11-24 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH0812865B2 (ja) * | 1989-06-06 | 1996-02-07 | 株式会社東芝 | バイポーラトランジスタとその製造方法 |
| US5126231A (en) * | 1990-02-26 | 1992-06-30 | Applied Materials, Inc. | Process for multi-layer photoresist etching with minimal feature undercut and unchanging photoresist load during etch |
| US5279990A (en) * | 1990-03-02 | 1994-01-18 | Motorola, Inc. | Method of making a small geometry contact using sidewall spacers |
-
1992
- 1992-03-09 JP JP4050218A patent/JP2910382B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-09 EP EP97201298A patent/EP0793265A3/en not_active Withdrawn
- 1993-03-09 DE DE69326908T patent/DE69326908T2/de not_active Expired - Fee Related
- 1993-03-09 EP EP93301775A patent/EP0560575B1/en not_active Expired - Lifetime
-
1995
- 1995-06-12 US US08/489,234 patent/US5593906A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0793265A3 (en) | 1998-06-17 |
| JPH05251407A (ja) | 1993-09-28 |
| EP0560575A1 (en) | 1993-09-15 |
| EP0793265A2 (en) | 1997-09-03 |
| EP0560575B1 (en) | 1999-11-03 |
| US5593906A (en) | 1997-01-14 |
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| DE69326908D1 (de) | 1999-12-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990309 |