JP3356108B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にバイポーラ・トランジスタを有する集積回路
からなる半導体装置の製造方法に関するものである。
方法、特にバイポーラ・トランジスタを有する集積回路
からなる半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】バイポーラ・トランジスタを有する集積
回路からなる半導体装置の製造方法では、バイポーラ・
トランジスタの動作速度を向上するためにＳＳＴ(Ｓｕ
ｐｅｒＳｅｌｆ−ａｌｉｇｎｅｄ Ｐｒｏｃｅｓｓ Ｔ
ｅｃｈｎｏｌｏｇｙ)を用いることが重要な要素の１つ
となっている。
回路からなる半導体装置の製造方法では、バイポーラ・
トランジスタの動作速度を向上するためにＳＳＴ(Ｓｕ
ｐｅｒＳｅｌｆ−ａｌｉｇｎｅｄ Ｐｒｏｃｅｓｓ Ｔ
ｅｃｈｎｏｌｏｇｙ)を用いることが重要な要素の１つ
となっている。
【０００３】ＳＳＴは、例えば菅野卓雄監修「超高速デ
ィジタルデバイス・シリーズ１ 超高速バイポーラ・デ
バイス」２７８〜２８５ページに記載されている。
ィジタルデバイス・シリーズ１ 超高速バイポーラ・デ
バイス」２７８〜２８５ページに記載されている。
【０００４】ＳＳＴを用いた、バイポーラ・トランジス
タを有する半導体装置の製造方法を図４〜図６を用いて
説明する。
タを有する半導体装置の製造方法を図４〜図６を用いて
説明する。
【０００５】まず、図４（ａ）に示す構造を形成する。
図４（ａ）において、１はＰ型シリコン基板、２はＮ+
型コレクタ拡散層、３はＮ-型コレクタ拡散層、４は素
子分離絶縁膜、５は第１の絶縁膜、６は第１のＰ+型ベ
ース電極ポリシリコン、７は第２の絶縁膜、８は第３の
絶縁膜である。
図４（ａ）において、１はＰ型シリコン基板、２はＮ+
型コレクタ拡散層、３はＮ-型コレクタ拡散層、４は素
子分離絶縁膜、５は第１の絶縁膜、６は第１のＰ+型ベ
ース電極ポリシリコン、７は第２の絶縁膜、８は第３の
絶縁膜である。
【０００６】次に図４（ｂ）に示すように、ウェットエ
ッチング法等の等方性のエッチング法を用いて、第２の
絶縁膜７と第３の絶縁膜８はエッチングされない条件の
下に第１の絶縁膜５をエッチングして、第１のＰ+型ベ
ース電極ポリシリコン６の下面の一部を露出させる。
ッチング法等の等方性のエッチング法を用いて、第２の
絶縁膜７と第３の絶縁膜８はエッチングされない条件の
下に第１の絶縁膜５をエッチングして、第１のＰ+型ベ
ース電極ポリシリコン６の下面の一部を露出させる。
【０００７】次に図４（ｃ）に示すように、ポリシリコ
ン膜９を基板全面に成長させる。
ン膜９を基板全面に成長させる。
【０００８】次に図５（ａ）に示すように、熱処理を加
えることにより、ボロン等の不純物を含んだ第１のＰ+
型ベース電極ポリシリコン６からボロン等の不純物を拡
散することにより、第２のＰ+型ベース電極ポリシリコ
ン１０を形成する。
えることにより、ボロン等の不純物を含んだ第１のＰ+
型ベース電極ポリシリコン６からボロン等の不純物を拡
散することにより、第２のＰ+型ベース電極ポリシリコ
ン１０を形成する。
【０００９】次に図５（ｂ）に示すように、ウェットエ
ッチ法等の等方性のエッチング法を用いて、ボロン等の
不純物を含んだ第２のＰ+型ベース電極ポリシリコン１
０はエッチングされない条件の下にポリシリコン膜９を
エッチングして除去する。
ッチ法等の等方性のエッチング法を用いて、ボロン等の
不純物を含んだ第２のＰ+型ベース電極ポリシリコン１
０はエッチングされない条件の下にポリシリコン膜９を
エッチングして除去する。
【００１０】次に図５（ｃ）に示すように、イオン注入
法等を用いてＮ-型コレクタ拡散層３の表面にボロン等
の不純物を導入した後、熱処理を加えて、Ｐ型ベース拡
散層１２を形成すると同時に、第２のＰ+型ベース電極
ポリシリコン１０からボロン等の不純物を拡散させてＰ
+型ベース電極拡散層１１を形成する。
法等を用いてＮ-型コレクタ拡散層３の表面にボロン等
の不純物を導入した後、熱処理を加えて、Ｐ型ベース拡
散層１２を形成すると同時に、第２のＰ+型ベース電極
ポリシリコン１０からボロン等の不純物を拡散させてＰ
+型ベース電極拡散層１１を形成する。
【００１１】次に図６（ａ）に示すように、絶縁膜を基
板全面に成長した後、ドライエッチング法等の異方性の
エッチング法を用いて、第３の絶縁膜１３を形成する。
板全面に成長した後、ドライエッチング法等の異方性の
エッチング法を用いて、第３の絶縁膜１３を形成する。
【００１２】次に図６（ｂ）に示すように、ポリシリコ
ンを基板全面に成長した後、イオン注入法等を用いて、
ヒ素等の不純物をポリシリコン中に導入する。その後、
リソグラフィ法とドライエッチング法等を用いて、Ｎ+
型エミッタ電極ポリシリコン１４を形成し、その後、熱
処理を加えることにより、Ｎ+型エミッタ電極ポリシリ
コン１４からＰ型ベース拡散層１２表面にヒ素等の不純
物を拡散させて、Ｎ+型エミッタ拡散層１５を形成す
る。
ンを基板全面に成長した後、イオン注入法等を用いて、
ヒ素等の不純物をポリシリコン中に導入する。その後、
リソグラフィ法とドライエッチング法等を用いて、Ｎ+
型エミッタ電極ポリシリコン１４を形成し、その後、熱
処理を加えることにより、Ｎ+型エミッタ電極ポリシリ
コン１４からＰ型ベース拡散層１２表面にヒ素等の不純
物を拡散させて、Ｎ+型エミッタ拡散層１５を形成す
る。
【００１３】次に図６（ｃ）に示すように、第４の絶縁
膜１６を基板全面に成長した後、リソグラフィ法とドラ
イエッチング法等を用いて、Ｎ+型エミッタ電極ポリシ
リコン１４の上と第１のＰ+型ベース電極ポリシリコン
６上の第４の絶縁膜１６の一部を除去する。その後、ア
ルミ配線１７を形成して半導体装置が完成する。
膜１６を基板全面に成長した後、リソグラフィ法とドラ
イエッチング法等を用いて、Ｎ+型エミッタ電極ポリシ
リコン１４の上と第１のＰ+型ベース電極ポリシリコン
６上の第４の絶縁膜１６の一部を除去する。その後、ア
ルミ配線１７を形成して半導体装置が完成する。
【００１４】
【発明が解決しようとする課題】しかしながら、上述し
た従来例の方法では、図５（ｂ）に示すポリシリコン膜
９をエッチングにより除去しながら、第２のＰ+型ベー
ス電極ポリシリコン１０を残す工程において、エッチン
グ時間とポリシリコン膜９の膜厚とを最適化することが
重要な課題である。
た従来例の方法では、図５（ｂ）に示すポリシリコン膜
９をエッチングにより除去しながら、第２のＰ+型ベー
ス電極ポリシリコン１０を残す工程において、エッチン
グ時間とポリシリコン膜９の膜厚とを最適化することが
重要な課題である。
【００１５】すなわち、通常ポリシリコン膜９のエッチ
ング時間は、ポリシリコン膜９の成長膜厚やエッチング
速度の製造バラツキを考慮して、設定したポリシリコン
膜９の成長膜厚がエッチングされる時間の１．５〜２．
０倍に設定される（オーバーエッチング時間が０．５〜
１．０倍）。
ング時間は、ポリシリコン膜９の成長膜厚やエッチング
速度の製造バラツキを考慮して、設定したポリシリコン
膜９の成長膜厚がエッチングされる時間の１．５〜２．
０倍に設定される（オーバーエッチング時間が０．５〜
１．０倍）。
【００１６】したがって図２（ａ）に示すように、ポリ
シリコン膜９の厚さが第１の絶縁膜５の厚さＴの８０％
以上の場合、ポリシリコン膜９をエッチングする時のオ
ーバーエッチングの時間が長くなるため、後工程でＰ型
ベース拡散層１２またはＮ+型エミッタ拡散層１５とな
るＮ-型コレクタ拡散層３の表面がエッチングされて荒
れてしまうため（図２（ｂ），（ｃ））、バイポーラ・
トランジスタの動作速度が低下したり、あるいは電流リ
ークが発生して歩留が低下するという問題がある。
シリコン膜９の厚さが第１の絶縁膜５の厚さＴの８０％
以上の場合、ポリシリコン膜９をエッチングする時のオ
ーバーエッチングの時間が長くなるため、後工程でＰ型
ベース拡散層１２またはＮ+型エミッタ拡散層１５とな
るＮ-型コレクタ拡散層３の表面がエッチングされて荒
れてしまうため（図２（ｂ），（ｃ））、バイポーラ・
トランジスタの動作速度が低下したり、あるいは電流リ
ークが発生して歩留が低下するという問題がある。
【００１７】逆に図３（ａ）に示すように、ポリシリコ
ン膜９の厚さが第１の絶縁膜の厚さＴの５０％以下の場
合、第１のＰ+型ベース電極ポリシリコン６の直下の隙
間Ｓをポリシリコン膜９で完全に埋設することができな
いため（図３（ｂ））、ポリシリコン膜９の成長後に熱
処理を実施しても、第１のＰ+型ベース電極ポリシリコ
ン６からポリシリコン膜９の中に十分にボロン等の不純
物が拡散しない。
ン膜９の厚さが第１の絶縁膜の厚さＴの５０％以下の場
合、第１のＰ+型ベース電極ポリシリコン６の直下の隙
間Ｓをポリシリコン膜９で完全に埋設することができな
いため（図３（ｂ））、ポリシリコン膜９の成長後に熱
処理を実施しても、第１のＰ+型ベース電極ポリシリコ
ン６からポリシリコン膜９の中に十分にボロン等の不純
物が拡散しない。
【００１８】その結果、図３（ｃ）に示すように、第２
のＰ+型ベース電極ポリシリコン１０とＰ型ベース拡散
層１２の間隔が大きくなって、Ｐ+型ベース電極拡散層
１１とＰ型ベース拡散層１２の接続不良Ｃが発生して歩
留が低下するという問題がある。
のＰ+型ベース電極ポリシリコン１０とＰ型ベース拡散
層１２の間隔が大きくなって、Ｐ+型ベース電極拡散層
１１とＰ型ベース拡散層１２の接続不良Ｃが発生して歩
留が低下するという問題がある。
【００１９】またＰ+型ベース電極拡散層１１と第２の
Ｐ+型ベース電極ポリシリコン１０の接触面積が小さく
なるため、図３（ｃ）に示すように、Ｐ+型ベース電極
拡散層１１と第２のＰ+型ベース電極ポリシリコン１０
の間の電気抵抗Ｒが大きくなり、バイポーラ・トランジ
スタの動作速度が低下して歩留が低下するという問題が
ある。
Ｐ+型ベース電極ポリシリコン１０の接触面積が小さく
なるため、図３（ｃ）に示すように、Ｐ+型ベース電極
拡散層１１と第２のＰ+型ベース電極ポリシリコン１０
の間の電気抵抗Ｒが大きくなり、バイポーラ・トランジ
スタの動作速度が低下して歩留が低下するという問題が
ある。
【００２０】本発明の目的は、以上の課題を解決するこ
とにより、歩留まりが良く、低いコストで、動作速度が
速いバイポーラ・トランジスタを有する半導体装置を製
造する方法を提供することにある。
とにより、歩留まりが良く、低いコストで、動作速度が
速いバイポーラ・トランジスタを有する半導体装置を製
造する方法を提供することにある。
【００２１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、ＳＳＴを用
いて、動作速度が速いバイポーラ・トランジスタを有す
る半導体装置を製造する方法であって、後工程にてベー
ス電極となるシリコン膜を、拡散層を含む領域上に、ベ
ース電極を支える絶縁膜の膜厚の５０〜８０％の膜厚で
成長させた後、前記シリコン膜を酸化させずに熱処理を
加え、ドーパントを拡散させて前記シリコン膜の一部を
低抵抗化してベース電極を形成し、ドーパントを含んで
いない部分の前記シリコン膜はエッチングされるが、ド
ーパントを含んでいるベース電極用シリコン膜はエッチ
ングされない薬液を用いて、エッチング処理を行うこと
により、前記ベース電極以外の前記シリコン膜をエッチ
ング除去し、第１のベース拡散層となる不純物を注入
し、熱処理により前記ベース電極からの拡散により第２
のベース拡散層を形成し、前記熱処理により、前記第１
のベース拡散層と前記第２のベース拡散層が接続される
ものである。
め、本発明に係る半導体装置の製造方法は、ＳＳＴを用
いて、動作速度が速いバイポーラ・トランジスタを有す
る半導体装置を製造する方法であって、後工程にてベー
ス電極となるシリコン膜を、拡散層を含む領域上に、ベ
ース電極を支える絶縁膜の膜厚の５０〜８０％の膜厚で
成長させた後、前記シリコン膜を酸化させずに熱処理を
加え、ドーパントを拡散させて前記シリコン膜の一部を
低抵抗化してベース電極を形成し、ドーパントを含んで
いない部分の前記シリコン膜はエッチングされるが、ド
ーパントを含んでいるベース電極用シリコン膜はエッチ
ングされない薬液を用いて、エッチング処理を行うこと
により、前記ベース電極以外の前記シリコン膜をエッチ
ング除去し、第１のベース拡散層となる不純物を注入
し、熱処理により前記ベース電極からの拡散により第２
のベース拡散層を形成し、前記熱処理により、前記第１
のベース拡散層と前記第２のベース拡散層が接続される
ものである。
【００２２】
【００２３】
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２５】図１は、本発明の一実施形態に係る半導体
装置の製造方法を工程順に示す断面図である。
装置の製造方法を工程順に示す断面図である。
【００２６】本発明は、ＳＳＴ（Ｓｕｐｅｒ Ｓｅｌｆ
−ａｌｉｇｎｅｄ ＰｒｏｃｅｓｓＴｅｃｈｎｏｌｏｇ
ｙ）を用いて、動作速度が速いバイポーラ・トランジス
タを有する半導体装置を製造する方法であって、後工程
にてベース電極となるポリシリコン膜９を、Ｎ - 型コレ
クタ拡散層３を含む領域上に成長させた後、ポリシリコ
ン膜９を酸化させずに熱処理を加え、ドーパントを拡散
させてポリシリコン膜９の一部を低抵抗化してベース電
極１０を形成することを特徴とするものである。
−ａｌｉｇｎｅｄ ＰｒｏｃｅｓｓＴｅｃｈｎｏｌｏｇ
ｙ）を用いて、動作速度が速いバイポーラ・トランジス
タを有する半導体装置を製造する方法であって、後工程
にてベース電極となるポリシリコン膜９を、Ｎ - 型コレ
クタ拡散層３を含む領域上に成長させた後、ポリシリコ
ン膜９を酸化させずに熱処理を加え、ドーパントを拡散
させてポリシリコン膜９の一部を低抵抗化してベース電
極１０を形成することを特徴とするものである。
【００２７】具体的に説明すると、ＳＳＴ（Ｓｕｐｅｒ
Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｐｒｏｃｅｓｓ Ｔｅｃ
ｈｎｏｌｏｇｙ）を用いて、動作速度が速いバイポーラ
・トランジスタを有する半導体装置を製造する方法にお
いて、後工程にて第２のＰ+型ベース電極用ポリシリコ
ン膜（ベース電極）１０となるポリシリコン膜９を、Ｎ
- 型コレクタ拡散層３を含む領域上に成長させた後、ポ
リシリコン膜９を酸化せずに熱処理を加え（この熱処理
はポリシリコン膜９が酸化されない条件で実施する）、
第１のＰ+型ベースポリシリコン膜６からドーパントと
してのボロンを拡散させてポリシリコン膜９の一部をＰ
+型に変化させて（低抵抗化する）第２のＰ+型ベース電
極用ポリシリコン膜（ベース電極）１０を形成する。
Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｐｒｏｃｅｓｓ Ｔｅｃ
ｈｎｏｌｏｇｙ）を用いて、動作速度が速いバイポーラ
・トランジスタを有する半導体装置を製造する方法にお
いて、後工程にて第２のＰ+型ベース電極用ポリシリコ
ン膜（ベース電極）１０となるポリシリコン膜９を、Ｎ
- 型コレクタ拡散層３を含む領域上に成長させた後、ポ
リシリコン膜９を酸化せずに熱処理を加え（この熱処理
はポリシリコン膜９が酸化されない条件で実施する）、
第１のＰ+型ベースポリシリコン膜６からドーパントと
してのボロンを拡散させてポリシリコン膜９の一部をＰ
+型に変化させて（低抵抗化する）第２のＰ+型ベース電
極用ポリシリコン膜（ベース電極）１０を形成する。
【００２８】さらに、ドーパントとしてのボロンを含ん
でいない部分のポリシリコン膜９はエッチングされる
が、ドーパントとしてのボロンを含んでいる第２のＰ+
型ベース電極用ポリシコン膜１０はエッチングされない
薬液を用いて、エッチング処理を行うことにより、余剰
なポリシリコン膜９を除去すると同時に、第２のＰ+型
ベース電極用ポリシリコン膜（ベース電極）１０のみを
残す処理を行うことを特徴とするものである。
でいない部分のポリシリコン膜９はエッチングされる
が、ドーパントとしてのボロンを含んでいる第２のＰ+
型ベース電極用ポリシコン膜１０はエッチングされない
薬液を用いて、エッチング処理を行うことにより、余剰
なポリシリコン膜９を除去すると同時に、第２のＰ+型
ベース電極用ポリシリコン膜（ベース電極）１０のみを
残す処理を行うことを特徴とするものである。
【００２９】本発明においては、第１のＰ+型ベースポ
リシリコン膜６からドーパントとしてのボロンを拡散さ
せてポリシリコン膜９の一部をＰ+型に変化させて第２
のＰ+型ベース電極用ポリシコン１０を形成する熱処理
は、ポリシリコン膜９を酸化(変質)させない条件である
ことに特徴がある。
リシリコン膜６からドーパントとしてのボロンを拡散さ
せてポリシリコン膜９の一部をＰ+型に変化させて第２
のＰ+型ベース電極用ポリシコン１０を形成する熱処理
は、ポリシリコン膜９を酸化(変質)させない条件である
ことに特徴がある。
【００３０】さらに本発明においては、後工程にて第２
のＰ+型ベース電極用ポリシリコン膜（ベース電極）１
０となるポリシリコン膜９の成長膜厚Ｔを、ベース電極
６を支える絶縁膜５の膜厚Ｔの５０〜８０％に設定する
ことを特徴としている。したがって、ＳＳＴを用いたバ
イポーラ・トランジスタを有する集積回路からなる半導
体装置の製造方法において、Ｐ+型ベース電極ポリシリ
コンとなるポリシリコンの成長膜厚を最適化することが
可能となり、バイポーラ・トランジスタの動作速度を向
上させることができ、かつ製造歩留まりを向上させて、
コストを低減させることができる。
のＰ+型ベース電極用ポリシリコン膜（ベース電極）１
０となるポリシリコン膜９の成長膜厚Ｔを、ベース電極
６を支える絶縁膜５の膜厚Ｔの５０〜８０％に設定する
ことを特徴としている。したがって、ＳＳＴを用いたバ
イポーラ・トランジスタを有する集積回路からなる半導
体装置の製造方法において、Ｐ+型ベース電極ポリシリ
コンとなるポリシリコンの成長膜厚を最適化することが
可能となり、バイポーラ・トランジスタの動作速度を向
上させることができ、かつ製造歩留まりを向上させて、
コストを低減させることができる。
【００３１】次に、本発明に係る半導体装置の製造方法
を具体例を用いて実施形態として説明する。
を具体例を用いて実施形態として説明する。
【００３２】まず図１（ａ）に示すように、後工程にて
第２のＰ+型ベース電極ポリシリコン１０となるポリシ
リコン膜９を、第１の絶縁膜５の膜厚Ｔの５０〜８０％
の膜厚に成長させる。
第２のＰ+型ベース電極ポリシリコン１０となるポリシ
リコン膜９を、第１の絶縁膜５の膜厚Ｔの５０〜８０％
の膜厚に成長させる。
【００３３】次に図１（ｂ）に示すように、熱処理を加
えることにより、第１のＰ+型ベース電極ポリシリコン
６からボロン等の不純物を拡散することにより、第２の
Ｐ+型ベース電極ポリシリコン１０を形成する。
えることにより、第１のＰ+型ベース電極ポリシリコン
６からボロン等の不純物を拡散することにより、第２の
Ｐ+型ベース電極ポリシリコン１０を形成する。
【００３４】次に、ウェットエッチング法等の等方性の
エッチング法を用いて、ボロン等の不純物を含んだ第２
のＰ+型ベース電極ポリシリコン１０はエッチングされ
ない条件の下に、余剰なポリシリコン膜９をエッチング
して除去する。
エッチング法を用いて、ボロン等の不純物を含んだ第２
のＰ+型ベース電極ポリシリコン１０はエッチングされ
ない条件の下に、余剰なポリシリコン膜９をエッチング
して除去する。
【００３５】次に図１（ｃ）に示すように、イオン注入
法等を用いてＮ-型コレクタ拡散層３の表面にボロン等
の不純物を導入した後、熱処理を加えて、Ｐ型ベース拡
散層１２を形成すると同時に、第２のＰ+型ベース電極
ポリシリコン１０からボロン等の不純物を拡散させてＰ
+型ベース電極拡散層１１をＰ型ベース拡散層１２に接
触させて形成する。
法等を用いてＮ-型コレクタ拡散層３の表面にボロン等
の不純物を導入した後、熱処理を加えて、Ｐ型ベース拡
散層１２を形成すると同時に、第２のＰ+型ベース電極
ポリシリコン１０からボロン等の不純物を拡散させてＰ
+型ベース電極拡散層１１をＰ型ベース拡散層１２に接
触させて形成する。
【００３６】本発明の一実施形態によれば、Ｎ-型コレ
クタ拡散層３の表面の荒れを防止することができ、バイ
ポーラ・トランジスタの動作速度が向上し、かつ製造歩
留まりを向上させて製造コストを低減することができ
る。
クタ拡散層３の表面の荒れを防止することができ、バイ
ポーラ・トランジスタの動作速度が向上し、かつ製造歩
留まりを向上させて製造コストを低減することができ
る。
【００３７】その理由は、通常ポリシリコン膜９のエッ
チング時間は、ポリシリコン膜９の成長膜厚やエッチン
グ速度の製造バラツキを考慮して、設定したポリシリコ
ン膜９の成長膜厚がエッチングされる時間の１．５〜
２．０倍に設定されるが（オーバーエッチング時間が
０．５〜１．０倍）、設定したポリシリコン膜９の成長
膜厚が第１の絶縁膜５の膜厚Ｔの８０％以下と薄いた
め、オーバーエッチングによるＮ-型コレクタ拡散層３
の表面の荒れが発生しないためである。
チング時間は、ポリシリコン膜９の成長膜厚やエッチン
グ速度の製造バラツキを考慮して、設定したポリシリコ
ン膜９の成長膜厚がエッチングされる時間の１．５〜
２．０倍に設定されるが（オーバーエッチング時間が
０．５〜１．０倍）、設定したポリシリコン膜９の成長
膜厚が第１の絶縁膜５の膜厚Ｔの８０％以下と薄いた
め、オーバーエッチングによるＮ-型コレクタ拡散層３
の表面の荒れが発生しないためである。
【００３８】さらに、Ｐ+型ベース電極拡散層１１とＰ
型ベース拡散層１２との接続不良を防止することがで
き、製造歩留まりを向上させて製造コストを低減するこ
とができる。
型ベース拡散層１２との接続不良を防止することがで
き、製造歩留まりを向上させて製造コストを低減するこ
とができる。
【００３９】その理由は、ポリシリコン膜９の成長膜厚
が第１の絶縁膜５の膜厚Ｔの５０％よりも厚いため、第
１のＰ+型ベース電極ポリシリコン６の直下の隙間をポ
リシリコン膜９で完全に埋設することができ、ポリシリ
コン膜９を成長後の熱処理で第１のＰ+型ベース電極ポ
リシリコン６からポリシリコン膜９中に十分にボロンが
拡散して、第２のＰ+型ベース電極ポリシリコン１０と
Ｐ型ベース拡散層１２の間隔を十分小さくできるためで
ある。
が第１の絶縁膜５の膜厚Ｔの５０％よりも厚いため、第
１のＰ+型ベース電極ポリシリコン６の直下の隙間をポ
リシリコン膜９で完全に埋設することができ、ポリシリ
コン膜９を成長後の熱処理で第１のＰ+型ベース電極ポ
リシリコン６からポリシリコン膜９中に十分にボロンが
拡散して、第２のＰ+型ベース電極ポリシリコン１０と
Ｐ型ベース拡散層１２の間隔を十分小さくできるためで
ある。
【００４０】さらにＰ+型ベース電極拡散層１１と第２
のＰ+型ベース電極ポリシリコン１０の間の接続抵抗が
大きくなることを防止することができ、バイポーラ・ト
ランジスタの動作速度が向上し、かつ製造歩留まりを向
上して、製造コストを低減することができる。
のＰ+型ベース電極ポリシリコン１０の間の接続抵抗が
大きくなることを防止することができ、バイポーラ・ト
ランジスタの動作速度が向上し、かつ製造歩留まりを向
上して、製造コストを低減することができる。
【００４１】その理由は、ポリシリコン膜９の成長膜厚
が第１の絶縁膜５の膜厚Ｔの５０％よりも厚いため、第
１のＰ+型ベース電極ポリシリコン６の直下の隙間をポ
リシリコン膜９で完全に埋設することができ、ポリシリ
コン膜９を成長後の熱処理で第１のＰ＋型ベース電極ポ
リシリコン６からポリシリコン膜９中に十分にボロンが
拡散して、第２のＰ+型ベース電極ポリシリコン１０の
面積を十分大きく形成できるため、Ｐ+型ベース電極拡
散層１１と第２のＰ+型ベース電極ポリシリコン１０の
接触面積が十分大きくなるためである。
が第１の絶縁膜５の膜厚Ｔの５０％よりも厚いため、第
１のＰ+型ベース電極ポリシリコン６の直下の隙間をポ
リシリコン膜９で完全に埋設することができ、ポリシリ
コン膜９を成長後の熱処理で第１のＰ＋型ベース電極ポ
リシリコン６からポリシリコン膜９中に十分にボロンが
拡散して、第２のＰ+型ベース電極ポリシリコン１０の
面積を十分大きく形成できるため、Ｐ+型ベース電極拡
散層１１と第２のＰ+型ベース電極ポリシリコン１０の
接触面積が十分大きくなるためである。
【００４２】図７にポリシリコン６の膜厚と製品歩留の
関係を示す。前記効果により、ポリシコン９の膜厚Ｔが
０.５Ｔ〜０.８Ｔの領域で高い製品歩留が得られること
が分かる。
関係を示す。前記効果により、ポリシコン９の膜厚Ｔが
０.５Ｔ〜０.８Ｔの領域で高い製品歩留が得られること
が分かる。
【００４３】図示した実施形態においては、第１のＰ+
型ベースポリシリコン膜６からドーパントとしてのボロ
ンを拡散させてポリシリコン膜９の一部をＰ+型に変化
させて（低抵抗化する）第２のＰ+型ベース電極用ポリ
シリコン膜（ベース電極）１０を形成する場合について
説明したが、ドーパントとしては、ボロン以外の低抵抗
化を実現することができる物質であれば、いずれのもの
でもよい。
型ベースポリシリコン膜６からドーパントとしてのボロ
ンを拡散させてポリシリコン膜９の一部をＰ+型に変化
させて（低抵抗化する）第２のＰ+型ベース電極用ポリ
シリコン膜（ベース電極）１０を形成する場合について
説明したが、ドーパントとしては、ボロン以外の低抵抗
化を実現することができる物質であれば、いずれのもの
でもよい。
【００４４】図示した実施形態においては、NPN型のト
ランジスタを対象としたが、ＰＮＰ型トランジスタにも
適用することができるものである。この場合、第１のＮ
+型ベースポリシリコン膜６からドーパントを拡散させ
てポリシリコン膜９の一部をＮ+型に変化させて（低抵
抗化する）第２のＮ+型ベース電極用ポリシリコン膜
（ベース電極）１０を形成するようにすればよいもので
ある。ドーパントとしては、低抵抗化を実現することが
できるＮ型の物質であれば、いずれのものでもよい。
ランジスタを対象としたが、ＰＮＰ型トランジスタにも
適用することができるものである。この場合、第１のＮ
+型ベースポリシリコン膜６からドーパントを拡散させ
てポリシリコン膜９の一部をＮ+型に変化させて（低抵
抗化する）第２のＮ+型ベース電極用ポリシリコン膜
（ベース電極）１０を形成するようにすればよいもので
ある。ドーパントとしては、低抵抗化を実現することが
できるＮ型の物質であれば、いずれのものでもよい。
【００４５】
【発明の効果】以上説明したように本発明によれば、バ
イポーラ・トランジスタの動作速度を向上させることが
でき、かつ製造歩留まりを向上させて、コストを低減さ
せることができる。
イポーラ・トランジスタの動作速度を向上させることが
でき、かつ製造歩留まりを向上させて、コストを低減さ
せることができる。
【図１】本発明の一実施形態に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図２】従来例に係る半導体装置の製造方法において生
じる問題を工程順に示す断面図である。
じる問題を工程順に示す断面図である。
【図３】従来例に係る半導体装置の製造方法において生
じる問題を工程順に示す断面図である。
じる問題を工程順に示す断面図である。
【図４】従来例に係る半導体装置の製造方法を工程順に
示す断面図である。
示す断面図である。
【図５】従来例に係る半導体装置の製造方法を工程順に
示す断面図である。
示す断面図である。
【図６】従来例に係る半導体装置の製造方法を工程順に
示す断面図である。
示す断面図である。
【図７】本発明の一実施形態に係る半導体装置の製造方
法による効果を示す特性図である。
法による効果を示す特性図である。
１ 基板 ２ Ｎ+型コレクタ電極拡散層 ３ Ｎ-型コレクタ電極拡散層 ５ 第１の絶縁膜 ９ ポリシリコン膜 １０ 第２のＰ+型ベース電極ポリシリコン膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−199461（ＪＰ，Ａ) 特開 平９−260361（ＪＰ，Ａ) 特開 平８−97223（ＪＰ，Ａ) 特開 平６−61242（ＪＰ，Ａ) 特開 平５−129318（ＪＰ，Ａ) 特開 平５−121431（ＪＰ，Ａ) 特開 平４−250631（ＪＰ，Ａ) 特開 平３−224269（ＪＰ，Ａ) 特開 平３−142843（ＪＰ，Ａ) 特開 平２−30144（ＪＰ，Ａ) 特開 平１−302858（ＪＰ，Ａ) 特開 平１−208864（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/732
Claims (1)
- 【請求項１】 ＳＳＴを用いて、動作速度が速いバイポ
ーラ・トランジスタを有する半導体装置を製造する方法
であって、 後工程にてベース電極となるシリコン膜を、拡散層を含
む領域上に、ベース電極を支える絶縁膜の膜厚の５０〜
８０％の膜厚で成長させた後、前記シリコン膜を酸化さ
せずに熱処理を加え、ドーパントを拡散させて前記シリ
コン膜の一部を低抵抗化してベース電極を形成し、ドー
パントを含んでいない部分の前記シリコン膜はエッチン
グされるが、ドーパントを含んでいるベース電極用シリ
コン膜はエッチングされない薬液を用いて、エッチング
処理を行うことにより、前記ベース電極以外の前記シリ
コン膜をエッチング除去し、第１のベース拡散層となる
不純物を注入し、熱処理により前記ベース電極からの拡
散により第２のベース拡散層を形成し、前記熱処理によ
り、前記第１のベース拡散層と前記第２のベース拡散層
が接続されることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10650899A JP3356108B2 (ja) | 1999-04-14 | 1999-04-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10650899A JP3356108B2 (ja) | 1999-04-14 | 1999-04-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000299324A JP2000299324A (ja) | 2000-10-24 |
| JP3356108B2 true JP3356108B2 (ja) | 2002-12-09 |
Family
ID=14435381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10650899A Expired - Fee Related JP3356108B2 (ja) | 1999-04-14 | 1999-04-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3356108B2 (ja) |
-
1999
- 1999-04-14 JP JP10650899A patent/JP3356108B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000299324A (ja) | 2000-10-24 |
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