JPH05226353A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05226353A JPH05226353A JP3030392A JP3030392A JPH05226353A JP H05226353 A JPH05226353 A JP H05226353A JP 3030392 A JP3030392 A JP 3030392A JP 3030392 A JP3030392 A JP 3030392A JP H05226353 A JPH05226353 A JP H05226353A
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Abstract
(57)【要約】
【目的】 立型構造のバイポーラトランジスタの製造方
法、さらに詳しくは、立型バイポーラトランジスタのエ
ピタキシャル膜よりなるベース領域の形成方法に関し、
エッチングの制御性を向上して、所定の形状を有するベ
ース領域を形成する方法を提供することを目的とする。 【構成】 コレクタ層をなす半導体単結晶層１上に、第
１の絶縁膜２と第１の導電性半導体膜３と第２の絶縁膜
４とを続けて形成し、活性領域に半導体単結晶層１に達
する開口５を形成してベース層をなす第２の半導体層６
を形成し、次いで、フォトレジスト膜７を形成し、フォ
トレジスト膜７の上部をドライエッチング法を使用して
除去し、フォトレジスト膜７の下部を間欠エッチング法
を使用するか、または、ドライエッチングのエッチング
レートを遅くして除去して、第２の絶縁膜４上の第２の
半導体層６を露出し、露出する第２の半導体層６を湿式
エッチング法を使用して除去するように構成する。
法、さらに詳しくは、立型バイポーラトランジスタのエ
ピタキシャル膜よりなるベース領域の形成方法に関し、
エッチングの制御性を向上して、所定の形状を有するベ
ース領域を形成する方法を提供することを目的とする。 【構成】 コレクタ層をなす半導体単結晶層１上に、第
１の絶縁膜２と第１の導電性半導体膜３と第２の絶縁膜
４とを続けて形成し、活性領域に半導体単結晶層１に達
する開口５を形成してベース層をなす第２の半導体層６
を形成し、次いで、フォトレジスト膜７を形成し、フォ
トレジスト膜７の上部をドライエッチング法を使用して
除去し、フォトレジスト膜７の下部を間欠エッチング法
を使用するか、または、ドライエッチングのエッチング
レートを遅くして除去して、第２の絶縁膜４上の第２の
半導体層６を露出し、露出する第２の半導体層６を湿式
エッチング法を使用して除去するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、立型構造のバイポーラ
トランジスタの製造方法、さらに詳しくは、立型バイポ
ーラトランジスタのエピタキシャル膜よりなるベース領
域の形成方法に関する。
トランジスタの製造方法、さらに詳しくは、立型バイポ
ーラトランジスタのエピタキシャル膜よりなるベース領
域の形成方法に関する。
【０００２】
【従来の技術】エピタキシャルシリコン膜をベース層と
する立型構造のバイポーラトランジスタのベース領域の
従来の形成方法について以下に説明する。
する立型構造のバイポーラトランジスタのベース領域の
従来の形成方法について以下に説明する。
【０００３】図３（ａ）に示すように、シリコン基板１
上に２０００Å厚の酸化膜２と２５００Å厚のポリシリ
コン膜３と５００Å厚の窒化膜４とを順次積層形成し、
この積層膜をパターニングして活性領域にシリコン基板
１に達する開口５を形成する。次いで、光励起反応を利
用する低温ＣＶＤ法を使用してシリコン層６を形成す
る。この時、開口５に露出するシリコン基板１上にはエ
ピタキシャルシリコン層61が形成され、開口５の側壁と
窒化膜４上とにはポリシリコン層62が形成される。
上に２０００Å厚の酸化膜２と２５００Å厚のポリシリ
コン膜３と５００Å厚の窒化膜４とを順次積層形成し、
この積層膜をパターニングして活性領域にシリコン基板
１に達する開口５を形成する。次いで、光励起反応を利
用する低温ＣＶＤ法を使用してシリコン層６を形成す
る。この時、開口５に露出するシリコン基板１上にはエ
ピタキシャルシリコン層61が形成され、開口５の側壁と
窒化膜４上とにはポリシリコン層62が形成される。
【０００４】次いで、フォトレジスト膜７を形成し、酸
素プラズマを使用してなすドライエッチング法を使用し
てフォトレジスト膜７をエッチバックして、図３（ｂ）
に示すように、開口５内にフォトレジスト膜７を残留す
る。
素プラズマを使用してなすドライエッチング法を使用し
てフォトレジスト膜７をエッチバックして、図３（ｂ）
に示すように、開口５内にフォトレジスト膜７を残留す
る。
【０００５】図３（ｃ）に示すように、ドライエッチン
グ法を使用して窒化膜４上のポリシリコン層62を除去
し、ベース引き出し電極となるポリシリコン膜３に接続
するエピタキシャルシリコン層61よりなるベース層を形
成する。
グ法を使用して窒化膜４上のポリシリコン層62を除去
し、ベース引き出し電極となるポリシリコン膜３に接続
するエピタキシャルシリコン層61よりなるベース層を形
成する。
【０００６】
【発明が解決しようとする課題】フォトレジスト膜７の
膜厚は２μｍ程度と極めて厚く塗布されているため、こ
のフォトレジスト膜７を酸素プラズマを使用してドライ
エッチングする時のエッチング条件は、スループットを
上げるためにエッチングレートが速くなるように設定さ
れる。また、開口５内を除く領域のフォトレジスト膜７
が除去された時点でローディング効果（エッチング対象
面積が小さくなることによりエッチングレートが速くな
る現象）によってエッチングレートがさらに速くなる。
したがって、開口５内にフォトレジスト膜７を所定の膜
厚に残留させることは極めて困難である。
膜厚は２μｍ程度と極めて厚く塗布されているため、こ
のフォトレジスト膜７を酸素プラズマを使用してドライ
エッチングする時のエッチング条件は、スループットを
上げるためにエッチングレートが速くなるように設定さ
れる。また、開口５内を除く領域のフォトレジスト膜７
が除去された時点でローディング効果（エッチング対象
面積が小さくなることによりエッチングレートが速くな
る現象）によってエッチングレートがさらに速くなる。
したがって、開口５内にフォトレジスト膜７を所定の膜
厚に残留させることは極めて困難である。
【０００７】また、開口５内に埋め込まれたフォトレジ
スト膜７をマスクにして露出しているポリシリコン層62
を除去する際に、エミッタ電極とベース引き出し電極と
の絶縁を確実にするため、開口５の側壁部のポリシリコ
ン層62の上端をポリシリコン膜３の上面まで低くするこ
とが望まれる。ところが、ドライエッチング法を使用し
てエッチングする場合に、開口５内に埋め込まれたフォ
トレジスト膜７も同時にエッチングされることゝ、開口
５の側壁部のポリシリコン層62の垂直方向の膜厚が窒化
膜４上のポリシリコン層62の膜厚より大きいことから、
このようにエッチングを制御することは困難である。
スト膜７をマスクにして露出しているポリシリコン層62
を除去する際に、エミッタ電極とベース引き出し電極と
の絶縁を確実にするため、開口５の側壁部のポリシリコ
ン層62の上端をポリシリコン膜３の上面まで低くするこ
とが望まれる。ところが、ドライエッチング法を使用し
てエッチングする場合に、開口５内に埋め込まれたフォ
トレジスト膜７も同時にエッチングされることゝ、開口
５の側壁部のポリシリコン層62の垂直方向の膜厚が窒化
膜４上のポリシリコン層62の膜厚より大きいことから、
このようにエッチングを制御することは困難である。
【０００８】本発明の目的は、この欠点を解消すること
にあり、活性領域の開口内にベース層となるシリコン層
を形成するときのエッチングマスクとして使用されるフ
ォトレジスト膜のエッチング工程と、そのフォトレジス
ト膜をマスクにして開口内を除く領域のシリコン層を除
去するエッチング工程とにおけるエッチングの制御性を
向上して、所定の形状を有するベース領域を形成する方
法を提供することにある。
にあり、活性領域の開口内にベース層となるシリコン層
を形成するときのエッチングマスクとして使用されるフ
ォトレジスト膜のエッチング工程と、そのフォトレジス
ト膜をマスクにして開口内を除く領域のシリコン層を除
去するエッチング工程とにおけるエッチングの制御性を
向上して、所定の形状を有するベース領域を形成する方
法を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的は、下記いず
れの手段によっても達成される。第１の手段は、コレク
タ層をなす半導体単結晶層（１）上に、第１の絶縁膜
（２）と第１の導電性半導体膜（３）と第２の絶縁膜
（４）とを続けて形成し、活性領域に、前記の半導体単
結晶層（１）に達する開口（５）を形成してベース層を
なす第２の半導体層（６）を形成し、次いで、フォトレ
ジスト膜（７）を形成し、このフォトレジスト膜（７）
の上部をドライエッチング法を使用して除去し、フォト
レジスト膜（７）の下部を間欠エッチング法を使用して
除去して、前記の第２の絶縁膜（４）上の前記の第２の
半導体層（６）を露出し、この露出する第２の半導体層
（６）を湿式エッチング法を使用して除去する工程を有
する半導体装置の製造方法である。
れの手段によっても達成される。第１の手段は、コレク
タ層をなす半導体単結晶層（１）上に、第１の絶縁膜
（２）と第１の導電性半導体膜（３）と第２の絶縁膜
（４）とを続けて形成し、活性領域に、前記の半導体単
結晶層（１）に達する開口（５）を形成してベース層を
なす第２の半導体層（６）を形成し、次いで、フォトレ
ジスト膜（７）を形成し、このフォトレジスト膜（７）
の上部をドライエッチング法を使用して除去し、フォト
レジスト膜（７）の下部を間欠エッチング法を使用して
除去して、前記の第２の絶縁膜（４）上の前記の第２の
半導体層（６）を露出し、この露出する第２の半導体層
（６）を湿式エッチング法を使用して除去する工程を有
する半導体装置の製造方法である。
【００１０】第２の手段は、コレクタ層をなす半導体単
結晶層（１）上に、第１の絶縁膜（２）と第１の導電性
半導体膜（３）と第２の絶縁膜（４）とを続けて形成
し、活性領域に、前記の半導体単結晶層（１）に達する
開口（５）を形成してベース層をなす第２の半導体層
（６）を形成し、次いで、フォトレジスト膜（７）を形
成し、このフォトレジスト膜（７）の上部をドライエッ
チング法を使用して除去し、このフォトレジスト膜
（７）の下部を前記のドライエッチングのエッチングレ
ートを遅くして除去して、前記の第２の絶縁膜（４）上
の前記の第２の半導体層（６）を露出し、この露出する
第２の半導体層（６）を湿式エッチング法を使用して除
去する工程を有する半導体装置の製造方法である。
結晶層（１）上に、第１の絶縁膜（２）と第１の導電性
半導体膜（３）と第２の絶縁膜（４）とを続けて形成
し、活性領域に、前記の半導体単結晶層（１）に達する
開口（５）を形成してベース層をなす第２の半導体層
（６）を形成し、次いで、フォトレジスト膜（７）を形
成し、このフォトレジスト膜（７）の上部をドライエッ
チング法を使用して除去し、このフォトレジスト膜
（７）の下部を前記のドライエッチングのエッチングレ
ートを遅くして除去して、前記の第２の絶縁膜（４）上
の前記の第２の半導体層（６）を露出し、この露出する
第２の半導体層（６）を湿式エッチング法を使用して除
去する工程を有する半導体装置の製造方法である。
【００１１】
【作用】フォトレジスト膜７をドライエッチングする際
に第２の絶縁膜４上の第２の半導体層６が露出する直前
までは速いエッチングレートをもってエッチングし、第
２の半導体層６が露出する直前からドライエッチングを
間欠エッチング法またはエッチングレートが遅くなるエ
ッチング条件（例えば供給する電力を低減する。）に切
り換えるので、スループットをあまり低下させることな
くフォトレジスト膜７のエッチングの制御性を向上する
ことができ、開口５内に所望の高さにフォトレジスト膜
７を残留することができる。
に第２の絶縁膜４上の第２の半導体層６が露出する直前
までは速いエッチングレートをもってエッチングし、第
２の半導体層６が露出する直前からドライエッチングを
間欠エッチング法またはエッチングレートが遅くなるエ
ッチング条件（例えば供給する電力を低減する。）に切
り換えるので、スループットをあまり低下させることな
くフォトレジスト膜７のエッチングの制御性を向上する
ことができ、開口５内に所望の高さにフォトレジスト膜
７を残留することができる。
【００１２】また、過塩素酸系エッチング液を使用して
なす湿式エッチング法は、フォトレジスト膜と半導体層
との密着性を損なうためこれまで使用することができな
かったが、本発明においてはフォトレジスト膜７が開口
５内に埋め込まれていて密着性の影響が少ないため使用
可能であり、湿式エッチング法の特徴である等方性エッ
チングによって開口５の側壁部に第２の半導体層６を所
定の高さに残留することが可能である。
なす湿式エッチング法は、フォトレジスト膜と半導体層
との密着性を損なうためこれまで使用することができな
かったが、本発明においてはフォトレジスト膜７が開口
５内に埋め込まれていて密着性の影響が少ないため使用
可能であり、湿式エッチング法の特徴である等方性エッ
チングによって開口５の側壁部に第２の半導体層６を所
定の高さに残留することが可能である。
【００１３】
【実施例】以下、図面を参照して、本発明の一実施例に
係る半導体装置の製造方法の要旨に係るバイポーラトラ
ンジスタのベース領域の形成方法について説明する。
係る半導体装置の製造方法の要旨に係るバイポーラトラ
ンジスタのベース領域の形成方法について説明する。
【００１４】図１（ａ）参照 シリコン基板１上に、熱酸化法またはＣＶＤ法を使用し
て２０００Å厚の酸化シリコン膜２を形成し、次いで、
ＣＶＤ法を使用してポリシリコン膜３を２５００Å厚に
形成し、ボロン等のｐ型不純物をイオン注入する。次
に、ＣＶＤ法を使用して窒化シリコン膜４を５００Å厚
に形成する。
て２０００Å厚の酸化シリコン膜２を形成し、次いで、
ＣＶＤ法を使用してポリシリコン膜３を２５００Å厚に
形成し、ボロン等のｐ型不純物をイオン注入する。次
に、ＣＶＤ法を使用して窒化シリコン膜４を５００Å厚
に形成する。
【００１５】図１（ｂ）参照 ドライエッチング法を使用してパターニングし、活性領
域にシリコン基板１に達する開口５を形成する。
域にシリコン基板１に達する開口５を形成する。
【００１６】図１（ｃ）参照 光励起反応を利用した低温ＣＶＤ法を使用してジシラン
を分解堆積し、５００Å厚のシリコン層６を形成する。
この時、シリコン基板１上のシリコン層６はエピタキシ
ャルシリコン層61となり、開口５の側壁と窒化シリコン
膜４の上のシリコン層６はポリシリコン層62となる。次
いで、フォトレジスト膜７（例えばシップレイ社製ＭＰ
１３００）を２μｍ厚に塗布する。
を分解堆積し、５００Å厚のシリコン層６を形成する。
この時、シリコン基板１上のシリコン層６はエピタキシ
ャルシリコン層61となり、開口５の側壁と窒化シリコン
膜４の上のシリコン層６はポリシリコン層62となる。次
いで、フォトレジスト膜７（例えばシップレイ社製ＭＰ
１３００）を２μｍ厚に塗布する。
【００１７】図１（ｄ）参照 例えば酸素プラズマを利用するドライプロセスを使用し
てフォトレジスト膜７をエッチングする。膜厚の９０％
程度までを１．２μｍ／min のエッチングレートでエッ
チング除去した後、ドライエッチング方法を間欠エッチ
ング法に切り替えるか、または、供給電力を少なくして
エッチングレートを１／１０程度に遅くして残りの１０
％程度をエッチング除去し、開口５内にポリシリコン膜
３の上面と同一の高さにフォトレジスト膜７を残留す
る。
てフォトレジスト膜７をエッチングする。膜厚の９０％
程度までを１．２μｍ／min のエッチングレートでエッ
チング除去した後、ドライエッチング方法を間欠エッチ
ング法に切り替えるか、または、供給電力を少なくして
エッチングレートを１／１０程度に遅くして残りの１０
％程度をエッチング除去し、開口５内にポリシリコン膜
３の上面と同一の高さにフォトレジスト膜７を残留す
る。
【００１８】図１（ｅ）参照 開口５内に残留するフォトレジスト膜７をマスクにし
て、過塩素酸とリン酸と硝酸とフッ酸との混合液、また
は、フッ酸と硝酸との混合液等を使用してウェットエッ
チングをなし、露出しているポリシリコン層62を除去
し、次いで、フォトレジスト膜７を除去する。この結
果、開口５の側壁部にポリシリコン膜３の上面と同じ高
さにポリシリコン層62を残留させることができる。
て、過塩素酸とリン酸と硝酸とフッ酸との混合液、また
は、フッ酸と硝酸との混合液等を使用してウェットエッ
チングをなし、露出しているポリシリコン層62を除去
し、次いで、フォトレジスト膜７を除去する。この結
果、開口５の側壁部にポリシリコン膜３の上面と同じ高
さにポリシリコン層62を残留させることができる。
【００１９】図２参照 以下、通常の方法を使用して、ベース層61上にポリシリ
コンよりなるエミッタ電極８を形成し、ヒ素等のｎ型不
純物をイオン注入して熱処理を施し、ｎ型不純物をベー
ス層61に熱拡散させてエミッタ９を形成する。次いで、
エミッタ電極８に接触してエミッタメタル電極10を、ポ
リシリコン膜３よりなるベース引き出し電極に接触して
ベースメタル電極11を、コレクタ層12に接触してコレク
タメタル電極13をそれぞれ形成する。なお、14は素子分
離溝である。
コンよりなるエミッタ電極８を形成し、ヒ素等のｎ型不
純物をイオン注入して熱処理を施し、ｎ型不純物をベー
ス層61に熱拡散させてエミッタ９を形成する。次いで、
エミッタ電極８に接触してエミッタメタル電極10を、ポ
リシリコン膜３よりなるベース引き出し電極に接触して
ベースメタル電極11を、コレクタ層12に接触してコレク
タメタル電極13をそれぞれ形成する。なお、14は素子分
離溝である。
【００２０】
【発明の効果】以上説明したとおり、本発明に係る半導
体装置の製造方法においては、活性領域の開口内にエピ
タキシャルシリコン層よりなるベース層を形成する時に
使用されるフォトレジスト膜のエッチング工程を、フォ
トレジスト膜の上部は速いエッチングレートでエッチン
グし、下部は遅いエッチングレートでエッチングするこ
とによって、スループットの低下を少なくしてエッチン
グの制御性を高めることができるので、活性領域の開口
内にフォトレジスト膜を所定の高さに残留することがで
きる。そして、このフォトレジスト膜をマスクにしてウ
ェットエッチング法を使用して等方性エッチングするこ
とによって、活性領域の開口の側壁部にベース層とベー
ス引き出し電極とを接続するシリコン層を所定の高さに
形成することができ、バイポーラトランジスタの信頼性
を向上することができる。
体装置の製造方法においては、活性領域の開口内にエピ
タキシャルシリコン層よりなるベース層を形成する時に
使用されるフォトレジスト膜のエッチング工程を、フォ
トレジスト膜の上部は速いエッチングレートでエッチン
グし、下部は遅いエッチングレートでエッチングするこ
とによって、スループットの低下を少なくしてエッチン
グの制御性を高めることができるので、活性領域の開口
内にフォトレジスト膜を所定の高さに残留することがで
きる。そして、このフォトレジスト膜をマスクにしてウ
ェットエッチング法を使用して等方性エッチングするこ
とによって、活性領域の開口の側壁部にベース層とベー
ス引き出し電極とを接続するシリコン層を所定の高さに
形成することができ、バイポーラトランジスタの信頼性
を向上することができる。
【図１】本発明に係るバイポーラトランジスタのベース
領域形成工程図である。
領域形成工程図である。
【図２】バイポーラトランジスタの断面図である。
【図３】従来技術に係るバイポーラトランジスタのベー
ス領域形成工程図である。
ス領域形成工程図である。
１ 半導体単結晶層（シリコン基板） ２ 第１の絶縁膜（酸化シリコン膜） ３ 第１の導電性半導体膜（ドープドポリシリコン
膜） ４ 第２の絶縁膜（窒化シリコン膜） ５ 開口 ６ 第２の半導体層（シリコン層） 61 エピタキシャルシリコン層 62 ポリシリコン層 ７ フォトレジスト膜 ８ エミッタ電極（ポリシリコン） ９ エミッタ 10 エミッタメタル電極 11 ベースメタル電極 12 コレクタ層 13 コレクタメタル電極 14 素子分離溝
膜） ４ 第２の絶縁膜（窒化シリコン膜） ５ 開口 ６ 第２の半導体層（シリコン層） 61 エピタキシャルシリコン層 62 ポリシリコン層 ７ フォトレジスト膜 ８ エミッタ電極（ポリシリコン） ９ エミッタ 10 エミッタメタル電極 11 ベースメタル電極 12 コレクタ層 13 コレクタメタル電極 14 素子分離溝
Claims (2)
- 【請求項１】 コレクタ層をなす半導体単結晶層（１）
上に、第１の絶縁膜（２）と第１の導電性半導体膜
（３）と第２の絶縁膜（４）とを続けて形成し、 活性領域に、前記半導体単結晶層（１）に達する開口
（５）を形成し、 ベース層をなす第２の半導体層（６）を形成し、 フォトレジスト膜（７）を形成し、 該フォトレジスト膜（７）の上部をドライエッチング法
を使用して除去し、該フォトレジスト膜（７）の下部を
間欠エッチング法を使用して除去して、前記第２の絶縁
膜（４）上の前記第２の半導体層（６）を露出し、 該露出する第２の半導体層（６）を湿式エッチング法を
使用して除去する工程を有することを特徴とする半導体
装置の製造方法。 - 【請求項２】 コレクタ層をなす半導体単結晶層（１）
上に、第１の絶縁膜（２）と第１の導電性半導体膜
（３）と第２の絶縁膜（４）とを続けて形成し、 活性領域に、前記半導体単結晶層（１）に達する開口
（５）を形成し、 ベース層をなす第２の半導体層（６）を形成し、 フォトレジスト膜（７）を形成し、 該フォトレジスト膜（７）の上部をドライエッチング法
を使用して除去し、該フォトレジスト膜（７）の下部を
前記ドライエッチングのエッチングレートを遅くして除
去して、前記第２の絶縁膜（４）上の前記第２の半導体
層（６）を露出し、 該露出する第２の半導体層（６）を湿式エッチング法を
使用して除去する工程を有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030392A JPH05226353A (ja) | 1992-02-18 | 1992-02-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030392A JPH05226353A (ja) | 1992-02-18 | 1992-02-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226353A true JPH05226353A (ja) | 1993-09-03 |
Family
ID=12299989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3030392A Withdrawn JPH05226353A (ja) | 1992-02-18 | 1992-02-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226353A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004111852A (ja) * | 2002-09-20 | 2004-04-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2009295998A (ja) * | 2009-08-14 | 2009-12-17 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
-
1992
- 1992-02-18 JP JP3030392A patent/JPH05226353A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004111852A (ja) * | 2002-09-20 | 2004-04-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7851890B2 (en) | 2002-09-20 | 2010-12-14 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
| JP2009295998A (ja) * | 2009-08-14 | 2009-12-17 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
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