JP2004111852A - 半導体装置及びその製造方法 - Google Patents

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    • H01L29/7371—Vertical transistors
    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors

Abstract

【課題】非選択エピタキシャル法により半導体層を形成しても、エミッタとベースとを確実に接続して高い信頼性を確保することができる半導体装置及びその製造方法を提供する。
【解決手段】非選択エピタキシャル成長法により、ベース開口部８の内壁を覆うようにシリコン酸化膜７の全面にＳｉＧｅ膜９を成長させる。このときの成膜条件としては、ベース開口部８内において、底部９ａが単結晶からなり、側壁部９ｂ等のその他の部位が多結晶となると共に、側壁部９ｂの膜厚が底部９ａの膜厚の１．５倍以下になる成膜条件を選択する。このような非選択エピタキシャル成長では、原料ガスとして、モノシラン、水素、ジボラン及びゲルマンを用いる。このとき、モノシラン及び水素の各流量は、夫々２０ｓｃｃｍ、２０ｓｌｍとする。また、成長温度を６５０℃、ジボランの流量を７５ｓｃｃｍに設定し、ゲルマンの流量を３５ｓｃｃｍに設定する。
【選択図】　図９

Description

【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、バイポーラトランジスタの構成として、ベース引き出し層とコレクタとなる基板部位とが電気的に直接接続したものが開発されている。
【０００３】
また、近年では、バイポーラトランジスタの更なる微細化及び高性能化の要請に応えるべく、ベースの材料にＳｉＧｅ及び／又はＳｉＧｅＣを用い、非選択のエピタキシャル成長法によりこれを形成する手法が案出されている。
【０００４】
また、ＳｉＧｅ−ＨＢＴ（ヘテロ接合バイポーラトランジスタ）の製造方法では、非選択エピタキシャル法にて、Ｓｉ基板上にＳｉＧｅエピタキシャル膜を成長させ、絶縁膜上に多結晶のＳｉＧｅを成長させる方法が一般的に採用されている。
【０００５】
【特許文献１】
特開平５−６２９９１号公報
【特許文献２】
特開平１０−１２５６９１号公報
【特許文献３】
特開平１１−１２６７８１号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、バイポーラトランジスタのベースを形成する際に、非選択エピタキシャル成長法を用いると、エミッタとの接続が不安定となり、トランジスタとして機能しないという深刻な問題が発生することがある。このような場合、信頼性が低下してしまう。
【０００７】
また、ＳｉＧｅ−ＨＢＴでは、絶縁膜上のＳｉＧｅはベース電極までの引き出し配線として使われるが、通常の成長条件においては、膜厚が不足し抵抗を低くできない。このため、ベース電極が形成される部分では、ＳｉＧｅ上にＳｉ膜等によって積み増しを行うことにより、低抵抗化を図らなければならない。このため、製造工程が多くなってしまう。
【０００８】
本発明は、かかる問題点に鑑みてなされたものであって、非選択エピタキシャル法により半導体層を形成しても、エミッタとベースとを確実に接続して高い信頼性を確保することができる半導体装置及びその製造方法を提供することを第１の目的とし、少ない工程でベース抵抗が低いものを製造することができる半導体装置及びその製造方法を提供することを第２の目的とする。
【０００９】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、従来の製造方法では、ベース引き出し層の多結晶膜の膜厚と、ベース層の単結晶層の膜厚とを互いに独立して制御することが困難であるため、ベース引き出し層の多結晶膜の膜厚が厚くなりすぎていることが、ベースとエミッタとの接続が不安定となる原因となっていることを見出した。つまり、従来の方法では、図１に示すように、半導体基板１０１の表面にコレクタ１０２を形成し、その後、絶縁膜１０３及び多結晶シリコン膜１０６を形成し、これらにベース開口部を形成し、その内部にベース引き出し層を兼ねるベース層１０９を形成しているが、このベース層１０９の側壁部の厚さ（壁面に垂直な方向の厚さ）が大きくなりすぎて、その後にサイドウォール１１３を形成する際に、その材料となる絶縁膜１１３ａに十分な開口部が形成されず、ベース層１０９とエミッタ１１４とが接続されないのである。
【００１０】
本願発明者は、このような従来の技術の問題点の原因を見出した後、更に鋭意検討を重ねた結果、ＳｉＧｅ等をベース層に使用し、これをエピタキシャル成長させる際に、成膜温度及びソースガス量等を調整することにより、ベース開口部内に成長させる半導体層の底部及び側部での成長速度を互いに独立して制御できることに想到した。
【００１１】
そして、本願発明者は、これらの見解に基づいて、以下に示す発明の諸態様に想到した。
【００１２】
本発明に係る第１の半導体装置の製造方法は、バイポーラトランジスタを備えた半導体装置の製造方法を対象とする。この製造方法では、先ず、半導体基板の表面にコレクタを形成し、前記半導体基板上に絶縁膜を形成した後、前記絶縁膜上に導電膜を形成する。但し、コレクタの形成と絶縁膜の形成は、どちらを先に行ってもよい。次に、前記絶縁膜及び前記導電膜に、前記コレクタの少なくとも一部を露出する開口部を形成し、非選択エピタキシャル成長により、前記開口部内に、前記コレクタ及び前記導電膜に接続される半導体膜を形成する。次いで、前記半導体膜上にエミッタを形成する。そして、前記半導体膜を形成する際に、前記半導体膜の前記コレクタに接する部分を単結晶とし、前記導電膜に接する部分を多結晶とし、前記導電膜に接する部分の膜厚を、前記コレクタに接する部分の膜厚の１乃至２倍とする。
【００１３】
本発明に係る第２の半導体装置の製造方法は、バイポーラトランジスタを備えた半導体装置の製造方法を対象とする。この製造方法では、先ず、半導体基板の表面にコレクタを形成し、前記半導体基板上に、前記コレクタに整合する部分に開口部が形成された絶縁膜を形成する。次に、非選択エピタキシャル成長により、前記開口部内及び前記絶縁膜上に、前記コレクタに接する部分が単結晶からなるベースとして機能し、前記絶縁膜上の部分の膜厚が前記コレクタに接する部分の膜厚よりも厚い１層の膜からなる半導体膜を形成し、前記半導体膜の前記コレクタに接する部分上にエミッタを形成する。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置及びその製造方法について添付の図面を参照して具体的に説明する。
【００１５】
−本発明の基本的原理−
先ず、本発明の基本的原理について説明する。非選択エピタキシャル成長法とは、Ｓｉ基板等の単結晶半導体基板に、その表面が露出する領域と、絶縁膜等を用いてその表面が露出しない領域とを予め設けておき、半導体基板の表面が露出している領域に、半導体基板の結晶情報をもとに単結晶の膜を成長させ、半導体基板の表面が露出していない領域に、多結晶又は非晶質の膜を成長させる方法をいう。
【００１６】
これに対して、選択エピタキシャル成長法とは、Ｓｉ基板等の単結晶半導体基板の表面が露出している領域のみに、単結晶の膜を成長させ、半導体基板の表面が露出していない領域には膜を成長させない方法をいう。
【００１７】
ここで、本発明が対象とする非選択エピタキシャル成長の条件に関し、Ｓｉ基板等の半導体基板が露出していない領域において、多結晶の膜が成長する条件と、非晶質の膜が成長する条件との違いについて説明する。ここでは、便宜的に、単結晶のＳｉ基板上にＳｉ膜を非選択エピタキシャル成長法により成長させる方法を例に挙げて、説明する。
【００１８】
結晶情報の全くない絶縁膜（非晶質）上に多結晶膜が成長する場合、先ず、結晶情報の核となる結晶核が絶縁膜上に形成される。その後、この結晶核をもとにして多数の結晶粒が形成され、多結晶膜が成長する。結晶核が形成されるメカニズムは明らかではないが、結晶核が成長するには、堆積種が絶縁膜上に飛来した後、絶縁膜上を十分にマイグレーションする必要がある。
【００１９】
これに対して、結晶情報のない絶縁膜（非晶質）上に非晶質膜が成長する場合には、非晶質膜は無秩序に成長するため、結晶核の形成は必要とされない。このため、堆積種は絶縁膜上でマイグレーションも脱離もすることなく、成長を重ねていくことになる。
【００２０】
一般に、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法における結晶成長の律速段階は、反応律速及び供給律速の２つに分類される。
【００２１】
そして、反応律速下において、多結晶膜を成長させる場合には、成長温度を上げればよく、非晶質膜を成長させる場合には、成長温度を下げればよい。
【００２２】
一方、供給律速条件下では、原料の量を制御することで、多結晶膜又は非晶質膜のいずれを成長させるかを選択することができる。具体的には、多結晶膜を成長させる場合には、原料であるＳｉの量を低下させ、非晶質膜を成長させる場合には、Ｓｉの量を増加させればよい。例えば、多結晶膜を成長させる場合には、原料としてＳｉＨ４を使用し、非晶質膜を成長させる場合には、Ｓｉ２Ｈ６を使用すればよい。
【００２３】
但し、非選択エピタキシャル成長においては、Ｓｉ基板上には単結晶膜を成長させることを前提としているので、単独で多結晶膜又は非晶質膜を絶縁膜上に成長させるのと比べて、その成長条件の範囲は制限されることになる。
【００２４】
上記の説明では、Ｓｉの非選択エピタキシャル成長を例に挙げているが、ＳｉＧｅ系混晶の場合も、ほぼ同様の方法で、多結晶膜と非晶質膜とを選択して成長させることが可能である。但し、ＳｉＧｅの場合には、ＳｉにＧｅを添加することで、結晶化する温度が低下することが一般に知られており、多結晶化する温度及びガス圧の条件は、Ｓｉの非選択エピタキシャル成長とでは、厳密には異なる。
【００２５】
また、一般に、バッチ式成長装置においては、炉内ポジションでの膜厚均一性の観点から反応律速の条件下で成長が行われる場合が多い。一方、枚葉式成長装置においては、スループットの観点から、供給律速の条件下で成長が行われる場合が多い。
【００２６】
ここで、非選択エピタキシャル成長法では、反応律速条件下において、エピタキシャル膜（単結晶膜）と非晶質膜とを同時に形成することは、原理的に難しい。一方、供給律速条件下においては、成長条件を選択することによってエピタキシャル膜（単結晶膜）と非晶質膜とを同時に形成することが可能である。従って、本発明は、供給律速条件下で、非選択エピタキシャル成長法により、エピタキシャル膜（単結晶膜）と多結晶膜又は非晶質膜とを同時に成長する場合に、その効果を発揮する。
【００２７】
ＳｉＧｅ−ＨＢＴでは、ベース層をＳｉＧｅ混晶で形成する。このとき、ベース層はバンドギャップを連続して変えて電子のベース層中の走行スピードを加速する目的で、図２（ａ）及び（ｂ）に示すように、Ｇｅ濃度に傾斜を持たせるように設計する場合が多い。
【００２８】
ベース層のＧｅ濃度に傾斜をもたせる際のＳｉＨ４　ガス及びＧｅＨ４ガスの制御は、一般には、ＣＶＤ薄膜装置のガス供給部からのＧｅ原料ガスとＳｉ原料ガスの流量比を制御することによって行われる。
【００２９】
このようなベース層の形成が行われている中で、本願発明者は、前述のように、鋭意検討の結果、非選択エピタキシャル成長にて、ベース層となるＳｉＧｅエピタキシャル膜（単結晶膜）を形成すると同時に、絶縁膜上に多結晶膜又は非晶質膜を形成する場合に、ベース層となるＳｉＧｅエピタキシャル膜のＧｅプロファイル、成長温度、ソースガス流量等の条件を制御することによって、絶縁膜上に形成される膜の成長速度及び膜質（多結晶又は非晶質）を、エピタキシャル膜の成長速度及び膜質とは独立して制御することが可能であることを見出した。
【００３０】
図３は、エピタキシャル膜の成長温度を変化させたときの、エピタキシャル膜のＧｅ濃度と成長速度の比との関係を示すグラフであり、図４は、ＳｉＨ４の流量を変化させたときの、エピタキシャル膜のＧｅ濃度と成長速度の比との関係を示すグラフである。ここで、図３及び図４における成長速度の比とは、多結晶膜又は非晶質膜の成長速度とエピタキシャル膜の成長速度との比を示し、いずれの図においても、エピタキシャル膜のＧｅ濃度が変化するようにＧｅＨ４流量を変化させている。また、図３及び図４中の破線より上側では多結晶膜及び非晶質膜が成長し、下側では多結晶膜のみが成長した。
【００３１】
図３及び図４から分かるように、成長温度又はソースガス（ＳｉＨ４）量を変化させることによって、多結晶膜又は非晶質膜の成長速度を独立して変化させることが可能である。特に、非晶質膜が成長する場合には、エピタキシャル膜の成長速度に対する成長速度比を大きくとることができることが分かる。なお、エピタキシャル膜は、図３及び図４に示す範囲内では、単結晶として成長した。
【００３２】
即ち、図３に示すように、成長温度が低下するほど、堆積種の脱離が抑制されると共に、吸着反応が促進され、絶縁膜上の多結晶膜又は非晶質膜の成長速度が増大した。また、図４に示すように、ソースガス（ＳｉＨ４）流量が増加するほど、堆積種の脱離が抑制されると共に、吸着反応が促進され、絶縁膜上の多結晶膜又は非晶質膜の成長速度が増大した。また、図３及び図４によれば、多結晶の成長速度を単結晶の成長速度の１．８倍以下とすることにより、非晶質の部分を成長させずに多結晶膜を成長させることが可能である。
【００３３】
本願発明は、このような鋭意研究及び実験結果に基づいてなされたものであり、半導体基板上にベース、エミッタ及びコレクタが形成されたバイポーラトランジスタを備える半導体装置を対象とする。
【００３４】
−本発明の具体的な実施形態−
次に、本発明の具体的な実施形態について添付の図面を参照して説明する。
【００３５】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。第１の実施形態では、ｎｐｎ型のバイポーラトランジスタを例示し、便宜上、その構成を製造方法とともに説明する。図５乃至図１６は、本発明の第１の実施形態に係るバイポーラトランジスタ（半導体装置）の製造方法を工程順に示す断面図である。
【００３６】
このバイポーラトランジスタを製造するには、先ず、図５に示すように、ｐ型のシリコン基板等の半導体基板１の表層のコレクタを形成する予定の領域に、ｎ型不純物、ここではリンをドーズ量１×１０１４／ｃｍ２、加速エネルギ３００ｋｅＶの条件でイオン注入し、ｎ＋拡散領域２を形成する。このｎ＋拡散領域２がコレクタとして機能することになる。
【００３７】
続いて、いわゆるＬＯＣＯＳ法により半導体基板１の素子分離領域にフィールド酸化膜３を形成することにより、活性領域４を区画する。
【００３８】
その後、図６に示すように、ＣＶＤ法により全面にシリコン酸化膜５を形成する。シリコン酸化膜５の厚さは、例えば３０ｎｍ〜１００ｎｍとする。なお、ｎ＋拡散領域２を形成する前に、フィールド酸化膜３及びシリコン酸化膜５を形成してもよい。
【００３９】
次に、図７に示すように、シリコン酸化膜５の上に、例えばＣＶＤ法により多結晶シリコン膜６を形成した後、更にその上に、例えばＣＶＤ法によりシリコン酸化膜７を形成する。シリコン酸化膜７の厚さは、例えば３００ｎｍ〜７００ｎｍとする。
【００４０】
続いて、図８に示すように、フォトリソグラフィ及びそれに続くドライエッチングにより、シリコン酸化膜５、多結晶シリコン膜６及びシリコン酸化膜７からなる多層膜のベースを形成すべき領域を加工し、ｎ＋拡散領域２の表面の一部を露出させるベース開口部８をパターン形成する。多結晶シリコン膜６は、後の工程で形成されるベース層の引き出し層となる。
【００４１】
その後、図９に示すように、減圧式の非選択エピタキシャル成長法により、ベース開口部８の内壁を覆うようにシリコン酸化膜７の全面に半導体膜、ここではＳｉＧｅ膜９を成長させて形成する。ＳｉＧｅ膜９の厚さは、例えば８０ｎｍ程度とする。
【００４２】
このときの成膜条件としては、図３及び図４に基づいて、ベース開口部８内において、露出したｎ＋拡散領域２の表面を覆う底部９ａが単結晶からなり、側壁部９ｂ等のその他の部位が多結晶となると共に、側壁部９ｂの膜厚が底部９ａの膜厚の１．５倍以下になる成膜条件を選択する。即ち、図３及び図４中の破線よりも下側の条件を選択する。ここで、側壁部９ｂの膜厚とは、半導体基板１の表面に対して垂直な方向における厚さではなく、ベース開口部８の側面に対して垂直な方向における厚さをいう。
【００４３】
このような非選択エピタキシャル成長による成膜の条件の一例を以下に示す。例えば、減圧ＣＶＤ法の場合には、原料ガスとして、モノシラン（ＳｉＨ４）、水素（Ｈ２）、ジボラン（Ｂ２Ｈ６）及びゲルマン（ＧｅＨ４）を用いる。このとき、ＳｉＨ４及びＨ２の各流量は、例えば、夫々２０ｓｃｃｍ、２０ｓｌｍとする。また、ＳｉＧｅ膜９中のＧｅ濃度を１５原子％とする場合には、例えば、成膜雰囲気の圧力を１．０６７×１０４Ｐａ（８０Ｔｏｒｒ）、成長温度を６５０℃、単結晶からなる底部９ａの成長速度を１０ｎｍ／分と設定する。このとき、ジボランの流量は、例えばＳｉＧｅ膜９中のホウ素濃度が７×１０１９個／ｃｍ３程度となるように、７５ｓｃｃｍに設定し、ゲルマンの流量は、例えば３５ｓｃｃｍに設定する。
【００４４】
なお、上記の例では、底部９ａの成長速度を１０ｎｍ／分としているが、成長速度は、ＳｉＧｅ膜９中のＧｅ含有量（Ｇｅ濃度）に応じて適宜選択することが望ましい。
【００４５】
また、上記の例では、ＳｉＧｅ膜９を成膜しているが、この膜の替わりにＳｉＧｅＣ膜の単層膜又はＳｉＧｅＣ膜及びＳｉＧｅ膜の積層膜を成膜してもよい。ＳｉＧｅＣ膜を成膜する場合には、原料ガスとして、更にモノメチルシラン（ＳｉＨ３ＣＨ３）を用いればよい。なお、積層膜を成膜する場合には、ＳｉＧｅ膜上にＳｉＧｅＣ膜を形成することが好ましい。更に、ＳｉＧｅ膜９等の他に、所定の下地膜を介してＧａＡｓ膜又はＩｎＰ膜等を形成してもよい。
【００４６】
ＳｉＧｅ膜９を成膜した後は、図１０に示すように、ベース開口部８内を埋め込む膜厚で、全面にマスク材となるフォトレジスト１１を塗布する。
【００４７】
次に、図１１に示すように、フォトレジスト１１の全面を異方性エッチングすることにより、ベース開口部８の所定深さのみにフォトレジスト１１を残す。
【００４８】
次いで、図１２に示すように、フォトレジスト１１をマスクとしてＳｉＧｅ膜９を異方性ドライエッチングすることにより、ベース開口部９内のみにＳｉＧｅ膜９をフォトレジスト１１と同程度の深さで残存させ、ＳｉＧｅ膜９の他の部位を除去する。つまり、ＳｉＧｅ膜９のうち、底部９ａ及び側壁部９ｂのみを残存させる。この結果、単結晶からなる平坦な底部９ａと、この底部９ａに対して垂直で多結晶からなる側壁部９ｂとが一体化されてなるベース１２が形成される。このベース１２は、パターニングによって多結晶シリコン膜６から形成されたベース引き出し層１０に、側壁部９ｂによって電気的に接続されることとなる。
【００４９】
そして、図１３に示すように、フォトレジスト１１を灰化処理等により除去する。
【００５０】
続いて、図１４に示すように、ＣＶＤ法により全面にシリコン酸化膜を堆積し、その全面を異方性エッチング（エッチバック）することにより、ベース１２の底部９ａの中央部位の表面を露出させ、底部９ａの周辺部位、側壁部９ｂ及びシリコン酸化膜７の側面を覆うサイドウォール１３を形成する。このサイドウォール１３の形状は、例えばベース１２のベース開口部８の部位をテーパ状に開口する形状である。
【００５１】
その後、図１５に示すように、ＣＶＤ法により全面にｎ型多結晶シリコン膜又はアモルファスシリコン膜を堆積し、これをフォトリソグラフィ及びそれに続くドライエッチングにより加工して、その底部でベース１２の底部９ａと接続されるエミッタ１４を形成する。このとき、ｎ型多結晶シリコン膜又はアモルファスシリコン膜を堆積する際の熱の作用及びその後の熱処理により、その中に含有されたｎ型不純物の一部がベース１２の底部９ａの表層に拡散し、浅い接合１５が形成される。これにより、ベース１２とエミッタ１４との間のより確実な接続がなされることになる。
【００５２】
しかる後、図１６に示すように、層間絶縁膜１６の形成、コンタクトホール１７の形成、コレクタ電極１８ｃ、エミッタ電極１８ｅ及びベース電極１８ｂの形成、並びに配線層（図示せず）の形成等を経て、本実施形態のバイポーラトランジスタを完成させる。
【００５３】
以上説明したように、本実施形態によれば、ＳｉＧｅ膜９の成膜に際して、成膜条件を制御することによって、側壁部９ｂの膜厚を底部９ａの膜厚の１．５倍程度にしているので、例えベース開口部８の幅又はサイドウォール１３の膜厚にばらつきが生じたとしても、ベースとエミッタとの間の電気的な接続を確実に確保することが可能である。この結果、駆動速度や高周波特性等のトランジスタ特性を向上させ、エミッタの更なる縮小化を図ることが可能となり、信頼性の高いバイポーラトランジスタを実現することができる。
【００５４】
なお、側壁部９ｂの膜厚を底部９ａの膜厚の１倍未満とすると、側壁部９ｂにおける抵抗が高くなり、トランジスタ特性が低下してしまう。一方、側壁部９ｂの膜厚を底部９ａの膜厚の２倍を超えるものとすると、ベース開口部８の幅が狭くなり、ベースとエミッタとが接続されないことがある。従って、第１の実施形態では、側壁部９ｂの膜厚を底部９ａの膜厚の１倍乃至２倍、例えば１．５倍とする必要がある。
【００５５】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態では、ｎｐｎ型のバイポーラトランジスタを例示し、便宜上、その構成を製造方法とともに説明する。図１７乃至図２１は、本発明の第２の実施形態に係るバイポーラトランジスタ（半導体装置）の製造方法を工程順に示す断面図である。
【００５６】
このバイポーラトランジスタを製造するには、先ず、図１７に示すように、ｐ型のシリコン基板等の半導体基板１の表層のコレクタを形成する予定の領域に、ｎ型不純物、ここではリンをドーズ量１×１０１４／ｃｍ２、加速エネルギ３００ｋｅＶの条件でイオン注入し、ｎ＋拡散領域２を形成する。このｎ＋拡散領域２がコレクタとして機能することになる。なお、イオン注入を行う領域は、例えば素子活性領域を設ける予定の領域である。
【００５７】
続いて、いわゆるＬＯＣＯＳ法により半導体基板１の素子分離領域にフィールド酸化膜３を形成することにより、活性領域４を区画する。本実施形態では、フィールド酸化膜３の開口部が、ベース開口部８となる。
【００５８】
その後、図１８に示すように、減圧式の非選択エピタキシャル成長法により、ベース開口部８内及びフィールド酸化膜３の全面に半導体膜、ここではＳｉＧｅ膜９を成長させて形成する。
【００５９】
このときの成膜条件としては、図３及び図４に基づいて、ベース開口部８内において、露出したｎ＋拡散領域２の表面を覆う底部９ａが単結晶からなり、その他の部位が多結晶及び非晶質となると共に、フィールド絶縁膜３上の部位の膜厚が底部９ａの膜厚の２倍以上になる成膜条件を選択する。即ち、図３及び図４中の破線よりも上側の条件を含むように条件を選択する。本実施形態においては、底部９ａがベースとして機能し、その他の部位がベース引き出し層として機能する。
【００６０】
なお、ＳｉＧｅ膜９の非晶質の部分は、その後の熱処理により多結晶化するため、ＳｉＧｅ膜９の底部９ａ以外の部分は、ＳｉＧｅ膜９の成膜直後では多結晶の部分と非晶質の部分とが存在していても、最終的には多結晶膜の１層から構成される。
【００６１】
このような非選択エピタキシャル成長による成膜の条件の一例を以下に示す。例えば、減圧ＣＶＤ法の場合には、原料ガスに、モノシラン（ＳｉＨ４）、水素（Ｈ２）、ジボラン（Ｂ２Ｈ６）及びゲルマン（ＧｅＨ４）を用いる。このとき、ＳｉＨ４及びＨ２の各流量は、例えば、夫々２００ｓｃｃｍ、２０ｓｌｍとする。また、ＳｉＧｅ膜９中のＧｅ濃度を１５原子％とする場合には、例えば、成膜雰囲気の圧力を１．０６７×１０４Ｐａ（８０Ｔｏｒｒ）、成長温度を６００℃、単結晶からなる底部９ａの成長速度を１０ｎｍ／分と設定する。このとき、ジボランの流量は、例えばＳｉＧｅ膜９中のホウ素濃度が７×１０１９個／ｃｍ３程度となるように、２００ｓｃｃｍに設定し、ゲルマンの流量は、例えば１６０ｓｃｃｍに設定する。
【００６２】
なお、上記の例では、底部９ａの成長速度を１０ｎｍ／分としているが、成長速度は、ＳｉＧｅ膜９中のＧｅ含有量（Ｇｅ濃度）に応じて適宜選択することが望ましい。
【００６３】
また、上記の例では、ＳｉＧｅ膜９を成膜しているが、第１の実施形態と同様に、この膜の替わりにＳｉＧｅＣ膜の単層膜又はＳｉＧｅＣ膜及びＳｉＧｅ膜の積層膜を成膜してもよい。ＳｉＧｅＣ膜を成膜する場合には、原料ガスとして、更にモノメチルシラン（ＳｉＨ３ＣＨ３）を用いればよい。なお、積層膜を成膜する場合には、ＳｉＧｅ膜上にＳｉＧｅＣ膜を形成することが好ましい。更に、ＳｉＧｅ膜９等の他に、所定の下地膜を介してＧａＡｓ膜又はＩｎＰ膜等を形成してもよい。
【００６４】
ＳｉＧｅ膜９を成膜した後は、図１９に示すように、ＣＶＤ法により全面にシリコン酸化膜１３ａを堆積し、フォトリソグラフィ技術によるパターニング後、その開口部を異方性エッチング（エッチバック）することにより、底部９ａの中央部位の表面を露出させ、ＳｉＧｅ膜９のそれ以外の部位を覆うサイドウォール１３を形成する。このサイドウォール１３の形状は、例えば底部９ａのベース開口部８の部位をテーパ状に開口する形状である。
【００６５】
続いて、図２０に示すように、ＣＶＤ法により全面にｎ型多結晶シリコン膜又はアモルファスシリコン膜を堆積し、これをフォトリソグラフィ及びそれに続くドライエッチングにより加工して、その底部で底部９ａと接続されるエミッタ１４を形成する。このとき、ｎ型多結晶シリコン膜又はアモルファスシリコン膜を堆積する際の熱の作用及びその後の熱処理により、その中に含有されたｎ型不純物の一部が底部９ａの表層に拡散し、浅い接合１５が形成される。これにより、ベースとして機能する底部９ａとエミッタ１４との間のより確実な接続がなされることになる。
【００６６】
しかる後、図２１に示すように、層間絶縁膜１６の形成、コンタクトホール１７の形成、コレクタ電極１８ｃ、エミッタ電極１８ｅ及びベース電極１８ｂの形成、並びに配線層（図示せず）の形成等を経て、本実施形態のバイポーラトランジスタを完成させる。
【００６７】
従来のＳｉＧｅ−ＨＢＴの製造方法では、前述のように、非選択エピタキシャル成長により成膜した膜のみでは、ベース引き出し層として機能する多結晶膜の膜厚が不足するため、多結晶膜を成長させ、ベースとして機能する単結晶膜を成長させる領域を開口した後に、非選択エピタキシャル成長によって、単結晶ベース層を形成すると同時に、ベース引き出し層として機能する多結晶膜を積層することを行っている。
【００６８】
これに対し、本実施形態によれば、図１８に示すように、一度の非選択エピタキシャル成長で、ベースとして機能する単結晶からなる底部９ａとベース引き出し層として機能する多結晶膜とを成膜できる。このため、少なくとも多結晶膜の成長及びフォトリソグラフィの３工程（フォトレジストの形成、パターニング及びフォトレジストの除去）を短縮したうえで、従来と同等の信頼性の高いバイポーラトランジスタを実現させることができる。
【００６９】
なお、第１及び第２の実施形態では、ｎｐｎ型のバイポーラトランジスタを例示しているが、本発明はこれに限定されるものではなく、上記で説明したｎ型及びｐ型の構成部位を全て逆導電型に形成し、ｐｎｐ型のバイポーラトランジスタを実現することもできる。更には、本発明の製造方法を用いて、ベース膜厚の薄い高速トランジスタを備えた低消費電力のＢｉ−ＣＭＯＳトランジスタ及びバイポーラＩＣを実現することも可能である。
また、第１の実施形態においては、多結晶シリコン膜６の替わりにアルミニウム膜を成膜してもよい。更に、第１及び第２の実施形態のいずれにおいても、シリコン酸化膜７又は１３ａの替わりにシリコン窒化膜を成膜してもよい。
【００７０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７１】
（付記１）　表面にコレクタが形成された半導体基板と、
前記半導体基板上に形成され、前記コレクタに整合する部分に開口部が形成された絶縁膜と、
前記絶縁膜上に形成された導電膜と、
前記開口部内に形成され、前記コレクタに接する部分が単結晶からなり、前記導電膜に接する部分が多結晶からなり、前記導電膜に接する部分の膜厚は、前記コレクタに接する部分の膜厚の１乃至２倍である半導体膜と、
前記半導体膜上に形成されたエミッタと、
を有することを特徴とする半導体装置。
【００７２】
（付記２）　表面にコレクタが形成された半導体基板と、
前記半導体基板上に形成され、前記コレクタに整合する部分に開口部が形成された絶縁膜と、
前記開口部内及び前記絶縁膜上に形成され、前記コレクタに接する部分が単結晶からなり、前記絶縁膜上の部分の膜厚が前記コレクタに接する部分の膜厚よりも厚い１層の膜からなる半導体膜と、
前記半導体膜の前記コレクタに接する部分上に形成されたエミッタと、
を有することを特徴とする半導体装置。
【００７３】
（付記３）　前記半導体膜は、非晶質の部分を含有することを特徴とする付記２に記載の半導体装置。
【００７４】
（付記４）　前記半導体膜は、ＳｉＧｅ混晶膜及びＳｉＧｅＣ混晶膜からなる群から選択された少なくとも１種の膜からなることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【００７５】
（付記５）　前記導電膜は、多結晶シリコン膜及びアルミニウム膜からなる群から選択された１種の膜であることを特徴とする付記１又は４に記載の半導体装置。
【００７６】
（付記６）　前記絶縁膜は、シリコン酸化膜であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【００７７】
（付記７）　前記導電膜と前記エミッタとの間を絶縁する第２の絶縁膜を有することを特徴とする付記１、４、５又は６に記載の半導体装置。
【００７８】
（付記８）　前記半導体膜の前記絶縁膜上の部分と前記エミッタとの間を絶縁する第２の絶縁膜を有することを特徴とする付記２乃至６のいずれか１項に記載の半導体装置。
【００７９】
（付記９）　前記第２の絶縁膜は、シリコン酸化膜及びシリコン窒化膜からなる群から選択された１種の膜であることを特徴とする付記７又は８に記載の半導体装置。
【００８０】
（付記１０）　バイポーラトランジスタを備えた半導体装置の製造方法であって、
半導体基板の表面にコレクタを形成し、前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記絶縁膜及び前記導電膜に、前記コレクタの少なくとも一部を露出する開口部を形成する工程と、
非選択エピタキシャル成長により、前記開口部内に、前記コレクタ及び前記導電膜に接続される半導体膜を形成する工程と、
前記半導体膜上にエミッタを形成する工程と、
を有し、
前記半導体膜を形成する工程において、
前記半導体膜の前記コレクタに接する部分を単結晶とし、前記導電膜に接する部分を多結晶とし、
前記導電膜に接する部分の膜厚を、前記コレクタに接する部分の膜厚の１乃至２倍とすることを特徴とする半導体装置の製造方法。
【００８１】
（付記１１）　前記半導体膜を形成する工程において、前記多結晶の成長速度を前記単結晶の成長速度の１．８倍以下とすることを特徴とする付記１０に記載の半導体装置の製造方法。
【００８２】
（付記１２）　バイポーラトランジスタを備えた半導体装置の製造方法であって、
半導体基板の表面にコレクタを形成する工程と、
前記半導体基板上に、前記コレクタに整合する部分に開口部が形成された絶縁膜を形成する工程と、
非選択エピタキシャル成長により、前記開口部内及び前記絶縁膜上に、前記コレクタに接する部分が単結晶からなるベースとして機能し、前記絶縁膜上の部分の膜厚が前記コレクタに接する部分の膜厚よりも厚い１層の膜からなる半導体膜を形成する工程と、
前記半導体膜の前記コレクタに接する部分上にエミッタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００８３】
（付記１３）　前記半導体膜を形成する工程において、前記半導体膜中に非晶質の部分を含有させることを特徴とする付記１２に記載の半導体装置の製造方法。
【００８４】
（付記１４）　前記半導体膜として、ＳｉＧｅ混晶膜及びＳｉＧｅＣ混晶膜からなる群から選択された少なくとも１種の膜を形成することを特徴とする付記１０乃至１３のいずれか１項に記載の半導体装置の製造方法。
【００８５】
（付記１５）　前記導電膜として、多結晶シリコン膜及びアルミニウム膜からなる群から選択された１種の膜を形成することを特徴とする付記１０、１１又は１４に記載の半導体装置の製造方法。
【００８６】
（付記１６）　前記絶縁膜として、シリコン酸化膜を形成することを特徴とする付記１０乃至１５のいずれか１項に記載の半導体装置の製造方法。
【００８７】
（付記１７）　前記導電膜と前記エミッタとの間を絶縁する第２の絶縁膜を形成する工程を有することを特徴とする付記１０、１１、１４、１５又は１６に記載の半導体装置の製造方法。
【００８８】
（付記１８）　前記半導体膜の前記絶縁膜上の部分と前記エミッタとの間を絶縁する第２の絶縁膜を形成する工程を有することを特徴とする付記１２乃至１６のいずれか１項に記載の半導体装置の製造方法。
【００８９】
（付記１９）　前記第２の絶縁膜として、シリコン酸化膜及びシリコン窒化膜からなる群から選択された１種の膜を形成することを特徴とする付記１７又は１８に記載の半導体装置の製造方法。
【００９０】
【発明の効果】
以上詳述したように、本発明によれば、半導体膜に関し、コレクタに接する部分を単結晶とし、導電膜に接する部分を多結晶とすると共に、導電膜に接する部分の膜厚をコレクタに接する部分の膜厚の１乃至２倍とすることにより、基板の種類が変わってベースの形状や面積に変化が生じても、ベースとエミッタとの間の接続を確実に確保することができる。従って、トランジスタ特性を安定化させ、特性のばらつきを低減することができる。
【００９１】
また、同じく半導体膜に関し、コレクタに接する部分を単結晶とし、絶縁膜上の部分の膜厚をコレクタに接する部分の膜厚よりも厚い１層の膜から構成することにより、ベース引き出し層における抵抗を低く抑えながら製造工程数を低減させることができる。
【図面の簡単な説明】
【図１】従来のバイポーラトランジスタを備えた半導体装置を示す断面図である。
【図２】バイポーラトランジスタ中の位置とエネルギ及びＧｅ濃度との関係を示すグラフである。
【図３】エピタキシャル膜の成長温度を変化させたときの、エピタキシャル膜のＧｅ濃度と成長速度の比との関係を示すグラフである。
【図４】ＳｉＨ４の流量を変化させたときの、エピタキシャル膜のＧｅ濃度と成長速度の比との関係を示すグラフである。
【図５】本発明の第１の実施形態に係るバイポーラトランジスタ（半導体装置）の製造方法を示す断面図である。
【図６】同じく、本発明の第１の実施形態に係るバイポーラトランジスタの製造方法を示す断面図であり、図５に示す工程の次工程を示す図である。
【図７】同じく、本発明の第１の実施形態に係るバイポーラトランジスタの製造方法を示す断面図であり、図６に示す工程の次工程を示す図である。
【図８】同じく、本発明の第１の実施形態に係るバイポーラトランジスタの製造方法を示す断面図であり、図７に示す工程の次工程を示す図である。
【図９】同じく、本発明の第１の実施形態に係るバイポーラトランジスタの製造方法を示す断面図であり、図８に示す工程の次工程を示す図である。
【図１０】同じく、本発明の第１の実施形態に係るバイポーラトランジスタの製造方法を示す断面図であり、図９に示す工程の次工程を示す図である。
【図１１】同じく、本発明の第１の実施形態に係るバイポーラトランジスタの製造方法を示す断面図であり、図１０に示す工程の次工程を示す図である。
【図１２】同じく、本発明の第１の実施形態に係るバイポーラトランジスタの製造方法を示す断面図であり、図１１に示す工程の次工程を示す図である。
【図１３】同じく、本発明の第１の実施形態に係るバイポーラトランジスタの製造方法を示す断面図であり、図１２に示す工程の次工程を示す図である。
【図１４】同じく、本発明の第１の実施形態に係るバイポーラトランジスタの製造方法を示す断面図であり、図１３に示す工程の次工程を示す図である。
【図１５】同じく、本発明の第１の実施形態に係るバイポーラトランジスタの製造方法を示す断面図であり、図１４に示す工程の次工程を示す図である。
【図１６】同じく、本発明の第１の実施形態に係るバイポーラトランジスタの製造方法を示す断面図であり、図１５に示す工程の次工程を示す図である。
【図１７】本発明の第２の実施形態に係るバイポーラトランジスタ（半導体装置）の製造方法を示す断面図である。
【図１８】同じく、本発明の第２の実施形態に係るバイポーラトランジスタの製造方法を示す断面図であり、図１７に示す工程の次工程を示す図である。
【図１９】同じく、本発明の第２の実施形態に係るバイポーラトランジスタの製造方法を示す断面図であり、図１８に示す工程の次工程を示す図である。
【図２０】同じく、本発明の第２の実施形態に係るバイポーラトランジスタの製造方法を示す断面図であり、図１９に示す工程の次工程を示す図である。
【図２１】同じく、本発明の第２の実施形態に係るバイポーラトランジスタの製造方法を示す断面図であり、図２０に示す工程の次工程を示す図である。
【符号の説明】
１；半導体基板
２；ｎ＋拡散領域
３；フィールド酸化膜
４；活性領域
５；シリコン酸化膜
６；多結晶シリコン膜
７；シリコン酸化膜
８；ベース開口部
９；ＳｉＧｅ膜
９ａ；底部
９ｂ；側壁部
１０；ベース引き出し層
１１；フォトレジスト
１２；ベース
１３：サイドウォール
１４；エミッタ
１５；浅い結合

Claims (10)

  1. 表面にコレクタが形成された半導体基板と、
    前記半導体基板上に形成され、前記コレクタに整合する部分に開口部が形成された絶縁膜と、
    前記絶縁膜上に形成された導電膜と、
    前記開口部内に形成され、前記コレクタに接する部分が単結晶からなり、前記導電膜に接する部分が多結晶からなり、前記導電膜に接する部分の膜厚は、前記コレクタに接する部分の膜厚の１乃至２倍である半導体膜と、
    前記半導体膜上に形成されたエミッタと、
    を有することを特徴とする半導体装置。
  2. 表面にコレクタが形成された半導体基板と、
    前記半導体基板上に形成され、前記コレクタに整合する部分に開口部が形成された絶縁膜と、
    前記開口部内及び前記絶縁膜上に形成され、前記コレクタに接する部分が単結晶からなり、前記絶縁膜上の部分の膜厚が前記コレクタに接する部分の膜厚よりも厚い１層の膜からなる半導体膜と、
    前記半導体膜の前記コレクタに接する部分上に形成されたエミッタと、
    を有することを特徴とする半導体装置。
  3. 前記半導体膜は、非晶質の部分を含有することを特徴とする請求項２に記載の半導体装置。
  4. 前記半導体膜は、ＳｉＧｅ混晶膜及びＳｉＧｅＣ混晶膜からなる群から選択された少なくとも１種の膜からなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. バイポーラトランジスタを備えた半導体装置の製造方法であって、
    半導体基板の表面にコレクタを形成し、前記半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜上に導電膜を形成する工程と、
    前記絶縁膜及び前記導電膜に、前記コレクタの少なくとも一部を露出する開口部を形成する工程と、
    非選択エピタキシャル成長により、前記開口部内に、前記コレクタ及び前記導電膜に接続される半導体膜を形成する工程と、
    前記半導体膜上にエミッタを形成する工程と、
    を有し、
    前記半導体膜を形成する工程において、
    前記半導体膜の前記コレクタに接する部分を単結晶とし、前記導電膜に接する部分を多結晶とし、
    前記導電膜に接する部分の膜厚を、前記コレクタに接する部分の膜厚の１乃至２倍とすることを特徴とする半導体装置の製造方法。
  6. 前記半導体膜を形成する工程において、前記多結晶の成長速度を前記単結晶の成長速度の１．８倍以下とすることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. バイポーラトランジスタを備えた半導体装置の製造方法であって、
    半導体基板の表面にコレクタを形成する工程と、
    前記半導体基板上に、前記コレクタに整合する部分に開口部が形成された絶縁膜を形成する工程と、
    非選択エピタキシャル成長により、前記開口部内及び前記絶縁膜上に、前記コレクタに接する部分が単結晶からなるベースとして機能し、前記絶縁膜上の部分の膜厚が前記コレクタに接する部分の膜厚よりも厚い１層の膜からなる半導体膜を形成する工程と、
    前記半導体膜の前記コレクタに接する部分上にエミッタを形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  8. 前記半導体膜を形成する工程において、前記半導体膜中に非晶質の部分を含有させることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記半導体膜として、ＳｉＧｅ混晶膜及びＳｉＧｅＣ混晶膜からなる群から選択された少なくとも１種の膜を形成することを特徴とする請求項５乃至８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記導電膜として、多結晶シリコン膜及びアルミニウム膜からなる群から選択された１種の膜を形成することを特徴とする請求項５、６又は９に記載の半導体装置の製造方法。
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