KR20040025853A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 비(非)선택 에피택셜법에 의해 반도체층을 형성하여도 이미터와 베이스를 확실하게 접속하여 높은 신뢰성을 확보할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
비선택 에피택셜 성장법에 의해 베이스 개구부(8)의 내벽을 덮도록 실리콘 산화막(7)의 전면(全面)에 SiGe막(9)을 성장시킨다. 이 때의 막 형성 조건으로서는 베이스 개구부(8)내에 있어서 바닥부(9a)가 단결정으로 이루어지고, 측벽부(9b) 등의 기타 부위가 다결정이 되는 동시에, 측벽부(9b)의 막 두께가 바닥부(9a)의 막 두께의 1.5배 이하가 되는 막 형성 조건을 선택한다. 이러한 비선택 에피택셜 성장에서는 모노실란, 수소, 디보란 및 게르마늄을 원료 가스로서 이용한다. 이 때, 모노실란 및 수소의 각 유량은 각각 20 sccm, 20 slm으로 한다. 또한, 성장 온도를 650℃, 디보란의 유량을 75 sccm으로 설정하고, 게르마늄의 유량을 35 sccm으로 설정한다.
Description
본 발명은 바이폴라 트랜지스터를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 바이폴라 트랜지스터의 구성으로서, 베이스 인출층과 컬렉터가 되는 기판 부위가 전기적으로 직접 접속한 것이 개발되어 있다.
또한, 최근에는 바이폴라 트랜지스터의 더욱 더해가는 미세화 및 고성능화의 요청에 응하기 위해 베이스의 재료에 SiGe 및/또는 SiGeC을 이용하여, 비선택의 에피택셜 성장법에 의해 이것을 형성하는 방법이 창안되고 있다.
또한, SiGe-HBT(헤테로 접합 바이폴라 트랜지스터)의 제조 방법에서는 비선택 에피택셜법에 의해 Si 기판상에 SiGe 에피택셜막을 성장시키고, 절연막상에 다결정의 SiGe를 성장시키는 방법이 일반적으로 이용되고 있다.
[특허문헌 1]
일본 특허 공개 평성 제5-62991호 공보
[특허문헌 2]
일본 특허 공개 평성 제10-125691호 공보
[특허문헌 3]
일본 특개 공개 평성 제11-126781호 공보
그러나, 바이폴라 트랜지스터의 베이스를 형성할 때에, 비선택 에피택셜 성장법을 이용하면, 이미터와의 접속이 불안정하게 되고, 트랜지스터로서 기능하지 않는다고 하는 심각한 문제가 발생하는 경우가 있다. 이러한 경우, 신뢰성이 저하되어 버린다.
또한, SiGe-HBT에서는 절연막상의 SiGe는 베이스 전극까지의 인출 배선으로서 사용되지만, 통상의 성장 조건에 있어서는 막 두께가 부족하여 저항을 낮출 수 없다. 이 때문에, 베이스 전극이 형성되는 부분에서는, SiGe상에 Si막 등에 의해 적층을 행함으로써, 저 저항화를 도모해야 한다. 이 때문에, 제조 공정이 많아지게 된다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로서, 비선택 에피택셜법에 의해 반도체층을 형성하여도 이미터와 베이스를 확실하게 접속하여 높은 신뢰성을 확보할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 제1 목적으로 하고, 적은 공정으로 베이스 저항이 낮은 것을 제조할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 제2 목적으로 한다.
도 1은 종래의 바이폴라 트랜지스터를 구비한 반도체 장치를 도시한 단면도.
도 2는 바이폴라 트랜지스터중의 위치와 에너지 및 Ge 농도와의 관계를 도시한 그래프.
도 3은 에피택셜막의 성장 온도를 변화시켰을 때의 에피택셜막의 Ge 농도와 성장 속도의 비와의 관계를 도시한 그래프.
도 4는 SiH4의 유량을 변화시켰을 때의 에피택셜막의 Ge 농도와 성장 속도의 비와의 관계를 도시한 그래프.
도 5는 본 발명의 제1 실시예에 따른 바이폴라 트랜지스터(반도체 장치)의 제조 방법을 도시한 단면도.
도 6은 동 본 발명의 제1 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 도시한 단면도로서, 도 5에 도시된 공정의 다음 공정을 도시하는 도면.
도 7은 동 본 발명의 제1 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 도시한 단면도로서, 도 6에 도시된 공정의 다음 공정을 도시하는 도면.
도 8은 동 본 발명의 제1 실시예에 따른 바이폴라 트랜지스터의 제조 방법을도시한 단면도로서, 도 7에 도시된 공정의 다음 공정을 도시하는 도면.
도 9는 동 본 발명의 제1 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 도시한 단면도로서, 도 8에 도시된 공정의 다음 공정을 도시하는 도면.
도 10은 동 본 발명의 제1 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 도시한 단면도로서, 도 9에 도시된 공정의 다음 공정을 도시하는 도면.
도 11은 동 본 발명의 제1 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 도시하는 단면도로서, 도 10에 도시된 공정의 다음 공정을 도시하는 도면.
도 12는 동 본 발명의 제1 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 도시한 단면도로서, 도 11에 도시된 공정의 다음 공정을 도시하는 도면.
도 13은 동 본 발명의 제1 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 도시한 단면도로서, 도 12에 도시된 공정의 다음 공정을 도시하는 도면.
도 14는 동 본 발명의 제1 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 도시한 단면도로서, 도 13에 도시된 공정의 다음 공정을 도시하는 도면.
도 15는 동 본 발명의 제1 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 도시한 단면도로서, 도 14에 도시된 공정의 다음 공정을 도시하는 도면.
도 16은 동 본 발명의 제1 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 도시한 단면도로서, 도 15에 도시된 공정의 다음 공정을 도시하는 도면.
도 17은 본 발명의 제2 실시예에 따른 바이폴라 트랜지스터(반도체 장치)의 제조 방법을 도시한 단면도.
도 18은 동 본 발명의 제2 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 도시한 단면도로서, 도 17에 도시된 공정의 다음 공정을 도시하는 도면.
도 19는 동 본 발명의 제2 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 도시한 단면도로서, 도 18에 도시된 공정의 다음 공정을 도시하는 도면.
도 20은 동 본 발명의 제2 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 도시한 단면도로서, 도 19에 도시된 공정의 다음 공정을 도시하는 도면.
도 21은 동 본 발명의 제2 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 도시한 단면도로서, 도 20에 도시된 공정의 다음 공정을 도시하는 도면.
도 22는 Si막의 막 형성 온도와 성장 속도의 비와의 관계를 도시한 그래프.
도 23은 Si막의 SiH4의 유량과 성장 속도의 비와의 관계를 도시한 그래프.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2 : n+확산 영역
3 : 필드 산화막
4 : 활성 영역
5 : 실리콘 산화막
6 : 다결정 실리콘막
7 : 실리콘 산화막
8 : 베이스 개구부
9 : SiGe막
9a : 바닥부
9b : 측벽부
10 : 베이스 인출층
11 : 포토레지스트
12 : 베이스
13 : 측벽
14 : 이미터
15 : 얕은 결합
본원 발명자는 예의 검토의 결과, 종래의 제조 방법에서는, 베이스 인출층의 다결정막의 막 두께와, 베이스층의 단결정층의 막 두께를 서로 독립적으로 제어하는 것이 곤란하기 때문에, 베이스 인출층의 다결정막의 막 두께가 지나치게 두꺼워지고 있는 것이 베이스와 이미터와의 접속이 불안정해지는 원인이 되고 있는 것을 발견하였다. 즉, 종래의 방법에서는 도 1에 도시한 바와 같이 반도체 기판(101)의 표면에 컬렉터(102)를 형성하고, 그 후 절연막(103) 및 다결정 실리콘막(106)을 형성하며, 이들에 베이스 개구부를 형성하고, 그 내부에 베이스 인출층을 겸한 베이스층(109)을 형성하고 있지만, 이 베이스층(109)의 측벽부의 두께(벽면에 수직인 방향의 두께)가 너무 두꺼워지며, 그 후에 측벽(113)을 형성할 때에 그 재료가 되는 절연막(113a)에 충분한 개구부가 형성되지 않아서, 베이스층(109)과 이미터(114)가 접속되지 않는 것이다.
본원 발명자는 이러한 종래 기술의 문제점의 원인을 발견한 후, 예의 검토를 더욱 거듭한 결과, SiGe 등을 베이스층으로 사용하고, 이것을 에피택셜 성장시킬 때에, 막 형성 온도 및 소스 가스량 등을 조정함으로써, 베이스 개구부내에 성장시키는 반도체층의 바닥부 및 측부에서의 성장 속도를 서로 독립적으로 제어할 수 있는 것에 도달하였다.
그리고, 본원 발명자는 이들 견해에 기초하여 이하에 나타내는 발명의 여러가지 형태에 도달하였다.
본 발명에 따른 제1 반도체 장치의 제조 방법은 바이폴라 트랜지스터를 구비한 반도체 장치의 제조 방법을 대상으로 한다. 이 제조 방법에서는, 우선 반도체 기판의 표면에 컬렉터를 형성하고, 상기 반도체 기판상에 절연막을 형성한 후, 상기 절연막상에 도전막을 형성한다. 단, 컬렉터의 형성과 절연막의 형성은 어느 쪽을 먼저 행하여도 좋다. 다음에, 상기 절연막 및 상기 도전막에 상기 컬렉터의 적어도 일부를 노출하는 개구부를 형성하고, 비선택 에피택셜 성장에 의해 상기 개구부내에 상기 컬렉터 및 상기 도전막에 접속되는 반도체막을 형성한다. 계속해서, 상기 반도체막상에 이미터를 형성한다. 그리고, 상기 반도체막을 형성할 때에, 상기 반도체막의 상기 컬렉터에 접하는 부분을 단결정으로 하고, 상기 도전막에 접하는 부분을 다결정으로 하며, 상기 도전막에 접하는 부분의 막 두께를 상기 컬렉터에 접하는 부분의 막 두께의 1배 내지 2배로 한다.
본 발명에 따른 제2 반도체 장치의 제조 방법은, 바이폴라 트랜지스터를 구비한 반도체 장치의 제조 방법을 대상으로 한다. 이 제조 방법에서는, 우선, 반도체 기판의 표면에 컬렉터를 형성하고, 상기 반도체 기판상에, 상기 컬렉터에 정합하는 부분에 개구부가 형성된 절연막을 형성한다. 다음에, 비선택 에피택셜 성장에 의해 상기 개구부내 및 상기 절연막상에, 상기 컬렉터에 접하는 부분이 단결정으로 이루어진 베이스로서 기능하고, 상기 절연막상의 부분의 막 두께가 상기 컬렉터에 접하는 부분의 막 두께보다도 두꺼운 1층의 막으로 이루어진 반도체막을 형성하며, 상기 반도체막의 상기 컬렉터에 접하는 부분상에 이미터를 형성한다.
이하, 본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법에 대해서 첨부의 도면을 참조하여 구체적으로 설명한다.
-본 발명의 기본적 원리-
우선, 본 발명의 기본적 원리에 대해서 설명한다. 비선택 에피택셜 성장법이란, Si 기판 등의 단결정 반도체 기판에 그 표면이 노출되는 영역과, 절연막 등을 이용하여 그 표면이 노출되지 않는 영역을 미리 마련해 두고, 반도체 기판의 표면이 노출되고 있는 영역에 반도체 기판의 결정 정보를 바탕으로 단결정의 막을 성장시키며, 반도체 기판의 표면이 노출되지 않는 영역에 다결정 또는 비정질의 막을 성장시키는 방법을 말한다.
이것에 대하여, 선택 에피택셜 성장법이란, Si 기판 등의 단결정 반도체 기판의 표면이 노출되고 있는 영역에만 단결정의 막을 성장시키고, 반도체 기판의 표면이 노출되지 않는 영역에는 막을 성장시키지 않는 방법을 말한다.
여기서, 본 발명이 대상으로 하는 비선택 에피택셜 성장의 조건에 관하여, Si 기판 등의 반도체 기판이 노출되지 않는 영역에 있어서, 다결정의 막이 성장하는 조건과, 비정질의 막이 성장하는 조건의 차이에 대해서 설명한다. 여기서는, 편의상, 단결정의 Si 기판상에 Si막을 비선택 에피택셜 성장법에 의해 성장시키는 방법을 예를 들어 설명한다.
결정 정보가 전혀 없는 절연막(비정질)상에 다결정막이 성장하는 경우, 우선, 결정 정보의 핵이 되는 결정핵이 절연막상에 형성된다. 그 후, 이 결정핵을 바탕으로 하여 다수의 결정립이 형성되고, 다결정막이 성장한다. 결정핵이 형성되는메카니즘은 분명하지 않지만, 결정핵이 성장하기 위해서는 퇴적종이 절연막상에 날아와 닿은 후, 절연막상을 충분히 마이그레이션할 필요가 있다.
이것에 대하여, 결정 정보가 없는 절연막(비정질)상에 비정질막이 성장하는 경우에는, 비정질막은 무질서하게 성장하기 때문에, 결정핵의 형성은 필요로 되지 않는다. 이 때문에, 퇴적종은 절연막상에서 마이그레이션도 이탈도 하지 않고, 성장을 거듭해 나가게 된다.
일반적으로, 열CVD(Chemical Vapor Deposition)법에 있어서의 결정 성장의 속도 제어(rate-controlling) 단계는 반응 속도 제어 및 공급 속도 제어의 2개로 분류된다.
그리고, 반응 속도 제어하에 있어서, 다결정막을 성장시키는 경우에는 성장 온도를 상승시키면 되고, 비정질막을 성장시키는 경우에는 성장 온도를 저하시키면 된다.
한편, 공급 속도 제어 조건하에서는 원료의 양을 제어함으로써, 다결정막 또는 비정질막 중 어느 하나를 성장시키는지를 선택할 수 있다. 구체적으로는, 다결정막을 성장시키는 경우에는 원료인 Si의 양을 저하시키고, 비정질막을 성장시키는 경우에는 Si의 양을 증가시키면 된다. 예컨대, 다결정막을 성장시키는 경우에는 원료로서 SiH4를 사용하고, 비정질막을 성장시키는 경우에는 Si2H6을 사용하면 된다.
단, 비선택 에피택셜 성장에 있어서는, Si 기판상에는 단결정막을 성장시키는 것을 전제로 하고 있기 때문에, 단독으로 다결정막 또는 비정질막을 절연막상에성장시키는 것에 비해 그 성장 조건의 범위는 제한되게 된다.
상기 설명에서는, Si의 비선택 에피택셜 성장을 예를 들고 있지만, SiGe계 혼성 결정(mixed crystal)의 경우에도, 거의 같은 방법으로 다결정막과 비정질막을 선택하여 성장시키는 것이 가능하다. 단, SiGe의 경우에는 Si에 Ge를 첨가함으로써, 결정화하는 온도가 저하되는 것이 일반적으로 알려져 있고, 다결정화하는 온도 및 가스압의 조건은 Si의 비선택 에피택셜 성장과는 엄밀하게는 다르다.
또한, 일반적으로, 배치식 성장 장치에 있어서는 로(furnace)내 포지션에서의 막 두께 균일성의 관점에서 반응 속도 제어의 조건하에서 성장이 행해지는 경우가 많다. 한편, 낱장식 성장 장치에 있어서는 작업 처리량의 관점에서 공급 속도 제어의 조건하에서 성장이 행해지는 경우가 많다.
여기서, 비선택 에피택셜 성장법에서는 반응 속도 제어 조건하에 있어서 에피택셜막(단결정막)과 비정질막을 동시에 형성하는 것은 원리적으로 어렵다. 한편, 공급 속도 제어 조건하에 있어서는 성장 조건을 선택함으로써, 에피택셜막(단결정막)과 비정질막을 동시에 형성하는 것이 가능하다. 따라서, 본 발명은 공급 속도 제어 조건하에서, 비선택 에피택셜 성장법에 의해 에피택셜막(단결정막)과 다결정막 또는 비정질막을 동시에 성장하는 경우에 그 효과를 발휘한다.
SiGe-HBT에서는 베이스층을 SiGe 혼성 결정으로 형성한다. 이 때, 베이스층은 밴드 갭을 연속해서 바꿔 전자 베이스층 속의 주행 스피드를 가속시킬 목적으로, 도 2의 (a) 및 도 2의 (b)에 도시한 바와 같이, Ge 농도에 경사를 갖게 하도록 설계하는 경우가 많다.
베이스층의 Ge 농도에 경사를 갖게 할 때의 SiH4가스 및 GeH4가스의 제어는, 일반적으로는, CVD 박막 장치의 가스 공급부로부터의 Ge 원료 가스와 Si 원료 가스의 유량비를 제어함으로써 행해진다.
이러한 베이스층의 형성이 행해지고 있는 중에, 본원 발명자는 전술한 바와 같이, 예의 검토의 결과, 비선택 에피택셜 성장으로써, 베이스층이 되는 SiGe 에피택셜막(단결정막)을 형성하는 동시에, 절연막상에 다결정막 또는 비정질막을 형성하는 경우에, 베이스층이 되는 SiGe 에피택셜막의 Ge 프로파일, 성장 온도, 소스 가스 유량 등의 조건을 제어함으로써, 절연막상에 형성되는 막의 성장 속도 및 막질(膜質)(다결정 또는 비정질)을 에피택셜막의 성장 속도 및 막질과는 독립적으로 제어하는 것이 가능한 것을 발견하였다.
도 3은 에피택셜막의 성장 온도를 변화시켰을 때의 에피택셜막의 Ge 농도와 성장 속도의 비와의 관계를 도시하는 그래프이고, 도 4는 SiH4의 유량을 변화시켰을 때의 에피택셜막의 Ge 농도와 성장 속도의 비와의 관계를 도시하는 그래프이다. 여기서, 도 3 및 도 4에 있어서의 성장 속도의 비란, 다결정막 또는 비정질막의 성장 속도와 에피택셜막의 성장 속도와의 비를 나타내고, 양쪽 모든 도면에 있어서, 에피택셜막의 Ge 농도가 변화되도록 GeH4유량을 변화시키고 있다. 또한, 도 3 및 도 4 중의 점선보다 상측에서는 다결정막 및 비정질막이 성장하고, 하측에서는 다결정막만이 성장하였다.
도 3 및 도 4로부터 알 수 있는 바와 같이, 성장 온도 또는 소스 가스(SiH4)량을 변화시킴으로써, 다결정막 또는 비정질막의 성장 속도를 독립적으로 변화시키는 것이 가능하다. 특히, 비정질막이 성장하는 경우에는, 에피택셜막의 성장 속도 에 대한 성장 속도비를 크게 취할 수 있는 것을 알 수 있다. 또한, 에피택셜막은 도 3 및 도 4에 도시하는 범위내에서는 단결정으로서 성장하였다.
즉, 도 3에 도시한 바와 같이, 성장 온도가 저하할수록 퇴적종의 이탈이 억제되는 동시에, 흡착 반응이 촉진되고 절연막상의 다결정막 또는 비정질막의 성장 속도가 증대하였다. 또한, 도 4에 도시한 바와 같이, 소스 가스(SiH4) 유량이 증가할 수록 퇴적종의 이탈이 억제되는 동시에, 흡착 반응이 촉진되고 절연막상의 다결정막 또는 비정질막의 성장 속도가 증대하였다. 또한, 도 3 및 도 4에 의하면, 다결정의 성장 속도를 단결정의 성장 속도의 1.8배 이하로 함으로써, 비정질 부분을 성장시키지 않고서 다결정막을 성장시키는 것이 가능하다.
본원 발명은 이러한 예의 연구 및 실험 결과에 기초하여 이루어진 것으로, 반도체 기판상에 베이스, 이미터 및 컬렉터가 형성된 바이폴라 트랜지스터를 구비하는 반도체 장치를 대상으로 한다.
-본 발명의 구체적인 실시예-
다음에, 본 발명의 구체적인 실시예에 대해서 첨부의 도면을 참조하여 설명한다.
(제1 실시예)
우선, 본 발명의 제1 실시예에 대해서 설명한다. 제1 실시예에서는 npn형의바이폴라 트랜지스터를 예시하고, 편의상, 그 구성을 제조 방법과 함께 설명한다. 도 5 내지 도 16은 본 발명의 제1 실시예에 따른 바이폴라 트랜지스터(반도체 장치)의 제조 방법을 공정 순으로 도시하는 단면도이다.
이 바이폴라 트랜지스터를 제조하기 위해서는, 우선 도 5에 도시한 바와 같이, p형의 실리콘 기판 등의 반도체 기판(1)의 표층의 컬렉터를 형성할 예정인 영역에, n형 불순물, 여기서는 인을 도우즈량 1 ×1014/㎠, 가속 에너지 300 keV의 조건으로 이온 주입하여 n+확산 영역(2)을 형성한다. 이 n+확산 영역(2)이 컬렉터로서 기능하게 된다.
계속해서, 소위 LOCOS법에 의해 반도체 기판(1)의 소자 분리 영역에 필드 산화막(3)을 형성함으로써 활성 영역(4)을 구획한다.
그 후, 도 6에 도시한 바와 같이, CVD법에 의해 전면(全面)에 실리콘 산화막(5)을 형성한다. 실리콘 산화막(5)의 두께는, 예컨대 30 ㎚∼100 ㎚로 한다. 또한, n+확산 영역(2)을 형성하기 전에 필드 산화막(3) 및 실리콘 산화막(5)을 형성하여도 좋다.
다음에, 도 7에 도시한 바와 같이, 실리콘 산화막(5) 위에 예컨대 CVD법에 의해 다결정 실리콘막(6)을 형성한 후, 추가로 그 위에 예컨대 CVD법에 의해 실리콘 산화막(7)을 형성한다. 실리콘 산화막(7)의 두께는 예컨대 300 ㎚∼700 ㎚로 한다.
계속해서, 도 8에 도시한 바와 같이, 포토리소그래피 및 그것에 계속되는 드라이 에칭에 의해 실리콘 산화막(5), 다결정 실리콘막(6) 및 실리콘 산화막(7)으로 이루어진 다층막의 베이스를 형성해야 할 영역을 가공하고, n+확산 영역(2)의 표면의 일부를 노출시키는 베이스 개구부(8)를 패턴 형성한다. 다결정 실리콘막(6)은 이후의 공정에서 형성되는 베이스층의 인출층이 된다.
그 후, 도 9에 도시한 바와 같이, 감압(減壓)식의 비선택 에피택셜 성장법에 의해 베이스 개구부(8)의 내벽을 덮도록 실리콘 산화막(7)의 전면에 반도체막, 여기서는 SiGe막(9)을 성장시켜 형성한다. SiGe막(9)의 두께는 예컨대 80 ㎚ 정도로 한다.
이 때의 막 형성 조건으로서는 도 3 및 도 4에 기초하여 베이스 개구부(8)내에 있어서, 노출된 n+확산 영역(2)의 표면을 덮는 바닥부(9a)가 단결정으로 이루어지고, 측벽부(9b) 등의 기타 부위가 다결정이 되는 동시에, 측벽부(9b)의 막 두께가 바닥부(9a)의 막 두께의 1.5배 이하가 되는 막 형성 조건을 선택한다. 즉, 도 3 및 도 4 중의 점선보다도 하측의 조건을 선택한다. 여기서, 측벽부(9b)의 막 두께란, 반도체 기판(1)의 표면에 대하여 수직인 방향에 있어서의 두께가 아니라, 베이스 개구부(8)의 측면에 대하여 수직인 방향에 있어서의 두께를 말한다.
이러한 비선택 에피택셜 성장에 의한 막 형성 조건의 일례를 이하에 도시한다. 예컨대, 감압 CVD법의 경우에는 모노실란(SiH4), 수소(H2), 디보란(B2H6) 및 게르마늄(GeH4)을 원료 가스로서 이용한다. 이 때, SiH4및 H2의 각 유량은 예컨대 각각 20 sccm, 20 slm으로 한다. 또한, SiGe막(9) 속의 Ge 농도를 15 원자%로 하는 경우에는, 예컨대 막 형성 분위기의 압력을 1.067 ×104Pa(80 Torr), 성장 온도를 650℃, 단결정으로 이루어진 바닥부(9a)의 성장 속도를 10 ㎚/분으로 설정한다. 이 때, 디보란의 유량은 예컨대 SiGe막(9) 속의 붕소 농도가 7 ×1019개/㎤ 정도가 되도록 75 sccm로 설정하고, 게르마늄의 유량은 예컨대 35 sccm로 설정한다.
또한, 상기 예에서는 바닥부(9a)의 성장 속도를 10 ㎚/분으로 하고 있지만, 성장 속도는 SiGe막(9) 속의 Ge 함유량(Ge 농도)에 따라 적절하게 선택하는 것이 바람직하다.
또한, 상기한 예에서는 SiGe막(9)을 막 형성하고 있지만, 이 막 대신에 SiGeC막의 단층막 또는 SiGeC막 및 SiGe막의 적층막을 막 형성하여도 좋다. SiGeC막을 막 형성하는 경우에는 원료 가스로서 모노메틸실란(SiH3CH3)을 더 이용하면 된다. 또한, 적층막을 막 형성하는 경우에는 SiGe막상에 SiGeC막을 형성하는 것이 바람직하다. 또한, SiGe막(9) 등의 이외에 소정의 하지(下地)막을 통해 GaAs막 또는 InP막 등을 형성하여도 좋다.
SiGe막(9)을 막 형성한 후에는 도 10에 도시한 바와 같이 베이스 개구부(8)내를 매립하는 막 두께로, 전면에 마스크재가 되는 포토레지스트(11)를 도포한다.
다음에, 도 11에 도시한 바와 같이, 포토레지스트(11)의 전면을 이방성 에칭함으로써, 베이스 개구부(8)의 소정 깊이에만 포토레지스트(11)을 남긴다.
계속해서, 도 12에 도시한 바와 같이, 포토레지스트(11)를 마스크로 하여SiGe막(9)을 이방성 드라이 에칭함으로써, 베이스 개구부(9)내에만 SiGe막(9)을 포토레지스트(11)와 같은 정도의 깊이로 잔존시키고, SiGe막(9)의 다른 부위를 제거한다. 즉, SiGe막(9) 중, 바닥부(9a) 및 측벽부(9b)만을 잔존시킨다. 이 결과, 단결정으로 이루어진 평탄한 바닥부(9a)와, 이 바닥부(9a)에 대하여 수직이고 다결정으로 이루어진 측벽부(9b)가 일체화되어 이루어지는 베이스(12)가 형성된다. 이 베이스(12)는 패터닝에 의해 다결정 실리콘막(6)으로 형성된 베이스 인출층(10)에, 측벽부(9b)에 의해 전기적으로 접속되게 된다.
그리고, 도 13에 도시한 바와 같이, 포토레지스트(11)를 탄화 처리 등에 의해 제거한다.
계속해서, 도 14에 도시한 바와 같이, CVD법에 의해 전면에 실리콘 산화막을 퇴적하고, 그 전면을 이방성 에칭(에치백)함으로써, 베이스(12) 바닥부(9a)의 중앙 부위의 표면을 노출시켜, 바닥부(9a)의 주변 부위, 측벽부(9b) 및 실리콘 산화막(7)의 측면을 덮는 측벽(13)을 형성한다. 이 측벽(13)의 형상은 예컨대 베이스(12)의 베이스 개구부(8)의 부위를 테이퍼형으로 개구하는 형상이다.
그 후, 도 15에 도시한 바와 같이, CVD법에 의해 전면에 n형 다결정 실리콘막 또는 비정질 실리콘막을 퇴적하고, 이것을 포토리소그래피 및 그것에 계속되는 드라이 에칭에 의해 가공하여 그 바닥부에서 베이스(12)의 바닥부(9a)와 접속되는 이미터(14)를 형성한다. 이 때, n형 다결정 실리콘막 또는 비정질 실리콘막을 퇴적할 때의 열의 작용 및 그 후의 열처리에 의해, 그 속에 함유된 n형 불순물의 일부가 베이스(12)의 바닥부(9a)의 표층으로 확산되어, 얕은 접합(15)이 형성된다. 이에 따라, 베이스(12)와 이미터(14) 사이의 보다 확실한 접속이 이루어질 수 있게 된다.
그런 후, 도 16에 도시한 바와 같이, 층간 절연막(16)의 형성, 컨택트 홀(17)의 형성, 컬렉터 전극(18c), 이미터 전극(18e) 및 베이스 전극(18b)의 형성 및 배선층(도시하지 않음)의 형성 등을 거쳐 이 제1 실시예의 바이폴라 트랜지스터를 완성한다.
이상 설명한 바와 같이, 이 제1 실시예에 따르면, SiGe막(9)의 막 형성에 있어서 막 형성 조건을 제어함으로써, 측벽부(9b)의 막 두께를 바닥부(9a)의 막 두께의 1.5배 정도로 하고 있기 때문에, 예컨대 베이스 개구부(8)의 폭 또는 측벽(13)의 막 두께에 불균일이 생겼다고 해도 베이스와 이미터 사이의 전기적인 접속을 확실하게 확보하는 것이 가능하다. 이 결과, 구동 속도나 고주파 특성 등의 트랜지스터 특성을 향상시키고, 이미터의 추가적인 축소화를 도모하는 것이 가능해지며, 신뢰성이 높은 바이폴라 트랜지스터를 실현할 수 있다.
또한, 측벽부(9b)의 막 두께를 바닥부(9a)의 막 두께의 1배 미만으로 하면, 측벽부(9b)에 있어서의 저항이 높아지고, 트랜지스터 특성이 저하되어 버린다. 한편, 측벽부(9b)의 막 두께를 바닥부(9a)의 막 두께의 2배를 초과하는 것으로 하면, 베이스 개구부(8)의 폭이 좁아져서, 베이스와 이미터가 접속되지 않는 경우가 있다. 따라서, 제1 실시예에서는 측벽부(9b)의 막 두께를 바닥부(9a)의 막 두께의 1배 내지 2배, 예컨대 1.5배로 할 필요가 있다.
(제2 실시예)
다음에, 본 발명의 제2 실시예에 대해서 설명한다. 제2 실시예에서는 npn형의 바이폴라 트랜지스터를 예시하고, 편의상, 그 구성을 제조 방법과 함께 설명한다. 도 17 내지 도 21은 본 발명의 제2 실시예에 따른 바이폴라 트랜지스터(반도체 장치)의 제조 방법을 공정 순으로 도시하는 단면도이다.
이 바이폴라 트랜지스터를 제조하기 위해서는, 우선 도 17에 도시한 바와 같이, p형의 실리콘 기판 등의 반도체 기판(1)의 표층의 컬렉터를 형성할 예정인 영역에 n형 불순물, 여기서는 인을 도우즈량 1 ×1014/㎠, 가속 에너지 300 keV의 조건으로 이온 주입하여 n+확산 영역(2)을 형성한다. 이 n+확산 영역(2)이 컬렉터로서 기능하게 된다. 또한, 이온 주입을 행하는 영역은 예컨대 소자 활성 영역을 배치할 예정인 영역이다.
계속해서, 소위 LOCOS법에 의해 반도체 기판(1)의 소자 분리 영역에 필드 산화막(3)을 형성함으로써 활성 영역(4)을 구획한다. 이 제2 실시예에서는 필드 산화막(3)의 개구부가, 베이스 개구부(8)가 된다.
그 후, 도 18에 도시한 바와 같이, 감압식의 비선택 에피택셜 성장법에 의해 베이스 개구부(8)내 및 필드 산화막(3)의 전면에 반도체막, 여기서는 SiGe막(9)을 성장시켜 형성한다.
이 때의 막 형성 조건으로서는 도 3 및 도 4에 기초하여 베이스 개구부(8)내에 있어서, 노출된 n+확산 영역(2)의 표면을 덮는 바닥부(9a)가 단결정으로 이루어지고, 그 밖의 부위가 다결정 및 비정질이 되는 동시에, 필드 절연막(3)상의 부위의 막 두께가 바닥부(9a)의 막 두께의 2배 이상이 되는 막 형성 조건을 선택한다. 즉, 도 3 및 도 4 중의 점선보다도 상측의 조건을 포함하도록 조건을 선택한다. 이 제2 실시예에 있어서는, 바닥부(9a)가 베이스로서 기능하고, 그 밖의 부위가 베이스 인출층으로서 기능한다.
또한, SiGe막(9)의 비정질 부분은 그 후의 열처리에 의해 다결정화하기 때문에, SiGe막(9)의 바닥부(9a) 이외의 부분은 SiGe막(9)의 막 형성 직후에서는 다결정 부분과 비정질 부분이 존재하고 있어도, 최종적으로는 다결정막의 1층으로 구성된다.
이러한 비선택 에피택셜 성장에 의한 막 형성 조건의 일례를 이하에 나타낸다. 예컨대, 감압 CVD법의 경우에는 모노실란(SiH4), 수소(H2), 디보란(B2H6) 및 게르마늄(GeH4)을 원료 가스로서 이용한다. 이 때, SiH4및 H2의 각 유량은 예컨대 각각 200 sccm, 20 slm으로 한다. 또한, SiGe막(9) 속의 Ge 농도를 15 원자%로 하는 경우에는, 예컨대 막 형성 분위기의 압력을 1.067 ×104Pa(80 Torr), 성장 온도를 600℃, 단결정으로 이루어진 바닥부(9a)의 성장 속도를 10 ㎚/분으로 설정한다. 이 때, 디보란의 유량은 예컨대 SiGe막(9) 속의 붕소 농도가 7 ×1019개/㎤ 정도가 되도록 200 sccm으로 설정하고, 게르마늄의 유량은 예컨대 160 sccm으로 설정한다.
또한, 상기 예에서는 바닥부(9a)의 성장 속도를 10 ㎚/분으로 하고 있지만, 성장 속도는 SiGe막(9) 속의 Ge 함유량(Ge 농도)에 따라 적절하게 선택하는 것이바람직하다.
또한, 상기 예에서는 SiGe막(9)을 막 형성하고 있지만, 제1 실시예와 마찬가지로, 이 막 대신에 SiGeC막의 단층막 또는 SiGeC막 및 SiGe막의 적층막을 막 형성하여도 좋다. SiGeC막을 막 형성하는 경우에는 원료 가스로서 모노메틸실란(SiH3CH3)을 더 이용하면 된다. 또한, 적층막을 막 형성하는 경우에는, SiGe막상에 SiGeC막을 형성하는 것이 바람직하다. 또한, SiGe막(9) 등의 이외에 소정의 하지막을 통해 GaAs막 또는 InP막 등을 형성하여도 좋다.
SiGe막(9)을 막 형성한 후에는 도 19에 도시한 바와 같이, CVD법에 의해 전면에 실리콘 산화막(13a)을 퇴적하고, 포토리소그래피 기술에 의한 패터닝 후, 그 개구부를 이방성 에칭(에치백)함으로써, 바닥부(9a)의 중앙 부위의 표면을 노출시켜서 SiGe막(9)의 그 이외의 부위를 덮는 측벽(13)을 형성한다. 이 측벽(13)의 형상은 예컨대 바닥부(9a) 베이스 개구부(8)의 부위를 테이퍼형으로 개구하는 형상이다.
계속해서, 도 20에 도시한 바와 같이, CVD법에 의해 전면에 n형 다결정 실리콘막 또는 비정질 실리콘막을 퇴적하고, 이것을 포토리소그래피 및 그것에 계속되는 드라이 에칭에 의해 가공하여, 그 바닥부에서 바닥부(9a)와 접속되는 이미터(14)를 형성한다. 이 때, n형 다결정 실리콘막 또는 비정질 실리콘막을 퇴적할 때의 열의 작용 및 그 후의 열처리에 의해, 그 속에 함유된 n형 불순물의 일부가 바닥부(9a)의 표층으로 확산되어, 얕은 접합(15)이 형성된다. 이에 따라, 베이스로서 기능하는 바닥부(9a)와 이미터(14) 사이의 보다 확실한 접속이 이루지게 된다.
그런 후, 도 21에 도시한 바와 같이, 층간 절연막(16)의 형성, 컨택트 홀(17)의 형성, 컬렉터 전극(18c), 이미터 전극(18e), 베이스 전극(18b)의 형성 및 배선층(도시하지 않음)의 형성 등을 거쳐 본 실시예의 바이폴라 트랜지스터를 완성한다.
종래의 SiGe-HBT의 제조 방법에서는 전술한 바와 같이, 비선택 에피택셜 성장에 의해 막 형성한 막만으로는, 베이스 인출층으로서 기능하는 다결정막의 막 두께가 부족하기 때문에, 다결정막을 성장시키고, 베이스로서 기능하는 단결정막을 성장시키는 영역을 개구한 후에, 비선택 에피택셜 성장에 의해 단결정 베이스층을 형성하는 동시에, 베이스 인출층으로서 기능하는 다결정막을 적층하는 것을 행하고 있다.
이것에 대하여, 이 제2 실시예에 따르면, 도 18에 도시한 바와 같이, 한 번의 비선택 에피택셜 성장으로, 베이스로서 기능하는 단결정으로 이루어진 바닥부(9a)와 베이스 인출층으로서 기능하는 다결정막을 막 형성할 수 있다. 이 때문에, 적어도 다결정막의 성장 및 포토리소그래피의 3개의 공정(포토레지스트의 형성, 패터닝 및 포토레지스트의 제거)을 단축한 후에, 종래와 동등한 신뢰성이 높은 바이폴라 트랜지스터를 실현할 수 있다.
또한, 제1 및 제2 실시예에서는 npn형의 바이폴라 트랜지스터를 예시하고 있지만, 본 발명은 이것에 한정되지 않고, 상기에서 설명한 n형 및 p형의 구성 부위를 전부 역도전형으로 형성하여, pnp형의 바이폴라 트랜지스터를 실현할 수도 있다. 또한, 본 발명의 제조 방법을 이용하여 베이스 막 두께가 얇은 고속 트랜지스터를 구비한 저소비 전력의 Bi-CMOS 트랜지스터 및 바이폴라 IC를 실현하는 것도 가능하다.
또한, 제1 실시예에 있어서는 다결정 실리콘막(6) 대신에 알루미늄막을 막 형성하여도 좋다. 또한, 제1 및 제2 실시예 중 어느 것에 있어서도, 실리콘 산화막(7) 또는 실리콘 산화막(13a) 대신에 실리콘 질화막을 막 형성하여도 좋다.
또한, 제1 및 제2 실시예의 설명에서는 베이스를 구성하는 반도체막으로서 SiGe막, SiGeC막, 및 이들의 적층막을 예시하고 있지만, 반도체막의 종류는 이들에 한정되지 않고, 예컨대 Si막도 사용 가능하다. 도 22는 Si막의 막 형성 온도와 성장 속도의 비와의 관계를 도시하는 그래프로서, 도 3에 도시하는 그래프에 있어서, Ge 농도가 0(%)일 때의 막 형성 온도와 성장 속도비와의 관계를 나타내고 있다. 또한, 도 23은 Si막의 SiH4의 유량과 성장 속도의 비와의 관계를 나타내는 그래프로서, 도 4에 도시하는 그래프에 있어서, Ge 농도가 0(%)일 때의 SiH4의 유량과 성장 속도비와의 관계를 나타내고 있다. 도 22 및 도 23에 도시한 바와 같이, Si막을 막 형성하는 경우에도, 막 형성 온도 및/또는 SiH4의 유량을 변화시킴으로써, 성장 속도비를 조정하는 것이 가능하다.
그리고, 베이스를 구성하는 반도체막으로서 Si막을 형성한 경우에는, 후술하는 바와 같이 전기적 특성이 향상된다. 본원 발명자는 반도체막으로서 Si막을 형성하고, Si막의 바닥부와 측벽부와의 두께의 비가 1:1의 바이폴라 트랜지스터(비교예)와, 바닥부와 측벽부와의 두께의 비가 1:1.5의 바이폴라 트랜지스터(실시예)를 제작하여, 각 시료의 베이스 저항 및 최대 주파수(f)를 측정하였다. 이 결과, 비교예에서는, 베이스 저항이 32 Ω이며, 최대 주파수가 104.2 GHz였던 것에 반해, 실시예에서는, 베이스 저항이 26 Ω이며, 최대 주파수가 114.2 GHz였다. 즉, 실시예에서는, 비교예에 대하여 베이스 저항이 2할 정도 낮은 것이 되고, 또한, 최대 주파수가 1할 정도 높은 것으로 되었다.
이하, 본 발명의 여러 가지 형태를 부기로서 통합하여 기재한다.
(부기 1) 표면에 컬렉터가 형성된 반도체 기판과,
상기 반도체 기판상에 형성되고, 상기 컬렉터에 정합하는 부분에 개구부가 형성된 절연막과,
상기 절연막상에 형성된 도전막과,
상기 개구부내에 형성되고, 상기 컬렉터에 접하는 부분이 단결정으로 이루어지며, 상기 도전막에 접하는 부분이 다결정으로 이루어지고, 상기 도전막에 접하는 부분의 막 두께는 상기 컬렉터에 접하는 부분의 막 두께의 1배 내지 2배인 반도체막과,
상기 반도체막상에 형성된 이미터를 포함하는 것을 특징으로 하는 반도체 장치.
(부기 2) 표면에 컬렉터가 형성된 반도체 기판과,
상기 반도체 기판상에 형성되고, 상기 컬렉터에 정합하는 부분에 개구부가형성된 절연막과,
상기 개구부내 및 상기 절연막상에 형성되고, 상기 컬렉터에 접하는 부분이 단결정으로 이루어지며, 상기 절연막상의 부분의 막 두께가 상기 컬렉터에 접하는 부분의 막 두께보다도 두꺼운 1층의 막으로 이루어진 반도체막과,
상기 반도체막의 상기 컬렉터에 접하는 부분상에 형성된 이미터를 포함하는 것을 특징으로 하는 반도체 장치.
(부기 3) 상기 반도체막은 비정질 부분을 함유하는 것을 특징으로 하는 부기 2에 기재한 반도체 장치.
(부기 4) 상기 반도체막은 SiGe 혼성 결정막 및 SiGeC 혼성 결정막으로 이루어진 군에서 선택된 적어도 1종의 막으로 이루어지는 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재한 반도체 장치.
(부기 5) 상기 도전막은 다결정 실리콘막 및 알루미늄막으로 이루어진 군에서 선택된 1종의 막인 것을 특징으로 하는 부기 1 또는 부기 4에 기재한 반도체 장치.
(부기 6) 상기 절연막은 실리콘 산화막인 것을 특징으로 하는 부기 1 내지 부기 5 중 어느 하나에 기재한 반도체 장치.
(부기 7) 상기 도전막과 상기 이미터 사이를 절연하는 제2 절연막을 갖는 것을 특징으로 하는 부기 1, 부기 4, 부기 5 또는 부기 6에 기재한 반도체 장치.
(부기 8) 상기 반도체막의 상기 절연막상의 부분과 상기 이미터 사이를 절연하는 제2 절연막을 갖는 것을 특징으로 하는 부기 2 내지 부기 6 중 어느 하나에기재한 반도체 장치.
(부기 9) 상기 제2 절연막은 실리콘 산화막 및 실리콘 질화막으로 이루어진 군에서 선택된 1종의 막인 것을 특징으로 하는 부기 7 또는 부기 8에 기재한 반도체 장치.
(부기 10) 바이폴라 트랜지스터를 구비한 반도체 장치의 제조 방법으로서,
반도체 기판의 표면에 컬렉터를 형성하고, 상기 반도체 기판상에 절연막을 형성하는 공정과,
상기 절연막상에 도전막을 형성하는 공정과,
상기 절연막 및 상기 도전막에 상기 컬렉터의 적어도 일부를 노출하는 개구부를 형성하는 공정과,
비선택 에피택셜 성장에 의해 상기 개구부내에 상기 컬렉터 및 상기 도전막에 접속되는 반도체막을 형성하는 공정과,
상기 반도체막상에 이미터를 형성하는 공정을 가지며,
상기 반도체막을 형성하는 공정에 있어서,
상기 반도체막의 상기 컬렉터에 접하는 부분을 단결정으로 하고, 상기 도전막에 접하는 부분을 다결정으로 하며,
상기 도전막에 접하는 부분의 막 두께를 상기 컬렉터에 접하는 부분의 막 두께의 1배 내지 2배로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 11) 상기 반도체막을 형성하는 공정에 있어서, 상기 다결정의 성장 속도를 상기 단결정의 성장 속도의 1.8배 이하로 하는 것을 특징으로 하는 부기 10에기재한 반도체 장치의 제조 방법.
(부기 12) 바이폴라 트랜지스터를 구비한 반도체 장치의 제조 방법으로서,
반도체 기판의 표면에 컬렉터를 형성하는 공정과,
상기 반도체 기판상에, 상기 컬렉터에 정합하는 부분에 개구부가 형성된 절연막을 형성하는 공정과,
비선택 에피택셜 성장에 의해 상기 개구부내 및 상기 절연막상에, 상기 컬렉터에 접하는 부분이 단결정으로 이루어진 베이스로서 기능하고, 상기 절연막상의 부분의 막 두께가 상기 컬렉터에 접하는 부분의 막 두께보다도 두꺼운 1층의 막으로 이루어진 반도체막을 형성하는 공정과,
상기 반도체막의 상기 컬렉터에 접하는 부분상에 이미터를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 13) 상기 반도체막을 형성하는 공정에 있어서, 상기 반도체막 속에 비정질 부분을 함유시키는 것을 특징으로 하는 부기 12에 기재한 반도체 장치의 제조 방법.
(부기 14) 상기 반도체막으로서, SiGe 혼성 결정막 및 SiGeC 혼성 결정막으로 이루어진 군에서 선택된 적어도 1종의 막을 형성하는 것을 특징으로 하는 부기 10 내지 부기 13 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 15) 상기 도전막으로서, 다결정 실리콘막 및 알루미늄막으로 이루어진 군에서 선택된 1종의 막을 형성하는 것을 특징으로 하는 부기 10, 부기 11 또는 부기 14에 기재한 반도체 장치의 제조 방법.
(부기 16) 상기 절연막으로서, 실리콘 산화막을 형성하는 것을 특징으로 하는 부기 10 내지 부기 15 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 17) 상기 도전막과 상기 이미터 사이를 절연하는 제2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 10, 부기 11, 부기 14, 부기 15 또는 부기 16에 기재한 반도체 장치의 제조 방법.
(부기 18) 상기 반도체막의 상기 절연막상의 부분과 상기 이미터 사이를 절연하는 제2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 12 내지 부기 16 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 19) 상기 제2 절연막으로서, 실리콘 산화막 및 실리콘 질화막으로 이루어진 군에서 선택된 1종의 막을 형성하는 것을 특징으로 하는 부기 17 또는 부기 18에 기재한 반도체 장치의 제조 방법.
이상 상세히 설명한 바와 같이, 본 발명에 따르면, 반도체막에 관하여, 컬렉터에 접하는 부분을 단결정으로 하고, 도전막에 접하는 부분을 다결정으로 하는 동시에, 도전막에 접하는 부분의 막 두께를 컬렉터에 접하는 부분의 막 두께의 1배 내지 2배로 함으로써, 기판의 종류가 바뀐 베이스의 형상이나 면적에 변화가 발생하여도 베이스와 이미터 사이의 접속을 확실하게 확보할 수 있다. 따라서, 트랜지스터 특성을 안정화시켜서 특성의 불균일을 저감할 수 있다.
또한, 동 반도체막에 관하여, 컬렉터에 접하는 부분을 단결정으로 하고, 절연막상의 부분의 막 두께를 컬렉터에 접하는 부분의 막 두께보다도 두꺼운 1층의막으로 구성함으로써, 베이스 인출층에 있어서의 저항을 낮게 억제하면서 제조 공정수를 저감시킬 수 있다.
Claims (10)
- 표면에 컬렉터가 형성된 반도체 기판과;상기 반도체 기판상에 형성되고, 상기 컬렉터에 정합하는 부분에 개구부가 형성된 절연막과;상기 절연막상에 형성된 도전막과;상기 개구부내에 형성되고, 상기 컬렉터에 접하는 부분이 단결정으로 이루어지며, 상기 도전막에 접하는 부분이 다결정으로 이루어지고, 상기 도전막에 접하는 부분의 막 두께는 상기 컬렉터에 접하는 부분의 막 두께의 1배 내지 2배인 반도체막과;상기 반도체막상에 형성된 이미터를 포함하는 것을 특징으로 하는 반도체 장치.
- 표면에 컬렉터가 형성된 반도체 기판과;상기 반도체 기판상에 형성되고, 상기 컬렉터에 정합하는 부분에 개구부가 형성된 절연막과;상기 개구부내 및 상기 절연막상에 형성되고, 상기 컬렉터에 접하는 부분이 단결정으로 이루어지며, 상기 절연막상의 부분의 막 두께가 상기 컬렉터에 접하는 부분의 막 두께보다도 두꺼운 1층의 막으로 이루어진 반도체막과;상기 반도체막의 상기 컬렉터에 접하는 부분상에 형성된 이미터를 포함하는 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서, 상기 반도체막은 비정질 부분을 함유하는 것을 특징으로 하는 반도체 장치.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체막은 SiGe 혼성 결정막 및 SiGeC 혼성 결정막으로 이루어진 군에서 선택된 적어도 1종의 막으로 이루어지는 것을 특징으로 하는 반도체 장치.
- 바이폴라 트랜지스터를 구비한 반도체 장치의 제조 방법으로서,반도체 기판의 표면에 컬렉터를 형성하고, 상기 반도체 기판상에 절연막을 형성하는 공정과;상기 절연막상에 도전막을 형성하는 공정과;상기 절연막 및 상기 도전막에 상기 컬렉터의 적어도 일부를 노출하는 개구부를 형성하는 공정과;비선택 에피택셜 성장에 의해 상기 개구부내에 상기 컬렉터 및 상기 도전막에 접속되는 반도체막을 형성하는 공정과;상기 반도체막상에 이미터를 형성하는 공정을 가지며,상기 반도체막을 형성하는 공정에 있어서,상기 반도체막의 상기 컬렉터에 접하는 부분을 단결정으로 하고, 상기 도전막에 접하는 부분을 다결정으로 하며,상기 도전막에 접하는 부분의 막 두께를 상기 컬렉터에 접하는 부분의 막 두께의 1배 내지 2배로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5항에 있어서, 상기 반도체막을 형성하는 공정에서, 상기 다결정의 성장 속도를 상기 단결정의 성장 속도의 1.8배 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 바이폴라 트랜지스터를 구비한 반도체 장치의 제조 방법으로서,반도체 기판의 표면에 컬렉터를 형성하는 공정과;상기 반도체 기판상에, 상기 컬렉터에 정합하는 부분에 개구부가 형성된 절연막을 형성하는 공정과;비선택 에피택셜 성장에 의해 상기 개구부내 및 상기 절연막상에, 상기 컬렉터에 접하는 부분이 단결정으로 이루어진 베이스로서 기능하고, 상기 절연막상의 부분의 막 두께가 상기 컬렉터에 접하는 부분의 막 두께보다도 두꺼운 1층의 막으로 이루어진 반도체막을 형성하는 공정과;상기 반도체막의 상기 컬렉터에 접하는 부분상에 이미터를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제7항에 있어서, 상기 반도체막을 형성하는 공정에서, 상기 반도체막 속에비정질 부분을 함유시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5항 내지 제8항 중 어느 한 항에 있어서, 상기 반도체막으로서, SiGe 혼성 결정막 및 SiGeC 혼성 결정막으로 이루어진 군에서 선택된 적어도 1종의 막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5항, 제6항 또는 제9항 중 어느 한 항에 있어서, 상기 도전막으로서, 다결정 실리콘막 및 알루미늄막으로 이루어진 군에서 선택된 1종의 막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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