KR20090065570A - 반도체 소자의 및 이의 제조방법 - Google Patents

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KR20090065570A
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손용훈
이종욱
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Abstract

반도체 기판의 활성영역에 게이트 구조물 및 소스 및 드레인 영역을 형성하고, 활성영역의 상부에 선택적 에피택시 성장(selective epitaxial growth, SEG) 공정에 의해 제1 반도체 층을 형성한다. 제1 반도체 층을 구비하는 기판의 표면에 비정질 층을 형성하고, 비정질 층에 대하여 고상 에피택시(solid phase epitaxy, SPE) 공정을 수행하여 비정질 반도체 층의 일부를 제2 반도체 층으로 변경한다. 제2 반도체 층으로 변경되지 않고 상기 기판 상에 잔류하는 비정질 층을 제거하여 소스 및 드레인 영역의 상부에 제1 및 제2 반도체 층이 적층된 융기 구조물을 형성한다. 이에 따라, 소자분리막의 표면에 융기 구조물이 형성되는 것을 방지하여 반도체 소자의 콘택불량을 방지한다.

Description

반도체 소자의 및 이의 제조방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 융기된 소스/드레인 구조(elevated source/drain structure)를 갖는 반도체 메모리 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라 반도체 소자의 구성요소들에 대한 디자인 룰이 감소되고 있다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 메모리 소자에 있어서, 디자인 룰의 감소는 트랜지스터의 채널길이와 전기적 접속을 위한 콘택 면적의 축소를 수반한다.
트랜지스터의 채널 길이의 감소는 단채널 효과(short channel effect)를 초래하여 트랜지스터의 누설전류(leakage current)를 증가시켜 충분한 리프레시 타임의 확보를 어렵게 하고 있으며, 콘택 면적의 축소는 소오스 및 드레인에서의 콘택 저항의 증가 및 임계치수의 마진 감소로 인한 콘택 불량을 초래한다.
소오스와 드레인의 콘택 저항을 감소시키기 위하여 소오스/드레인 영역의 콘택 면적을 확장시키는 방법이 제안되고 있으며, 이를 공정적으로 구현하기 위하여 융기된 소오스/드레인 (elevated source/drain, ESD) 구조가 가장 널리 이용되고 있다. 종래의 ESD 구조는 게이트 스택 및 측벽 스페이서가 형성된 후에 게이트 스택을 사이에 두고 서로 이격 배치된 활성영역의 표면상에 에피택셜 공정에 의해 에피층을 형성함으로써 완성된다.
그러나, 상기와 같은 종래의 ESD 구조는 선택적 에피택셜 공정의 물리적 특성에 의해 높이 방향뿐만 아니라 측면 방향으로의 성장속도가 동일하여 서로 인접하는 활성영역이 기존의 소자 분리막에 의해 구별되지 않는 문제점이 발생한다.
도 1은 종래의 융기된 소스/드레인 구조를 갖는 반도체 소자의 일부를 나타내는 평면도이다. 도 1에서 실선은 소스/드레인 영역이 융기되기 전의 활성영역을 나타내며, 점선은 소스/드레인이 융기되어 콘택 면적이 확장된 활성영역을 나타낸다.
도 1을 참조하면, 게이트 산화막, 상기 게이트 산화막 상에 배치된 게이트 스택 및 상기 게이트 스택의 측면에 형성된 게이트 스페이서(spacer)를 구비하는 게이트 구조물(미도시)이 반도체 기판(10)이 제공된다. 상기 반도체 기판(10)은 전자회로의 단위소자인 도전성 구조물이 배치되는 활성영역(12)과 인접하는 상기 활성영역(12)을 전기적으로 서로 분리시켜 상기 도전성 구조물이 서로 독립적으로 동작하도록 보장하는 소자분리영역(14)으로 구별된다. 일반적으로, 상기 소자분리영역(14)에는 트렌치 절연(Shallow Trench Isolation, STI)공정에 의해 형성된 절연막이 배치되어 상기 활성영역에 위치하는 도전성 구조물들을 전기적으로 절연하기 위한 소자 분리막(미도시)으로 기능한다.
이때, 상기 게이트 구조물의 소스/드레인 영역은 선택적 에피택시 성장(selective epitaxial growth, SEG)에 의해 최초영역(12a)으로부터 확장영역(12b)까지 증가되어 있다. 이에 따라, 이후의 콘택 공정에서 콘택 영역을 넓게 확보함으로써 콘택 불량을 줄일 수 있다.
일반적으로 선택적 에피택시 성장공정은 이방성 공정으로서, 산화막 또는 질화막으로 형성되는 상기 소자 분리막 상에는 형성되지 않는다. 그러나, 소자의 디자인 룰이 축소됨에 따라 이상적인 이방성 SEG가 이루어지지 않고 등방성 성장이 발생하여 상기 소자 분리막을 커버하는 문제점이 나타나고 있다.
즉, 융기된 소스/드레인 영역을 형성하는 에피택시 막이 활성영역을 한정하고 있는 소자 분리막의 상부까지 성장하게 되어 서로 인접하는 게이트 구조물의 소스 및 드레인 영역이 전기적으로 구별되지 않게 된다. 이에 따라, 상기와 같은 융기된 소스/드레인 상에 콘택 플러그를 형성하게 되면 서로 인접하는 소스 및 드레인과 접촉하는 인접 콘택 플러그가 서로 접촉하게 되어 2-비트(2-bit) 불량이 발생하는 문제점이 있다.
도 2a는 도 1에 도시된 반도체 소자의 A 부분을 I-I'방향으로 절단한 단면도이며, 도 2b는 도 1에 도시된 반도체 소자의 B 부분을 II-II' 방향으로 절단한 단면도이다.
도 2a를 참조하면, 서로 인접하는 게이트 구조물(20a,20b)이 충분히 이격되어 있는 경우에는 상기 에피막(30)이 성장하더라도 상기 소자 분리막(14)에 의해 서로 구별되어 서로 독립적인 융기 소스(34) 및 융기 드레인(32)을 형성할 수 있 다. 이에 따라, 인접하는 상기 게이트 구조물(20a,20b)의 드레인 및 소스로 각각 독립적으로 기능할 수 있다. 따라서, 상기 융기된 소스(34) 및 드레인(32)에 각각 콘택을 형성하더라도 서로 전기적으로 절연되어 독립적으로 작동할 수 있다.
그러나, 도 2b에 도시된 바와 같이, 서로 인접하는 게이트 구조물(20a,20b)이 충분히 이격되어 있지 않으면, 상기 에피막은 상기 소자분리막의 상부(14)까지 성장하게 되며, 극단적으로 상기 소자분리막(14)의 전부를 덮어 버리는 경우도 있다. 이에 따라, 제1 게이트 구조물(20a)의 융기 드레인(32)과 제2 게이트 구조물(20b)의 융기 소스(34)가 서로 전기적으로 구분되지 않는다. 전기적으로 구분되지 않는 상기 융기 드레인(32) 및 융기 소스(34)에 형성된 각각의 콘택은 전기적으로 구분되지 않는 브리지 불량(bridge fail)을 야기하게 되고, 이에 따라 상기 제1 및 제2 게이트 구조물(20a,20b) 역시 서로 독립적으로 동작하지 않게 된다.
이에 따라, 기판의 표면에서 횡방향 성장(lateral growth)을 억제하여 브리지 결함과 같은 콘택 불량을 방지할 수 있는 새로운 ESD 구조물의 형성방법이 요구되고 있다.
본 발명의 목적은 소스 및 드레인 영역이 전기적으로 충분히 구별되어 콘택 불량을 방지할 수 있는 융기된 소스/드레인 구조를 갖는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 상기한 바와 같은 제조공정에 의해 제조된 반도체 소자를 제공하는 것이다.
상기 과제를 달성하기 위한 본 발명의 일실시예에 의한 반도체 소자의 제조방법에 의하면, 소자 분리막으로 한정된 반도체 기판의 활성영역에 게이트 구조물 및 상기 게이트 구조물과 인접한 소스 및 드레인 영역을 구비하는 도전성 패턴을 형성하는 단계, 상기 도전성 패턴을 구비하는 상기 활성영역의 상부에 선택적 에피택시 성장(selective epitaxial growth, SEG) 공정에 의해 제1 반도체 층을 형성하는 단계, 상기 제1 반도체 층을 구비하는 상기 기판의 표면에 비정질 층을 형성하는 단계, 상기 비정질 층에 대하여 고상 에피택시(solid phase epitaxy, SPE) 공정을 수행하여 상기 비정질 반도체 층의 일부를 제2 반도체 층으로 변경하는 단계 및 상기 제2 반도체 층으로 변경되지 않고 상기 기판 상에 잔류하는 상기 비정질 층을 제거하여 상기 소스 및 드레인 영역의 상부에 상기 제1 및 제2 반도체 층이 적층된 융기 구조물을 형성하는 단계를 포함한다.
본 발명의 일실시예에 의하면, 상기 제1 반도체 층을 형성하는 단계는 상기 소스 및 드레인 영역들이 완성된 기판의 표면에 수소 베이킹 공정을 수행하여 상기 소스 및 드레인 영역들의 표면 및 상기 게이트 구조물의 표면에 배열된 입자들의 결합구조를 재배열하는 단계, 및 상기 기판의 표면으로 제1 성막물질을 증착하여 상기 게이트 구조물의 상면으로부터 선택적으로 성장하는 다결정 반도체 층 및 상기 소스 및 드레인 영역의 표면으로부터 선택적으로 성장하는 단결정 반도체 층을 형성하는 단계를 포함한다. 이때, 상기 수소 베이킹 공정은 상기 도전성 패턴을 구비하는 상기 기판을 수소 분위기에서 800℃ 내지 1,000℃의 온도로 열처리하는 단계를 포함한다. 상기 제1 성막물질을 증착시키는 단계는 700℃ 내지 900℃의 온도 및 10torr 내지 50torr의 압력에서 화학기상증착 공정에 의해 수행되며, 상기 화학기상증착 공정은 디클로로 실란(SiH2Cl2), 사수소화 게르마늄(GeH4), 메칠실란(CH3SiH3) 및 이들의 혼합물 중의 어느 하나를 반응가스로 이용한다. 상기 제1 성막물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC) 및 이들의 화합물 중의 어느 하나를 포함한다.
본 발명의 일실시예에 의하면, 상기 비정질층을 형성하는 단계는 상기 도전성 패턴 및 상기 제1 반도체 층을 구비하는 상기 기판의 표면으로 비정질 물질을 증착하는 단계를 포함한다. 이때, 상기 비정질 물질을 증착하는 단계는 400℃ 내지 500℃의 온도에서 스퍼터링 공정, 저압 화학기상증착 공정 또는 플라즈마 화학기상증착 공정 중의 하나에 의해 수행되며, 상기 비정질 물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC) 및 이들의 화합물 중의 어느 하나를 포함한다. 또한, 상기 비정질층에 대한 고상 에피택시 공정을 수행하기 전에 상기 비정질 층에 불순물을 주입하는 단계를 더 포함할 수 있다. 상기 불순물을 주입하는 단계는 상기 비정질층을 형성하는 단계와 인-시튜(in-situ)로 수행될 수 있으며, 상기 불순물은 붕소(B), 인(P) 또는 비소(As) 중의 어느 하나를 포함한다.
본 발명의 일실시예에 의하면, 상기 제2 반도체 층을 형성하는 단계는 500℃ 내지 600℃의 온도에서 상기 비정질 층을 구비하는 상기 기판에 대하여 수소 분위기의 열처리를 수행하여 상기 소스 및 드레인 영역에 형성된 상기 비정질층을 상기 제1 반도체 층을 시드로 한 고상 에피택시 성장에 의해 단결정 반도체 층으로 변화시키는 단계를 포함한다. 이때, 상기 비정질층에 대한 고상 에피택시 성장 공정은 상기 기판의 수직방향 성장속도와 수평방향 성장속도의 비가 5:1 내지 9:1의 범위를 갖도록 조절한다.
본 발명의 일실시예에 의하면, 상기 잔류 비정질층을 제거하는 단계는 700℃ 내지 1,000℃의 온도 및 10torr 내지 600torr의 압력에서 수소(H2)가스와 염산(HCl)가스의 혼합물을 식각가스로 이용하는 선택적 식각 공정에 의해 수행된다.
상기 과제를 달성하기 위하여 본 발명의 다른 실시예에 의한 반도체 소자를 제공한다. 반도체 소자는 소자 분리막으로 한정된 반도체 기판의 활성영역에 배치된 게이트 구조물, 상기 게이트 구조물과 인접한 활성영역의 표면에 형성된 소스/드레인 영역, 상기 소스/드레인 영역의 상면으로부터 선택적 에피택시얼 공정에 의해 성장하여 상기 소스 및 드레인 영역의 표면을 덮는 제1 반도체 층, 및 상기 제1 반도체 층을 시드로 하여 상기 기판의 수평방향 보다 수직방향으로 더 빠르게 고상 에피택시 성장하여 상기 제1 반도체 층의 상부 및 상기 소자 분리막의 주변부를 덮는 제2 반도체 층을 포함한다.
본 발명의 일실시예로서, 상기 제1 및 제2 반도체 층은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC) 및 이들의 합성물 중의 어느 하나를 포함하며, 상기 제1 및 제2 반도체 층은 상기 소스 및 드레인 영역에서의 접촉저항을 감소하기 위한 불순물을 더 포함할 수 있다. 또한, 상기 게이트 구조물, 상기 제2 반도체 층 및 상기 소자분리막을 덮는 층간절연막 및 상기 층간절연막을 관통하여 상기 제2 반도체 층과 전기적으로 연결되는 콘택 플러그를 더 포함할 수 있다.
상기와 같은 본 발명에 따르면, 반도체 기판의 소스/드레인 영역으로부터 성장하는 반도체 층의 수평방향 성장을 억제하고 수직방향으로의 성장을 유도하여 소자분리막의 표면에 반도체 층이 성장하는 것을 방지할 수 있다. 이에 따라, 융기된 소스/드레인 구조물이 소자분리막을 기준으로 충분히 이격되도록 배치하여 융기된 소자/드레인 구조물을 전기적으로 분리시키고 이에 연결되는 콘택 플러그의 브리지와 같은 접촉불량을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 3a 내지 도 3e는 본 발명의 일실시예에 의한 반도체 제조방법을 나타내는 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 상에 소자 분리막(130)에 의해 서로 전기적으로 구별되어 독립적으로 작동하는 도전성 구조물인 다수의 게이트 구조물(200)이 형성된다.
상기 반도체 기판(100) 상에 소자분리막(130)을 형성하여 활성영역(active region, 122)을 한정한다. 상기 반도체 기판(100)은 실리콘 기판, 에스오아이(SOI: silicon on insulator) 기판 및 게르마늄(Ge) 또는 탄소(C)를 함유하는 스트레인드 실리콘(Strained silicon) 기판을 포함한다. 상기 소자분리막(130)은 국부적 산화에 의한 소자분리공정(LOCOS) 또는 얕은 트렌치를 이용하는 분리공정(STI)을 이용하여 형성될 수 있다. 본 실시예에서는 상기 STI 공정에 의해 상기 활성영역(122)을 한정하는 필드영역(124)에 트렌치를 형성하고 상기 트렌치의 내부에 질화물 또는 산화물로 이루어진 절연막을 형성함으로써 상기 소자분리막(130)을 완성한다. 상기 소자분리막(130)은 상기 활성영역(122)을 한정하고 이후의 공정에서 인접하는 활성영역 상에 형성되는 도전성 구조물(200)들을 서로 전기적으로 절연시킨다. 이에 따라, 상기 활성영역(120) 상에 형성되는 상기 도전성 구조물은 반도체 집적회로의 독립적인 단위소자로 기능할 수 있다.
상기 활성영역(120)의 표면에 게이트 절연막(210) 및 게이트 도전막(220)을 형성하고 이들을 패터닝하여 상기 활성영역(120)의 상부를 가로지르는 게이트 패턴인 상기 도전성 구조물(200)을 형성한다. 일실시예로서, 상기 게이트 도전막(220)은 폴리실리콘 막 또는 상기 폴리실리콘 막과 도전성을 강화하기 위한 금속 실리사이드 막을 구비하는 폴리사이드 막을 포함한다.
상기 게이트 구조물(200)을 이온 주입공정 마스크로 이용하여 이온 주입공정을 수행하여 상기 게이트 구조물(200)과 인접하는 상기 기판의 표면에 저농도 접합 영역(lightly doped junction area,142, 152)을 완성한다. 상기 반도체 기판(100)의 표면 오염들을 제거하기 위한 세정공정을 통하여 상기 이온 주입과정에서의 불순물 및 게이트 절연막(210)을 제거한다. 따라서, 상기 게이트 절연막(210)은 상기 게이트 도전막(220)의 하부에만 잔존한다.
이어서, 상기 게이트 구조물(200)을 포함하는 기판의 표면에 상기 게이트 구조물(200)을 덮을 정도의 충분한 두께를 갖는 절연막(미도시)을 형성하고 상기 절연막에 대하여 이방성 식각공정을 수행하여 상기 게이트 스택의 측면에 게이트 스페이서(230)를 형성한다. 상기 게이트 스페이서를 이온 주입 마스크로 이용한 이온 주입공정을 수행하여 상기 스페이서와 인접하는 기판의 표면에 고농도 접합영역(heavily doped junction area, 144, 154)을 형성한다. 이에 따라, 상기 게이트 구조물(200)과 인접한 기판(100)의 표면에 소스 및 드레인 영역들(140,150)을 완성한다.
도 3b를 참조하면, 상기 소스 및 드레인 영역들(140,150)의 표면 및 상기 게 이트 구조물(200)의 상면에 선택적 에피택시 공정에 의한 제1 반도체 층(300)을 형성한다.
상기 소스/드레인 영역들(140,150)은 완성한 후 상기 반도체 기판(100)의 표면을 세정하여 표면에 형성된 자연 산화막 및 잔존하는 오염입자들을 제거한다. 이어서, 상기 이온주입공정 및 상기 세정공정동안 손상된 반도체 기판의 실리콘 원자들의 결합구조를 보완하기 위해 수소 베이킹 공정을 수행한다. 예를 들면, 상기 세정된 반도체 기판(100)을 수소 분위기하에서 약 800℃ 내지 약 1,000℃의 온도로 열처리하여 상기 소스/드레인 영역들(140,150)의 노출면 및 상기 게이트 구조물(200)의 노출면에 배열된 실리콘 원자들의 결합구조를 재정렬한다.
이어서, 상기 열처리된 반도체 기판에 선택적 에피택시 성장(SEG) 공정을 수행하여 제1 반도체 층(300)을 형성한다. 이때, 상기 게이트 구조물(200)의 상부에는 다결정 반도체 층(polycrystalline semiconductor layer, 310)이 성장하고, 상기 소스/드레인 영역들(140,150)의 표면에는 단결정 반도체 층(single crystalline semiconductor layer, 320)이 성장한다.
일실시예로서, 상기 SEG 공정은 화학기상 증착(chemical vapor deposition, CVD) 공정을 이용하여 수행될 수 있다. 예를 들면, 상기 SEG 공정은 약 700℃ 내지 약 900℃의 온도 및 약 10torr 내지 약 50torr의 압력에서 성막물질을 상기 기판의 표면으로 증착함으로써 수행될 수 있다.
상기 CVD 공정은 감압 화학기상증착(reduced pressure CVD, RPCVD) 공정, 저압 화학기상증착(low pressure CVD, LPCVD) 공정, 초고진공 화학기상증착(ultra high vacuum CVD, UHVCVD) 공정 및 금속유기 화학기상증착(organic metal CVD, MOCVD) 공정을 포함한다. 상기 성막물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카본(SiC), 카본 도핑된 실리콘 게르마늄(C doped SiGe), 인 도핑된 실리콘 게르마늄(P doped SiGe), 붕소 도핑된 실리콘 게르마늄(B doped SiGe) 및 이들의 화합물 중의 어느 하나를 포함한다.
예를 들면, 화학기상증착장치를 이용하여 상기 반도체 층을 선택적 성장시키는 경우, 실리콘(Si)을 상기 성막물질로 이용하는 경우에는 공정챔버로 공급되는 반응가스로서 디클로로 실란(SiH2Cl2)를 이용하며, 실리콘 게르마늄(SiGe)을 성막물질로 이용하는 경우에는 디클로로 실란(SiH2Cl2) 및 사수소화 게르마늄(germanium tetra hydride, GeH4)을 반응가스로 이용할 수 있다. 또한, 실리콘 카본(SiC)을 상기 성막물질로 이용하는 경우에는 공정챔버로 공급되는 반응가스로서 디클로로 실란(SiH2Cl2) 및 메칠실란(CH3SiH3)를 이용하며, 카본 도핑된 실리콘 게르마늄(C doped SiGe)을 성막물질로 이용하는 경우에는 디클로로 실란(SiH2Cl2), 사수소화 게르마늄(germanium tetra hydride, GeH4) 및 메칠실란(CH3SiH3)을 반응가스로 이용할 수 있다.
상기 제1 반도체 층(300)을 형성하기 위한 상기 SEG 공정은 상기 소스 및 드레인 영역들(140,150)의 표면이 충분히 커버될 때까지 수행한다. 이상적인 SEG 공정에 의하면, 상기 소자분리막(130)의 상부에는 상기 제1 반도체 층(300)이 형성되지 않겠지만, 소자의 디자인 룰이 축소됨에 따라 등방성 SEG가 수행되어 상기 소자분리막(130)의 표면에도 상기 제1 반도체 층(300)이 형성된다. 이때, 상기 소스/드 레인 영역(140,150)의 표면이 충분히 커버되도록 하기 위해 상기 소자 분리막(130)의 주변부 상면에 상기 제1 반도체 층(300)이 형성되기 시작하는 단계에서 상기 SEG 공정을 종료한다.
본 실시예에서는 상기 소스/드레인 영역을 형성하기 위한 이온 주입공정이 상기 SEG 공정 이전에 수행되는 것을 개시하고 있지만, 상기 이온 주입공정은 상기 SEG 공정과 동시에 또는 SEG 공정 후에 수행될 수도 있음은 자명하다. 상기 SEG 공정 이후에 상기 소스/드레인 영역을 형성하기 위한 이온주입 공정이 수행되는 경우에는, 상기 소스/드레인 영역과 상기 제1 반도체 층(300)으로 동시에 불순물이 주입될 수 있음은 자명하다.
도 3c를 참조하면, 상기 제1 반도체 층(300)이 형성된 상기 반도체 기판(100)의 표면에 비정질막(400)을 형성한다.
일실시예로서, 상기 비정질막(400)은 반도체 물질을 약 400℃ 내지 500℃의 온도에서 상기 소자분리막(130)의 노출면 및 상기 제1 반도체 층(300)의 상면으로 증착함으로써 형성된다. 상기 증착공정은 스퍼터링(sputtering), 저압 화학기상증착(LPCVD)공정 또는 플라즈마 화학기상증착(PECVD)공정에 의해 수행될 수 있다. 일실시예로서, 상기 반도체 물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC) 및 이들의 화합물중의 어느 하나를 포함한다.
예를 들면, 비정질 SiGe 막을 화학기상증착 공정을 통하여 형성하는 경우에는, 실리콘 소스가스인 SiH4 또는 Si2H6 및 게르마늄 소스가스인 GeH4 의 혼합물과 환원제인 수소가스(H2)를 반응가스로 이용한다. 비정질 SiGe 막은 게르마늄(Ge)의 농도에 따라 비정질막의 미세구조 및 콘택저항을 조절할 수 있다. 따라서, 반응가스로 이용되는 상기 SiH4가스와 GeH4가스의 몰비율 또는 SiH6 가스와 GeH4 가스의 몰비율을 조절하여 상기 증착막의 콘택저항을 적절한 범위내로 조절할 수 있음은 자명하다. 본 실시예의 경우에는 상기 게르마늄의 농도를 약 2% 내지 10%의 범위를 갖도록 조절한다.
또한, 상기 비정질막(400)에 콘택 저항을 조절하기 위한 불순물을 주입할 수 있다. 예를 들면, 상기 불순물은 p형 불순물인 붕소(boron, B)이온 또는 n형 불순물인 인(phosphorous, P)이온 또는 비소(arsenic, As)이온을 포함할 수 있다. 상기 비정질 막(400)에 대한 불순물 주입공정은 상기 비정질막을 형성하기 위한 증착공정과 인-시튜(in-situ)로 수행되거나 상기 증착공정 후 별도의 이온주입 공정에 의해 수행될 수도 있다.
도 3d를 참조하면, 고상 에피택시(solid phase epitaxy, SPE)공정에 의해 상기 비정질 층(400)의 일부를 제2 반도체 층(500)으로 전환시킨다.
일실시예로서, 수소(H2)분위기 하에서 약 500℃ 내지 약 600℃의 온도범위에서 열처리 과정을 수행하여 상기 비정질 막(400)을 고상 결정화시킨다. 이때, 상기 단결정 반도체 층(320)의 상면 및 측면과 접촉하는 상기 비정질층(400)은 고상 결정화를 이루어 에피택셜 성장하게 되고, 다결정 반도체층(310)의 상면 및 상기 게이트 스페이서(230)와 접촉하는 상기 비정질층(400)은 고상 결정화가 일어나지 않고, 비정질층으로 잔류한다. 즉, 상기 소스 및 드레인 영역(140,150)에 형성된 단결정 반도체 층(320)은 상기 SPE 공정에서 시드(seed)로 기능할 수 있지만, 상기 게이트 스페이서 및 다결정 반도체 층(310)은 SPE 공정의 시드로 기능할 수 없다. 따라서, 상기 제2 반도체 층을 형성하기 위한 에피택시 성장은 상기 단결정 반도체 층(320)에서만 이루어진다.
이때, 상기 단결정 반도체 층(320)에서의 에피택시 성장은 기판의 수평방향과 비교하여 수직방향으로 활발하게 일어나므로 상기 제2 반도체 층(500)은 상기 단결정 반도체 층(320)의 상면으로부터 주로 성장하고, 측면으로부터 성장하는 것은 미미하다. 이에 따라, 상기 제2 반도체 층(500)에 의해 상기 소자분리막(130)의 상면이 덮여지는 종래의 문제점을 방지할 수 있다.
도 4는 실리콘의 결정방위에 따른 SPE의 성장속도를 나타내는 그래프이다. 도 4에서, 가로축은 SPE를 수행하기 위한 열처리 시간을 나타내고, 세로축은 결정방향에 따른 막질두께를 나타낸다. 본 실시예와 관련하여 결정방위 <100>은 기판의 표면에 대하여 수직한 방향을 의미하며, 결정방위 <110>은 기판의 표면과 수평한 방향을 의미한다. 도 4의 그래프는 실리콘 비정질층에 대하여 약 600℃의 온도로 열처리를 수행한 경우의 고상 에피택시막의 결정방향에 따른 막두께를 측정한 것이다.
도 4에 나타난 바와 같이, 실리콘 비정질 층에 대하여 SPE 공정을 수행하는 경우, 열처리를 수행하고 약 30분이 경과한 경우 고상 에피택시 막은 기판의 수직방향으로는 약 7,000Å까지 성장한 반면, 기판의 수평방향으로는 약 1,500Å 정도만 성장하였음을 나타내고 있다. 즉, 기판의 측면방향으로는 분당 약 40Å의 속도로 막질이 성장하지만, 기판의 수직방향으로는 분당 약 360Å의 속도로 막질이 성 장하는 것을 보여주고 있다. 따라서, 수직방향으로의 성장속도가 수평방향으로의 성장속도보다 약 9배 정도 빠르다는 것을 알 수 있다.
따라서, 상기 소자 분리막(130) 상에 형성된 비정질층(400)이 반도체 층으로 성장하기 전에 상기 단결정 반도체 층(320)의 상면에 형성된 비정질층(400)은 충분한 두께를 갖고 기판의 수직방향으로 성장하여 제2 반도체 층(500)을 형성할 수 있다. 이에 따라, 상기 소자 분리막(130)의 상부에 반도체 층이 형성되는 것을 방지하면서 상기 소스/드레인 영역(140,150)에 충분한 두께를 갖는 반도체 층(320,500)을 형성할 수 있다.
이때, 상기 비정질층의 수평방향 및 수직방향 성장속도의 비율은 상기 비정질층의 조성, 상기 단결정 반도체 층(320)과의 상호관계 및 고상 에피택시 공정을 수행하기 위한 열처리 온도에 따라 서로 상이하다. 특히, 상기 비정질층이 실리콘 게르마늄(SiGe)을 포함하는 경우에는 실리콘과 게르마늄의 조성비에 따라 열처리 온도 및 성장속도의 비율이 영향을 받는다. 본 실시예에의 경우, 상기 SPE 공정이 수행되는 동안 상기 비정질층의 수직방향 및 수평방향 성장속도의 비율을 약 5:1 내지 약 9:1의 범위를 갖도록 비정질층의 조성 및 열처리 온도를 조정한다. 이에 따라, 기판의 수평방향에피택시 성장을 충분히 억제하고 수직방향으로의 에피택시 성장을 유도함으로써 단결정 반도체 층이 소자분리막의 상부 표면가지 성장하는 것을 방지할 수 있다.
도 3e를 참조하면, 상기 소자분리막(130)의 상면, 게이트 스페이서(230)의 상면 및 다결정 반도체 층(310)의 상면에 잔류하는 상기 비정질층(400)을 제거하여 상기 단결정 반도체 층(310)인 제1 반도체 층과 상기 제2 반도체 층(500)으로 이루어지는 융기된 소스/드레인 영역(600)을 완성한다.
예를 들면, 약 700℃ 내지 약 1,000℃의 온도 및 약 10torr 내지 약 600torr의 압력에서 수소(H2)가스와 염산(HCl)가스를 챔버 내부로 공급하여 선택적 식각공정에 의해 상기 잔류 비정질층(400)을 상기 기판(100)으로부터 제거할 수 있다. 상기 선택적 식각공정은 공정의 온도, 압력 및 반응가스의 양을 조절하여 상기 잔류 비정질층(400)의 식각속도를 조절할 수 있다.
뿐만 아니라, 상기 식각공정의 온도, 압력 및 반응가스의 양을 조절하여 상기 게이트 구조물의 상부에 위치하는 다결정 반도체 층(310)과 상기 제2 반도체 층(500)의 식각 선택비를 변화시킬 수 있다. 이에 따라, 상기 융기된 소스/드레인 구조물(600) 및 상기 다결정 반도체 층(310)의 두께를 조절할 수 있다.
본 실시예에서는, 상기 게이트 구조물(200)의 상부에 다결정 반도체 층(310)을 형성하고, 상기 비정질 층(400)을 형성하는 단계를 개시하고 있지만, 상기 비정질 층(400)을 형성하기 전에 상술한 바와 같은 선택적 식각공정을 수행하여 상기 게이트 구조물(200)의 상부로부터 상기 다결정 반도체 층(310)을 제거할 수 있음은 자명하다.
예를 들면, 약 780℃의 온도 및 약 550torr의 압력하에서 약 300sccm의 염산가스를 공급하면, 상기 다결정 반도체 층(310)과 단결정 반도체 층(320)의 식각 선택비는 약 5:1 정도로 유지할 수 있다. 즉, 상기 다결정 반도체 층(310)이 상기 단결정 반도체 층(320)에 비하여 약 5배 정도 빠르게 식각된다. 따라서, 상기 비정질 층(400)을 형성하기 위한 증착공정을 수행하기 전에 상기 소스/드레인 영역(140,150)의 상부에 단결정 반도체 층(320)만 형성할 수 있다. 따라서, 다결정 반도체 층(310)에 의한 상기 게이트 구조물(200)의 높이 증가 없이 상기 융기된 소스/드레인 구조물(600)을 형성할 수 있다.
본 발명의 일실시예에 의한 반도체 소자의 제조방법에 의하면, 소자분리막의 상부를 덮지 않으면서 용융 소스/드레인 구조물을 형성하기 위한 반도체 층을 형성할 수 있다. 따라서, 서로 인접하는 게이트 구조물의 소스 및 드레인 영역에 형성된 반도체 층은 서로 전기적으로 충분히 구별될 수 있다. 이에 따라, 상기 용융 소스/드레인 영역과 전기적으로 연결되는 콘택의 불량을 방지할 수 있다.
도 5는 본 발명의 일실시예에 의한 용융 소스/드레인 구조물을 구비하는 반도체 소자를 나타내는 단면도이다.
도 5를 참조하면, 본 발명이 일실시예에 의한 반도체 소자(900)는 웨이퍼와 같은 반도체 기판(100)에 소자분리막(130)에 의해 한정된 활성영역(122)에 배치된 게이트 구조물(200)을 포함한다. 일실시예로서, 상기 게이트 구조물(200)은 게이트 절연막(210) 및 상기 게이트 절연막(210) 상에 배치된 게이트 도전막(220)과 상기 게이트 구조물(200)의 측부에 형성된 게이트 스페이서(230)를 포함한다. 상기 게이트 구조물(200)과 인접한 기판의 표면에는 저농도 및 고농도의 불순물이 주입된 소스 및 드레인 접합영역(140,150)이 위치한다. 이때, 서로 인접하는 게이트 구조물(200)의 소스 및 드레인 접합영역(140,150)은 상기 소자 분리막(130)에 의해 구별되어 전기적으로 독립적으로 기능한다.
상기 소스 및 드레인 영역(140,150)의 상부에는 선택적 에피택시 공정에 형성된 단결정 반도체 층인 제1 반도체 층(320)과 고상 에피택시 공정에 의해 형성된 제2 반도체 층(500)이 적층된 융기된 소스/드레인 구조물(600)이 배치된다. 일실시예로서, 상기 제1 및 제2 반도체 층(320, 500)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC) 및 이들의 합성물 중의 어느 하나를 포함한다. 바람직하게는, 상기 제1 및 제2 반도체 층(320,500)의 각각에 불순물이 주입되어 상기 융기된 소스/드레인 구조물의 전기적 특성을 개선할 수 있다.
이때, 상기 융기된 소스/드레인 구조물은 그 사이로 상기 소자분리막(130)이 노출되도록 형성되어 서로 인접하는 게이트 구조물의 융기된 소스 및 융기된 드레인은 상기 소자분리막(130)의 주변부에 충분히 이격되도록 배치된다. 이에 따라, 서로 인접하는 상기 게이트 구조물(200)이 독립적으로 기능할 수 있다.
상기 융기된 소스/드레인 구조물(600), 상기 게이트 구조물(200) 및 상기 소자분리막(130)을 덮는 층간절연막(700)이 배치되고, 상기 융기된 소스/드레인 구조물(600)을 노출하는 콘택 홀의 내부에 콘택 플러그(800)가 배치된다. 이때, 상기 융기된 소스/드레인 구조물(600)이 서로 충분히 이격되어 배치되므로 상기 연장된 소스/드레인 구조물(600)로부터 수직방향으로 연장된 상기 콘택 플러그(800)가 서로 접촉하는 브리지 불량을 방지할 수 있다. 이에 따라, 상기 콘택 플러그(800)의 접촉에 의한 2-비트 불량을 충분히 방지할 수 있다.
본 실시예에 의한 반도체 소자는 게이트 구조물(200)의 상부에 다결정 반도체 층을 구비하고 있지 않은 것을 개시하고 있지만, 도 3d에 도시된 바와 같이 단 결정 반도체 층(320)을 형성하기 위한 동일한 선택적 에피택시 공정에 의해 형성되는 다결정 반도체 층을 더 포함할 수 있음은 자명하다. 상기 게이트 구조물(200)의 상부에 다결정 반도체 층이 위치하는 경우에는 게이트 구조물의 높이가 증가된다.
따라서, 본 발명의 일실시예에 의한 반도체 소자는 융기된 소자/드레인 영역이 소자 분리막을 기준으로 충분히 이격되도록 배치하여 융기된 소자/드레인 영역 자체의 접촉을 방지할 뿐만 아니라, 상기 융기된 소자/드레인 영역과 접촉하는 콘택 플러그의 브리지 불량을 방지할 수 있다. 이에 따라, 융기된 소스/드레인 구조물을 갖는 반도체 소자의 접촉 불량을 방지할 수 있는 장점이 있다.
본 발명에 따르면, 반도체 기판의 소스/드레인 영역으로부터 성장하는 반도체 층의 수평방향 성장을 억제하고 수직방향으로의 성장을 유도하여 소자분리막의 표면에 반도체 층이 성장하는 것을 방지할 수 있다. 이에 따라, 융기된 소스/드레인 구조물이 소자분리막을 기준으로 충분히 이격되도록 배치하여 융기된 소자/드레인 구조물을 전기적으로 분리시키고 이에 연결되는 콘택 플러그의 브리지와 같은 접촉불량을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 융기된 소스/드레인 구조를 갖는 반도체 소자의 일부를 나타내는 평면도이다.
도 2a는 도 1에 도시된 반도체 소자의 A 부분을 I-I'방향으로 절단한 단면도이다.
도 2b는 도 1에 도시된 반도체 소자의 B 부분을 II-II' 방향으로 절단한 단면도이다.
도 3a 내지 도 3e는 본 발명의 일실시예에 의한 반도체 제조방법을 나타내는 단면도들이다.
도 4는 실리콘의 결정방위에 따른 SPE의 성장속도를 나타내는 그래프이다.
도 5는 본 발명의 일실시예에 의한 용융 소스/드레인 구조물을 구비하는 반도체 소자를 나타내는 단면도이다.

Claims (20)

  1. 소자 분리막으로 한정된 반도체 기판의 활성영역에 게이트 구조물 및 상기 게이트 구조물과 인접한 소스 및 드레인 영역을 구비하는 도전성 패턴을 형성하는 단계;
    상기 도전성 패턴을 구비하는 상기 활성영역의 상부에 선택적 에피택시 성장(selective epitaxial growth, SEG) 공정에 의해 제1 반도체 층을 형성하는 단계;
    상기 제1 반도체 층을 구비하는 상기 기판의 표면에 비정질 층을 형성하는 단계;
    상기 비정질 층에 대하여 고상 에피택시(solid phase epitaxy, SPE) 공정을 수행하여 상기 비정질 반도체 층의 일부를 제2 반도체 층으로 변경하는 단계; 및
    상기 제2 반도체 층으로 변경되지 않고 상기 기판 상에 잔류하는 상기 비정질 층을 제거하여 상기 소스 및 드레인 영역의 상부에 상기 제1 및 제2 반도체 층이 적층된 융기 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 제1 반도체 층을 형성하는 단계는
    상기 소스 및 드레인 영역들이 완성된 기판의 표면에 수소 베이킹 공정을 수행하여 상기 소스 및 드레인 영역들의 표면 및 상기 게이트 구조물의 표면에 배열 된 입자들의 결합구조를 재배열하는 단계; 및
    상기 기판의 표면으로 제1 성막물질을 증착하여 상기 게이트 구조물의 상면으로부터 선택적으로 성장하는 다결정 반도체 층 및 상기 소스 및 드레인 영역의 표면으로부터 선택적으로 성장하는 단결정 반도체 층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서, 상기 수소 베이킹 공정은 상기 도전성 패턴을 구비하는 상기 기판을 수소 분위기에서 800℃ 내지 1,000℃의 온도로 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제2항에 있어서, 상기 제1 성막물질을 증착시키는 단계는 700℃ 내지 900℃의 온도 및 10torr 내지 50torr의 압력에서 화학기상증착 공정에 의해 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 화학기상증착 공정은 디클로로 실란(SiH2Cl2), 사수소화 게르마늄(GeH4), 메칠실란(CH3SiH3) 및 이들의 혼합물 중의 어느 하나를 반응가스로 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제2항에 있어서, 상기 제1 성막물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC) 및 이들의 화합물 중의 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제2항에 있어서, 상기 게이트 구조물의 상면으로부터 상기 다결정 반도체 층을 제거하고, 상기 소스 및 드레인 영역의 표면에는 상기 단결정 반도체 층을 잔류시키는 선택적 식각공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 비정질층을 형성하는 단계는 상기 도전성 패턴 및 상기 제1 반도체 층을 구비하는 상기 기판의 표면으로 비정질 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 비정질 물질을 증착하는 단계는 400℃ 내지 500℃의 온도에서 스퍼터링 공정, 저압 화학기상증착 공정 또는 플라즈마 화학기상증착 공정 중의 하나에 의해 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제8항에 있어서, 상기 비정질 물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC) 및 이들의 화합물 중의 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제8항에 있어서, 상기 비정질층에 대한 고상 에피택시 공정을 수행하기 전에 상기 비정질 층에 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서, 상기 불순물을 주입하는 단계는 상기 비정질층을 형성하는 단계와 인-시튜(in-situ)로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제11항에 있어서, 상기 불순물은 붕소(B), 인(P) 또는 비소(As) 중의 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제1항에 있어서, 상기 제2 반도체 층을 형성하는 단계는 500℃ 내지 600℃의 온도에서 상기 비정질 층을 구비하는 상기 기판에 대하여 수소 분위기의 열처리를 수행하여 상기 소스 및 드레인 영역에 형성된 상기 비정질층을 상기 제1 반도체 층을 시드로 한 고상 에피택시 성장에 의해 단결정 반도체 층으로 변화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제14항에 있어서, 상기 비정질층에 대한 고상 에피택시 성장 공정은 상기 기판의 수직방향 성장속도와 수평방향 성장속도의 비가 5:1 내지 9:1의 범위를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제1항에 있어서, 상기 잔류 비정질층을 제거하는 단계는 700℃ 내지 1,000℃ 의 온도 및 10torr 내지 600torr의 압력에서 수소(H2)가스와 염산(HCl)가스의 혼합물을 식각가스로 이용하는 선택적 식각 공정에 의해 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 소자 분리막으로 한정된 반도체 기판의 활성영역에 배치된 게이트 구조물;
    상기 게이트 구조물과 인접한 활성영역의 표면에 형성된 소스/드레인 영역;
    상기 소스/드레인 영역의 상면으로부터 선택적 에피택시얼 공정에 의해 성장하여 상기 소스 및 드레인 영역의 표면을 덮는 제1 반도체 층;
    상기 제1 반도체 층을 시드로 하여 상기 기판의 수평방향 보다 수직방향으로 더 빠르게 고상 에피택시 성장하여 상기 제1 반도체 층의 상부 및 상기 소자 분리막의 주변부를 덮는 제2 반도체 층을 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제17항에 있어서, 상기 제1 및 제2 반도체 층은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC) 및 이들의 합성물 중의 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  19. 제18항에 있어서, 상기 제1 및 제2 반도체 층은 상기 소스 및 드레인 영역에서의 접촉저항을 감소하기 위한 불순물을 더 포함하는 것을 특징으로 하는 반도체 소자.
  20. 제18항에 있어서, 상기 게이트 구조물, 상기 제2 반도체 층 및 상기 소자분리막을 덮는 층간절연막 및 상기 층간절연막을 관통하여 상기 제2 반도체 층과 전기적으로 연결되는 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
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