JP4010724B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4010724B2 JP4010724B2 JP37540499A JP37540499A JP4010724B2 JP 4010724 B2 JP4010724 B2 JP 4010724B2 JP 37540499 A JP37540499 A JP 37540499A JP 37540499 A JP37540499 A JP 37540499A JP 4010724 B2 JP4010724 B2 JP 4010724B2
- Authority
- JP
- Japan
- Prior art keywords
- amorphous silicon
- film
- reaction chamber
- silicon film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、選択エピタキシャル成長により不純物拡散領域上にシリコン層を形成するエレベーテッドＳ／Ｄ（Ｅｌｅｖｅｔｅｄ Ｓｏｕｒｃｅ／Ｄｒａｉｎ）技術を用いるＭＯＳトランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、ＭＯＳ(Metal Oxide Semiconductor) 型集積回路において、微細かつ高速な素子の実現のために拡散層上に自己整合的にＣｏ、Ｔｉのような金属を堆積してシリサイド化する技術(Self Aligned Silicide=SALICIDE)が知られている。一方、半導体装置は、微細化が進むにつれ不純物拡散領域をこれまで以上に浅く形成する必要が生じる。ところが上記のようなＳＡＬＩＣＩＤＥ技術を適用する場合には、金属とシリコン基板とがシリサイド化反応が生じる際に堆積した金属がシリコン基板を消費しながらシリサイド化するため結果的に浅い接合の形成は困難である。
【０００３】
【発明が解決しようとする課題】
この問題を解決するため、シリコン基板に形成された不純物拡散領域上にシリコン単結晶層をエピタキシャル成長させ、ソース／ドレイン（Ｓ／Ｄ）領域を元々のシリコン基板表面よりもせり上げてから金属を堆積させてシリサイド化反応を行う方法が考えられた。この方法により、低抵抗の不純物拡散領域を形成しながら同時に浅い接合を得ることが可能になる。シリコン基板に形成された不純物拡散領域上にシリコンをエピタキシャル成長させる技術は、エレベーテッド（Ｅｌｅｖａｔｅｄ）Ｓ／Ｄ技術と呼ばれている。ところが、通常エレベーテッドＳ／Ｄは、ＬＰ(Low Pressure)−ＣＶＤ(Chemical Vapour Deposition)装置を用いて８００℃以上の高温熱処理により形成されるため予めイオン注入法などにより形成したチャネル領域や不純物拡散領域の不純物プロファイルが変化してしまい、ＭＯＳトランジスタが設計値通りの性能が発揮できなくなる。とくにゲ−ト電極中のボロンがチャネル領域に拡散するためにゲ−トが空乏化し、スレッショルド電圧が変化することが大きな問題であった。
【０００４】
前述のように近年トランジスタの高速化及び微細化に伴い、ＭＯＳＦＥＴの不純物拡散領域を浅く且つ低抵抗に形成することが必要となっている。高性能トランジスタにおいて不純物拡散領域の浅い接合を実現するために、不純物拡散領域上にシリコンをエピタキシャル成長させ、シリコンエピタキシャル層上から不純物をイオン注入することにより、もともとのシリコン基板表面から浅い領域に接合を形成することが可能となる。また、前述のＳＡＬＩＣＩＤＥ技術においても不純物拡散領域上にシリコンをエピタキシャル成長させた上に金属を堆積しシリサイデーションすることによりｐｎ接合とシリサイド底面とのマージンを確保することができる。これにより接合リ−クを大幅に低減することが可能となる。
選択エピタキシャル成長には通常ＵＨＶ−ＣＶＤ装置やＬＰ−ＣＶＤ装置などが用いられる。中でも生産効率やプロセスの安定性などの面からＵＬＳＩ製造工程ですでに多く用いられ実績のあるＬＰ−ＣＶＤの適用が望まれている。
ＬＰ−ＣＶＤを用いた典型的な選択エピタキシャル成長は、シランやジクロルシランなどのシリコン原料と、塩素や塩酸などのエッチング性ガスとの混合雰囲気での気相成長法により行われる。
【０００５】
一方、将来の微細半導体素子に於いては、ドーパントの熱拡散が厳しく制限されるため、ＣＶＤの熱工程はできるだけ低温で行えることが望ましい。ところが例えばＬＰ−ＣＶＤによる気相成長法で実用的な堆積膜厚を得るには、少なくとも８００℃以上の高温熱処理が必要であり、ゲート長が０．１ｕｍ以下の世代のデバイスではチャネルプロファイルの変化やゲートからチャネルへの不純物拡散が無視できなくなってきている。
本発明は、このような事情によりなされたものであり、シリコン半導体基板に形成された不純物拡散領域上にアモルファスもしくは多結晶シリコン層を堆積させてから、高温処理を伴わず選択的に、この層を不純物拡散領域上の部分のみ単結晶層に固相成長させる工程を行ってから残留したアモルファスシリコンや多結晶シリコンを煩雑な工程を経ないでエッチング除去する半導体装置の製造方法を提供する。
【０００６】
【課題を解決するための手段】
本発明は、アモルファスシリコン又は多結晶シリコンを６００℃程度の低温で半導体基板上に堆積させ、同じく６００℃程度の熱処理で固相成長させた後、アモルファスシリコンもしくは多結晶シリコンの選択エッチングをアモルファスシリコンもしくは多結晶シリコンの固相成長に引き続いて同じＬＰ−ＣＶＤを実施する反応室内で行うことを特徴としている。ＬＰ−ＣＶＤ装置内でのエッチングは、１０Ｔｏｒｒ程度の減圧雰囲気で、塩酸を水素で希釈したガス中で６００℃から８００℃程度の温度領域で行われる。この温度領域であれば、不純物拡散領域上に形成したシリコン単結晶層をエッチングしないでゲートを被覆保護する絶縁膜上に残留したアモルファスシリコンや多結晶シリコンのみを選択的にエッチングすることが可能になる。
【０００７】
本発明の半導体装置の製造方法は、半導体基板上にゲート酸化膜を介し、絶縁膜でその上部以外が被覆されたゲート電極を形成する工程と、反応室内において、前記半導体基板上に前記ゲート電極及び前記絶縁膜を被覆するようにアモルファスシリコン膜を堆積させる工程と、前記反応室内において、前記アモルファスシリコン膜を選択的に固相成長させて前記半導体基板に接している部分のみ単結晶化する工程と、前記反応室内において、選択的に単結晶化した後前記絶縁膜上に残留したアモルファスシリコン膜をエッチング除去する工程とを備え、前記エッチング除去する温度が６００℃から７４０℃の範囲であり、前記エッチングが行われる前記反応室内の全圧力は、１０Ｔｏｒｒから６００Ｔｏｒｒであり、前記エッチング雰囲気をＨＣｌをＨ2 で１％から５０％の範囲に希釈し、且つアモルファスシリコン膜は、エッチングされ単結晶シリコン膜がエッチングされない条件でエッチング除去し、前記アモルファスシリコン膜の堆積は低圧ＣＶＤによりで６００℃以下で行い、前記アモルファスシリコン膜の固相成長は、前記反応室内で６００℃以下で行うことを特徴としている。
【０００８】
また、本発明の半導体装置の製造方法は、半導体基板上にゲート酸化膜を介し、絶縁膜で被覆されたゲート電極を形成する工程と、反応室内において、前記半導体基板上に前記ゲート電極及び前記絶縁膜を被覆するようにアモルファスシリコン膜を堆積させる工程と、前記反応室内において、前記アモルファスシリコン膜を選択的に固相成長させて前記半導体基板に接している部分のみ単結晶化する工程と、前記反応室内において、選択的に単結晶化した後、前記絶縁膜上に残留したアモルファスシリコン膜をエッチング除去する工程とを備え、前記エッチング除去する温度が６００℃から７４０℃の範囲であり、前記エッチングが行われる前記反応室内の全圧力は、１０Ｔｏｒｒから６００Ｔｏｒｒであり、前記エッチング雰囲気をＨＣｌをＨ2 で１％から５０％の範囲に希釈し、且つアモルファスシリコン膜は、エッチングされ単結晶シリコン膜がエッチングされない条件でエッチング除去し、前記アモルファスシリコン膜の堆積は低圧ＣＶＤにより６００℃以下で行い、前記アモルファスシリコン膜の固相成長は、前記反応室内で６００℃以下で行うことを特徴としている。前記単結晶化されて形成されたシリコン単結晶層で前記ゲート電極を被覆する前記絶縁膜と接する端部分は、他の部分より同じ厚さかもしくは厚くなっているようにしても良い。
【００１１】
以下、図１及び図２を参照しながら本発明のプロセスフローに沿った製造工程を説明する。図１及び図２は工程断面図である。シリコンなどの半導体基板１上に熱酸化処理などによりゲート酸化膜２を形成し、その上にポリシリコンからなるゲート電極３を形成する。ゲート電極３の上面にシリコン酸化膜などからなる絶縁保護膜４を形成し、ゲート電極３の側面にはシリコン窒化膜（ＳｉＮ）などからなる側壁絶縁膜５を形成する（図１（ａ））。ＬＰ−ＣＶＤ装置の内部においてこの半導体基板１の主面にゲート電極３及びシリコン窒化膜４、側壁絶縁膜５を含むように、アモルファスシリコン膜７を７４０℃以下、好ましくは６００℃以下で堆積させる（図１（ｂ））。次に、このＬＰ−ＣＶＤ装置内において、Ｈ2 雰囲気中で加熱処理を行うと、半導体基板１の主面上に直接堆積している部分から固相成長が始まり、膜厚方向にすべて単結晶化される（図２（ａ））。その後、同じＬＰ−ＣＶＤ装置内で単結晶化されなかった絶縁膜部分上のアモルファスシリコン膜７は、Ｈ2 により１０％程度に希釈したＨＣｌガスによりエッチングされ選択的に除去される。このようにして半導体基板１上にシリコン単結晶層８が形成される。このシリコン単結晶層８を含めて半導体基板１にソース／ドレイン領域９を形成し、このゲート酸化膜２、ゲート電極３及びソース／ドレイン領域９がＭＯＳトランジスタを構成する（図２（ｂ））。
以上のようにして、８００℃以下の低温熱処理により本発明に係るＭＯＳトランジスタにおいてエレベーテッドＳ／Ｄ構造を形成することが可能となり、ゲート長０．１μｍ以下の極微細ＭＯＳＦＥＴへの適用が可能となる。
【００１２】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図３乃至図８を参照して第１の実施例を説明する。
図３乃至図８は、半導体装置の製造工程を説明する工程断面図である。シリコンなどの半導体基板１０１にＡｓ（ヒ素）などのＮ型不純物をイオン注入し、引き続いて熱拡散を行って、深さ１μｍ程度のＮ型不純物領域（Ｎウエル）１０２を形成する（図３（ａ））。次に、半導体基板１０１の所定の領域に膜厚３００ｎｍ程度のシリコン酸化膜を埋め込み、これを素子分離領域（ＳＴＩ：Shallow Trench Isolation）１０３とする（図３（ｂ））。次に、半導体基板１０１上に膜厚１０ｎｍ程度のシリコン酸化膜からなる保護酸化膜１０４を形成し、形成されるＭＯＳトランジスタのしきい値を合せるためのイオン注入１０５を行う（図４（ａ））。そして、保護酸化膜１０４を剥離した後に再び数ｎｍ程度のシリコン酸化膜からなるゲート酸化膜１０６を形成する。ゲート酸化膜には窒素を数％程度含有しているオキシナイトライド膜やＴａＯ2 等を用いることもできる（図４（ｂ））。次に、ＣＶＤ法等を用いて膜厚１５０ｎｍ程度の多結晶シリコン膜１０７を堆積させ、フォトレジスト（図示しない）をマスクとしてＲＩＥ(Reactive Ion Etching)などによるエッチングを行って所望形状のゲート電極を形成させる（図５（ａ））。
【００１３】
この後、ゲート端部に於けるＲＩＥダメージ及び電界集中を緩和するための再酸化を行う。次に、ＢＦ2 、１０ｋｅＶ、５×１０14ｃｍ-2程度のイオン注入を行い、ＬＤＤ(Lightly Doped Drain) 領域１０８を形成する（図５（ｂ））。これはｐｎ接合電界を緩和してホットエレクトロン生成を制御する効果がある。次にＬＰ−ＣＶＤ法等を用いて膜厚１０ｎｍ程度のＳｉＯ2 膜を堆積させ、これを前述の再酸化膜と併せてライナー層１０９とする。次に、ＬＰ−ＣＶＤ法等により膜厚５０ｎｍ程度のシリコン窒化膜（ＳｉＮ）１１０をライナー層１０９に対して被覆性良く堆積させる（図６（ａ））。続いてＲＩＥにより全面エッチングを行いゲート側壁にのみＳｉＮを残し、ゲート側壁絶縁膜１１０を形成する（図６（ｂ））。前述のライナー層１０９は、シリコン窒化膜１１０をＲＩＥエッチングする際のエッチングストッパーの役割を果たす。この後、シリコン選択エピタキシャル成長を行うが、エピタキシャル成長のためには半導体基板１０１の結晶性をエピタキシャル層が引き継ぐことが必要であるのでソース・ドレイン領域上に残存するＳｉＯ2 膜１０６、１１０を除去する必要がある。そこで、エピタキシャル成長前に、例えば、希フッ酸等によるエッチングで予めソース・ドレイン領域上のＳｉＯ2 膜１０６、１１０を除去しておく。
【００１４】
この結果、ＳｉＯ2 膜１０６、１１０は、ゲート電極の下及びゲート側壁に形成されることになる（図７（ａ））。
引き続き、ＬＰ−ＣＶＤ装置によりシランなどを使用して、膜厚５０ｎｍ程度のアモルファスシリコン膜１１１を半導体基板１０１の全面に被覆性良く堆積させる。これは、多結晶シリコン膜でも良い。このときの堆積温度は、６００℃程度である（図７（ｂ））。所望の膜厚の堆積が終了したらシランなどの原料ガス供給を停止させて、Ｈ2 雰囲気で固相成長を行う。固相成長は、アモルファスシリコン膜１１１の内で半導体基板１０１に接した箇所だけで起きるので、半導体基板１０１上のシリコンが露出している部分のアモルファスシリコンは、固相成長により単結晶化してシリコン単結晶層１１２が形成され、ゲート側壁や素子分離などの絶縁膜１０３、１０９、１１０上のアモルファスシリコンは、単結晶化せずに残る。続いてＬＰ−ＣＶＤ装置の同一反応室内で、Ｈ2 により１０％に希釈したＨＣｌガスを用いてアモルファスシリコンのみをエッチング除去する。この方法では結晶化したシリコン単結晶層１１２をエッチングしない選択エッチングが可能であり、その選択比は、１０以上が得られる。
【００１５】
またアモルファスシリコンの堆積と、固相成長と、選択エッチングとが同一反応室内で連続的に可能なため生産性が大幅に向上する。この後、半導体基板１０１のＬＤＤ領域１０８にＰ型不純物をイオン注入し加熱拡散させてソース／ドレイン領域１１３を形成する（図８）。
以上に示した通り、８００℃以下の低温熱処理により、エレベーテッドＳ／Ｄ構造を実現することができる。この後さらに通常のＳＡＬＩＣＩＤＥ工程を経てゲート電極周辺構造が完成される。
このように、固相成長を利用したシリコン選択エピタキシャル成長が同一反応室内で一貫して可能となるため、生産性が飛躍的に向上する。さらに、これまでの気相成長による選択エピタキシャル成長法と比べてプロセス温度を低減できるため、微細ＭＯＳＦＥＴにおける不純物プロファイルの変化が少なく、熱履歴の小さいプロセスを構築することができる。
【００１６】
次に、図９乃至図１２を参照して第２の実施例を説明する。
図９乃至図１２は、半導体装置の製造工程を説明する半導体基板の断面図である。ゲート酸化膜２０６を形成する工程までは、第１の実施例と同様であるので説明を省略する。すなわち、半導体基板２０１には素子分離領域２０３が形成され、さらにＮウエル領域２０２が形成されている。そして、半導体基板２０１の主面は、シリコン酸化膜などからなるゲート酸化膜２０６が形成されている。
ＣＶＤ法等を用いて１５０ｎｍの多結晶シリコン膜２０７を堆積させ、続いてゲートドーピングのためＢＦ2 １０ｋｅＶ、５×１０4 ｃｍ-2程度のイオン注入を行う。次に半導体基板２０１全面に膜厚５０ｎｍ程度のシリコン窒化膜（ＳｉＮ）２０８を堆積させ、フォトレジスト２０９をマスクとしてシリコン窒化膜２０８をエッチングする（図９（ｂ））。次に、このシリコン窒化膜２０８をマスクとして多結晶シリコン２０７をゲート電極形状にＲＩＥエッチングを行う。この後、ゲート電極端部に於けるＲＩＥダメージと電界集中緩和のための再酸化を行う（図１０（ａ））。
【００１７】
次に、ＢＦ2 、１０ｋｅＶ、５×１０4 ｃｍ-2程度のイオン注入を行ってＬＤＤ領域２１０を形成する。これはＰＮ接合の電界を緩和してホットエレクトロン生成を抑制する効果がある。次に、ＬＰ−ＣＶＤ法等を用いて膜厚１０ｎｍ程度のＳｉＯ2 膜を堆積させ、前述の再酸化層とこれとを併せてライナー層２１１とする（図１０（ｂ））。次に、ＬＰ−ＣＶＤ法等により膜厚５０ｎｍ程度のシリコン窒化膜（ＳｉＮ）をライナー層に対して被覆性良く堆積させて、ＲＩＥ法などによりゲート側壁にのみシリコン窒化膜を残しゲート側壁絶縁膜２１２とする（図１１（ａ））。ライナー層２１１は、シリコン窒化膜をＲＩＥ加工する際のエッチングストッパーの役割を果たす。この後、シリコン選択エピタキシャル成長を行うが、エピタキシャル成長のためには半導体基板２０１の結晶性をエピタキシャル層が引き継ぐことが必要であるためにソース・ドレイン領域上に残存するＳｉＯ2 を除去する必要がある。そこでエピタキシャル成長前に希フッ酸等によるエッチングに依るなどして予め半導体基板２０１の露出している主面のＳｉＯ2 を除去しておく（図１１（ｂ））。
【００１８】
次に、ＬＰ−ＣＶＤ装置によりシランなどを用いて膜厚５０ｎｍ程度のアモルファスシリコン膜２１３を半導体基板２０１全面に被覆性良く堆積させる。このときの堆積温度は、６００℃程度である（図１２（ａ））。所望の膜厚の堆積が終了したらシランなどの原料ガス供給を停止させて、Ｈ2 雰囲気で固相成長を行う。固相成長は、アモルファスシリコン膜２１３の内で半導体基板２０１に接した箇所だけで起きるので、半導体基板２０１の露出する主面上のアモルファスシリコンは固相成長により単結晶化してシリコン単結晶層２１３′を形成し、ゲート電極２０７を囲うシリコン窒化膜（側壁絶縁膜）２１２や素子分離領域２０３などのなどの絶縁膜上のアモルファスシリコンは単結晶化せずに残る。続いて、ＬＰ−ＣＶＤ装置の同一反応室内で、Ｈ2 により１０％に希釈したＨＣｌガスを用いてアモルファスシリコンをエッチングする。このエッチング方法は結晶化したシリコンがエッチングされない選択エッチングであり、その選択比は１０以上が得られる。
【００１９】
この実施例ではゲート電極上部がシリコン窒化膜で被覆されているため絶縁膜上のアモルファスシリコン膜が多結晶化していても、多結晶シリコンと単結晶シリコンとの間で選択比が得られる条件を適用すれば良く、７００℃から８００℃程度のやや高温の条件でレートの早いエッチングが可能である。また、アモルファスシリコンの堆積と、固相成長と、選択エッチングとが同一反応室で連続的に可能なため生産性が大幅に向上する。この後、半導体基板２０１のＬＤＤ領域２１０にＰ型不純物をイオン注入し加熱拡散させてソース／ドレイン領域２１４を形成する（図１２（ｂ））。
以上に示したとおり、８００℃以下の低温熱処理により、エレベーテッドＳ／Ｄ構造を実現させることができる。この後通常のＳＡＩＣＩＤＥ工程を経て、ゲート電極周辺の構造が完成する。
このように、固相成長を利用したシリコン選択エピタキシャル成長が同一反応室内で一貫して可能となるため、生産性が飛躍的に向上する。さらに、これまでの気相成長による選択エピタキシャル成長法と比べてプロセス温度を低減できるため、微細ＭＯＳＦＥＴにおける不純物プロファイルの変化が少なく、熱履歴の小さい効率の良いプロセスが得られる。
【００２０】
次に、図１３を参照して第３の実施例を説明する。第１の実施例で形成されたシリコン単結晶層８は、図２（ｂ）に示すようにゲート側壁絶縁膜５に対してファッセットが形成されている。この部分からシリコン単結晶層の特性劣化や剥がれが生じ易い。この実施例では、ファッセットが形成されない方法を説明する。図１３は、半導体装置の製造工程断面図である。シリコンなどの半導体基板３０１上に熱酸化処理などによりゲート酸化膜３０２を形成し、その上にポリシリコンからなるゲート電極３０３を形成する。ゲート電極３０３の上面にシリコン酸化膜などからなる絶縁保護膜３０４を形成し、ゲート電極３０３の側面にはシリコン窒化膜（ＳｉＮ）などからなる側壁絶縁膜３０５を形成する。そして、次に、ＬＰ−ＣＶＤ装置の内部において、この半導体基板３０１の主面にゲート電極３０３及びシリコン窒化膜３０４、側壁絶縁膜３０５を含むように、アモルファスシリコン膜３０７を６００℃以下で堆積させる（図１３（ａ））。
【００２１】
次に、このＬＰ−ＣＶＤ装置内において、Ｈ2 雰囲気中で加熱処理を行うと、半導体基板３０１の主面上に直接堆積している部分から固相成長が始まり、膜厚方向にすべて単結晶化させて半導体基板３０１上にシリコン単結晶沿う３０８が形成される。そして、さらに加熱処理を続けると、側壁絶縁膜３０５上のアモルファスシリコン膜３０７が引き続いて単結晶化が進み、シリコン単結晶沿う３０８の端部から側壁絶縁膜３０５に沿って厚みが増していくようになる。この膜厚部３０８ａがファセット部を解消させる（図１３（ｂ））。同じＬＰ−ＣＶＤ装置内で単結晶化されなかった絶縁膜部分上のアモルファスシリコン膜３０７は、Ｈ2 により１０％に希釈されたＨＣｌガスによりエッチングを行って除去する。このようにして半導体基板３０１上にシリコン単結晶層３０８が形成される。このシリコン単結晶層３０８を含めて半導体基板３０１にソース／ドレイン領域３０９を形成し、このゲート酸化膜３０２、ゲート電極３０３及びソース／ドレイン領域３０９がＭＯＳトランジスタを構成する（図１３（ｃ））。
【００２２】
以上のようにして、８００℃以下の低温熱処理によりゲート長０．１μｍ以下の極微細ＭＯＳＦＥＴへの適用が可能となる。
このように、固相成長を利用したシリコン選択エピタキシャル成長が同一反応室内で一貫して可能となるため、生産性が飛躍的に向上する。さらに、これまでの気相成長による選択エピタキシャル成長法と比べてプロセス温度を低減できるため、微細ＭＯＳＦＥＴにおける不純物プロファイルの変化が少なく、熱履歴の小さい効率の良いプロセスが得られる。この実施例では、とくにシリコン単結晶層が特性が劣化せず均一に形成される。
【００２３】
図１４は、本発明の半導体装置の製造方法を実施するために用いられる枚葉式のＣＶＤ装置の模式的な概略断面図である。この他にバッチ式の装置も用いることができる。図において、反応室（チャンバ）４１１は、真空排気口４０６を持っており、気密を保持することができるようになっている。チャンバ４１１上部の上蓋は、上部電極４０４を支持している。また、マグネトロン放電を発生させるための磁石４０５がチャンバ側面に設置されている。上部電極４０４は、上面から下面に貫通する微小孔４０３を多数有する円盤状のシャワーノズルを有している。上部電極４０４には高周波電圧を印加する高周波電源４０１が設けられている。下部電極４０８は、支柱４１２により支持されており、この支柱は昇降可能に構成されていて電極間の間隔を適宜変更することができる。また、支柱４１２の上部に設置された下部電極４０８内には温度を一定に保つために冷却剤を循環させる冷却パイプとヒーター４０９が内蔵されている。また、下部電極４０８の上にはシリコンウェハなどの被処理基板４１０と、基板支持部との熱伝導を保つため静電力により被処理基板４１０をチャックする静電チャック機構（図示しない）が設けられている。下部電極４０８は、支柱４１２を介して高周波電圧を印加する高周波電源４０７を備えている。上部電極４０４は、ガス供給パイプ４０２に接続されており、チャンバ４１１内に供給される反応ガスは、ガス供給パイプ４０２からシャワーノズルの微小孔４０３より被処理基板４１０に向けて噴射される。
【００２４】
【発明の効果】
本発明は、以上の構成により、固相成長を利用したシリコン選択エピタキシャル成長が同一反応室内で一貫して可能となるため、生産性が飛躍的に向上する。さらに、これまでの気相成長による選択エピタキシャル成長法と比べてプロセス温度を低減できるため微細ＭＯＳＦＥＴにおける不純物プロファイルの変化が少ない、熱履歴の小さいプロセスが得られる。
【図面の簡単な説明】
【図１】本発明のエレベーテッドＳ／Ｄ構造を有するＭＯＳトランジスタを形成するための工程断面図。
【図２】本発明のエレベーテッドＳ／Ｄ構造を有するＭＯＳトランジスタを形成するための工程断面図。
【図３】本発明の第１の実施例を説明する工程断面図。
【図４】本発明の第１の実施例を説明する工程断面図。
【図５】本発明の第１の実施例を説明する工程断面図。
【図６】本発明の第１の実施例を説明する工程断面図。
【図７】本発明の第１の実施例を説明する工程断面図。
【図８】本発明の第１の実施例を説明する工程断面図。
【図９】本発明の第２の実施例を説明する工程断面図。
【図１０】本発明の第２の実施例を説明する工程断面図。
【図１１】本発明の第２の実施例を説明する工程断面図。
【図１２】本発明の第２の実施例を説明する工程断面図。
【図１３】本発明の第３の実施例を説明する工程断面図。
【図１４】本発明の半導体装置の製造方法を実施するために用いられる枚葉式のＣＶＤ装置の模式的な概略断面図。
【符号の説明】
１、１０１、２０１、３０１・・・半導体基板、２、１０６、２０６、３０２・・・ゲート酸化膜、３、１０７、２０７、３０３・・・ゲート電極（多結晶シリコン膜）、４、２０８、３０４・・・シリコン窒化膜（ＳｉＮ）、５、１１０、２１２、３０５・・・側壁絶縁膜、７、１１１、２１３、３０７・・・アモルファスシリコン膜、８、１１２、２１３′、３０８・・・シリコン単結晶層、９、１１３、２１４、３０９・・・ソース／ドレイン領域、１０２、２０２・・・Ｎウエル領域、１０３、２０３・・・素子分離領域、 １０４、２０４・・・保護酸化膜、１０５、２０５・・・しきい値合わせのためのイオン注入、１０８、２１０・・・ＬＤＤ領域、 １０９、２１１・・・ライナー層、２０９・・・フォトレジスト、 ４０１、４０７・・・高周波電源、４０２・・・ガス供給パイプ、 ４０３・・・微小孔、４０４・・・上部電極、 ４０５・・・磁石、４０６・・・排気口、 ４０８・・・下部電極、４０９・・・ヒータ、 ４１０・・・ウェハ（被処理基板）、４１１・・・反応室（チャンバ）、 ４１２・・・支柱。
【発明の属する技術分野】
本発明は、選択エピタキシャル成長により不純物拡散領域上にシリコン層を形成するエレベーテッドＳ／Ｄ（Ｅｌｅｖｅｔｅｄ Ｓｏｕｒｃｅ／Ｄｒａｉｎ）技術を用いるＭＯＳトランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、ＭＯＳ(Metal Oxide Semiconductor) 型集積回路において、微細かつ高速な素子の実現のために拡散層上に自己整合的にＣｏ、Ｔｉのような金属を堆積してシリサイド化する技術(Self Aligned Silicide=SALICIDE)が知られている。一方、半導体装置は、微細化が進むにつれ不純物拡散領域をこれまで以上に浅く形成する必要が生じる。ところが上記のようなＳＡＬＩＣＩＤＥ技術を適用する場合には、金属とシリコン基板とがシリサイド化反応が生じる際に堆積した金属がシリコン基板を消費しながらシリサイド化するため結果的に浅い接合の形成は困難である。
【０００３】
【発明が解決しようとする課題】
この問題を解決するため、シリコン基板に形成された不純物拡散領域上にシリコン単結晶層をエピタキシャル成長させ、ソース／ドレイン（Ｓ／Ｄ）領域を元々のシリコン基板表面よりもせり上げてから金属を堆積させてシリサイド化反応を行う方法が考えられた。この方法により、低抵抗の不純物拡散領域を形成しながら同時に浅い接合を得ることが可能になる。シリコン基板に形成された不純物拡散領域上にシリコンをエピタキシャル成長させる技術は、エレベーテッド（Ｅｌｅｖａｔｅｄ）Ｓ／Ｄ技術と呼ばれている。ところが、通常エレベーテッドＳ／Ｄは、ＬＰ(Low Pressure)−ＣＶＤ(Chemical Vapour Deposition)装置を用いて８００℃以上の高温熱処理により形成されるため予めイオン注入法などにより形成したチャネル領域や不純物拡散領域の不純物プロファイルが変化してしまい、ＭＯＳトランジスタが設計値通りの性能が発揮できなくなる。とくにゲ−ト電極中のボロンがチャネル領域に拡散するためにゲ−トが空乏化し、スレッショルド電圧が変化することが大きな問題であった。
【０００４】
前述のように近年トランジスタの高速化及び微細化に伴い、ＭＯＳＦＥＴの不純物拡散領域を浅く且つ低抵抗に形成することが必要となっている。高性能トランジスタにおいて不純物拡散領域の浅い接合を実現するために、不純物拡散領域上にシリコンをエピタキシャル成長させ、シリコンエピタキシャル層上から不純物をイオン注入することにより、もともとのシリコン基板表面から浅い領域に接合を形成することが可能となる。また、前述のＳＡＬＩＣＩＤＥ技術においても不純物拡散領域上にシリコンをエピタキシャル成長させた上に金属を堆積しシリサイデーションすることによりｐｎ接合とシリサイド底面とのマージンを確保することができる。これにより接合リ−クを大幅に低減することが可能となる。
選択エピタキシャル成長には通常ＵＨＶ−ＣＶＤ装置やＬＰ−ＣＶＤ装置などが用いられる。中でも生産効率やプロセスの安定性などの面からＵＬＳＩ製造工程ですでに多く用いられ実績のあるＬＰ−ＣＶＤの適用が望まれている。
ＬＰ−ＣＶＤを用いた典型的な選択エピタキシャル成長は、シランやジクロルシランなどのシリコン原料と、塩素や塩酸などのエッチング性ガスとの混合雰囲気での気相成長法により行われる。
【０００５】
一方、将来の微細半導体素子に於いては、ドーパントの熱拡散が厳しく制限されるため、ＣＶＤの熱工程はできるだけ低温で行えることが望ましい。ところが例えばＬＰ−ＣＶＤによる気相成長法で実用的な堆積膜厚を得るには、少なくとも８００℃以上の高温熱処理が必要であり、ゲート長が０．１ｕｍ以下の世代のデバイスではチャネルプロファイルの変化やゲートからチャネルへの不純物拡散が無視できなくなってきている。
本発明は、このような事情によりなされたものであり、シリコン半導体基板に形成された不純物拡散領域上にアモルファスもしくは多結晶シリコン層を堆積させてから、高温処理を伴わず選択的に、この層を不純物拡散領域上の部分のみ単結晶層に固相成長させる工程を行ってから残留したアモルファスシリコンや多結晶シリコンを煩雑な工程を経ないでエッチング除去する半導体装置の製造方法を提供する。
【０００６】
【課題を解決するための手段】
本発明は、アモルファスシリコン又は多結晶シリコンを６００℃程度の低温で半導体基板上に堆積させ、同じく６００℃程度の熱処理で固相成長させた後、アモルファスシリコンもしくは多結晶シリコンの選択エッチングをアモルファスシリコンもしくは多結晶シリコンの固相成長に引き続いて同じＬＰ−ＣＶＤを実施する反応室内で行うことを特徴としている。ＬＰ−ＣＶＤ装置内でのエッチングは、１０Ｔｏｒｒ程度の減圧雰囲気で、塩酸を水素で希釈したガス中で６００℃から８００℃程度の温度領域で行われる。この温度領域であれば、不純物拡散領域上に形成したシリコン単結晶層をエッチングしないでゲートを被覆保護する絶縁膜上に残留したアモルファスシリコンや多結晶シリコンのみを選択的にエッチングすることが可能になる。
【０００７】
本発明の半導体装置の製造方法は、半導体基板上にゲート酸化膜を介し、絶縁膜でその上部以外が被覆されたゲート電極を形成する工程と、反応室内において、前記半導体基板上に前記ゲート電極及び前記絶縁膜を被覆するようにアモルファスシリコン膜を堆積させる工程と、前記反応室内において、前記アモルファスシリコン膜を選択的に固相成長させて前記半導体基板に接している部分のみ単結晶化する工程と、前記反応室内において、選択的に単結晶化した後前記絶縁膜上に残留したアモルファスシリコン膜をエッチング除去する工程とを備え、前記エッチング除去する温度が６００℃から７４０℃の範囲であり、前記エッチングが行われる前記反応室内の全圧力は、１０Ｔｏｒｒから６００Ｔｏｒｒであり、前記エッチング雰囲気をＨＣｌをＨ2 で１％から５０％の範囲に希釈し、且つアモルファスシリコン膜は、エッチングされ単結晶シリコン膜がエッチングされない条件でエッチング除去し、前記アモルファスシリコン膜の堆積は低圧ＣＶＤによりで６００℃以下で行い、前記アモルファスシリコン膜の固相成長は、前記反応室内で６００℃以下で行うことを特徴としている。
【０００８】
また、本発明の半導体装置の製造方法は、半導体基板上にゲート酸化膜を介し、絶縁膜で被覆されたゲート電極を形成する工程と、反応室内において、前記半導体基板上に前記ゲート電極及び前記絶縁膜を被覆するようにアモルファスシリコン膜を堆積させる工程と、前記反応室内において、前記アモルファスシリコン膜を選択的に固相成長させて前記半導体基板に接している部分のみ単結晶化する工程と、前記反応室内において、選択的に単結晶化した後、前記絶縁膜上に残留したアモルファスシリコン膜をエッチング除去する工程とを備え、前記エッチング除去する温度が６００℃から７４０℃の範囲であり、前記エッチングが行われる前記反応室内の全圧力は、１０Ｔｏｒｒから６００Ｔｏｒｒであり、前記エッチング雰囲気をＨＣｌをＨ2 で１％から５０％の範囲に希釈し、且つアモルファスシリコン膜は、エッチングされ単結晶シリコン膜がエッチングされない条件でエッチング除去し、前記アモルファスシリコン膜の堆積は低圧ＣＶＤにより６００℃以下で行い、前記アモルファスシリコン膜の固相成長は、前記反応室内で６００℃以下で行うことを特徴としている。前記単結晶化されて形成されたシリコン単結晶層で前記ゲート電極を被覆する前記絶縁膜と接する端部分は、他の部分より同じ厚さかもしくは厚くなっているようにしても良い。
【００１１】
以下、図１及び図２を参照しながら本発明のプロセスフローに沿った製造工程を説明する。図１及び図２は工程断面図である。シリコンなどの半導体基板１上に熱酸化処理などによりゲート酸化膜２を形成し、その上にポリシリコンからなるゲート電極３を形成する。ゲート電極３の上面にシリコン酸化膜などからなる絶縁保護膜４を形成し、ゲート電極３の側面にはシリコン窒化膜（ＳｉＮ）などからなる側壁絶縁膜５を形成する（図１（ａ））。ＬＰ−ＣＶＤ装置の内部においてこの半導体基板１の主面にゲート電極３及びシリコン窒化膜４、側壁絶縁膜５を含むように、アモルファスシリコン膜７を７４０℃以下、好ましくは６００℃以下で堆積させる（図１（ｂ））。次に、このＬＰ−ＣＶＤ装置内において、Ｈ2 雰囲気中で加熱処理を行うと、半導体基板１の主面上に直接堆積している部分から固相成長が始まり、膜厚方向にすべて単結晶化される（図２（ａ））。その後、同じＬＰ−ＣＶＤ装置内で単結晶化されなかった絶縁膜部分上のアモルファスシリコン膜７は、Ｈ2 により１０％程度に希釈したＨＣｌガスによりエッチングされ選択的に除去される。このようにして半導体基板１上にシリコン単結晶層８が形成される。このシリコン単結晶層８を含めて半導体基板１にソース／ドレイン領域９を形成し、このゲート酸化膜２、ゲート電極３及びソース／ドレイン領域９がＭＯＳトランジスタを構成する（図２（ｂ））。
以上のようにして、８００℃以下の低温熱処理により本発明に係るＭＯＳトランジスタにおいてエレベーテッドＳ／Ｄ構造を形成することが可能となり、ゲート長０．１μｍ以下の極微細ＭＯＳＦＥＴへの適用が可能となる。
【００１２】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図３乃至図８を参照して第１の実施例を説明する。
図３乃至図８は、半導体装置の製造工程を説明する工程断面図である。シリコンなどの半導体基板１０１にＡｓ（ヒ素）などのＮ型不純物をイオン注入し、引き続いて熱拡散を行って、深さ１μｍ程度のＮ型不純物領域（Ｎウエル）１０２を形成する（図３（ａ））。次に、半導体基板１０１の所定の領域に膜厚３００ｎｍ程度のシリコン酸化膜を埋め込み、これを素子分離領域（ＳＴＩ：Shallow Trench Isolation）１０３とする（図３（ｂ））。次に、半導体基板１０１上に膜厚１０ｎｍ程度のシリコン酸化膜からなる保護酸化膜１０４を形成し、形成されるＭＯＳトランジスタのしきい値を合せるためのイオン注入１０５を行う（図４（ａ））。そして、保護酸化膜１０４を剥離した後に再び数ｎｍ程度のシリコン酸化膜からなるゲート酸化膜１０６を形成する。ゲート酸化膜には窒素を数％程度含有しているオキシナイトライド膜やＴａＯ2 等を用いることもできる（図４（ｂ））。次に、ＣＶＤ法等を用いて膜厚１５０ｎｍ程度の多結晶シリコン膜１０７を堆積させ、フォトレジスト（図示しない）をマスクとしてＲＩＥ(Reactive Ion Etching)などによるエッチングを行って所望形状のゲート電極を形成させる（図５（ａ））。
【００１３】
この後、ゲート端部に於けるＲＩＥダメージ及び電界集中を緩和するための再酸化を行う。次に、ＢＦ2 、１０ｋｅＶ、５×１０14ｃｍ-2程度のイオン注入を行い、ＬＤＤ(Lightly Doped Drain) 領域１０８を形成する（図５（ｂ））。これはｐｎ接合電界を緩和してホットエレクトロン生成を制御する効果がある。次にＬＰ−ＣＶＤ法等を用いて膜厚１０ｎｍ程度のＳｉＯ2 膜を堆積させ、これを前述の再酸化膜と併せてライナー層１０９とする。次に、ＬＰ−ＣＶＤ法等により膜厚５０ｎｍ程度のシリコン窒化膜（ＳｉＮ）１１０をライナー層１０９に対して被覆性良く堆積させる（図６（ａ））。続いてＲＩＥにより全面エッチングを行いゲート側壁にのみＳｉＮを残し、ゲート側壁絶縁膜１１０を形成する（図６（ｂ））。前述のライナー層１０９は、シリコン窒化膜１１０をＲＩＥエッチングする際のエッチングストッパーの役割を果たす。この後、シリコン選択エピタキシャル成長を行うが、エピタキシャル成長のためには半導体基板１０１の結晶性をエピタキシャル層が引き継ぐことが必要であるのでソース・ドレイン領域上に残存するＳｉＯ2 膜１０６、１１０を除去する必要がある。そこで、エピタキシャル成長前に、例えば、希フッ酸等によるエッチングで予めソース・ドレイン領域上のＳｉＯ2 膜１０６、１１０を除去しておく。
【００１４】
この結果、ＳｉＯ2 膜１０６、１１０は、ゲート電極の下及びゲート側壁に形成されることになる（図７（ａ））。
引き続き、ＬＰ−ＣＶＤ装置によりシランなどを使用して、膜厚５０ｎｍ程度のアモルファスシリコン膜１１１を半導体基板１０１の全面に被覆性良く堆積させる。これは、多結晶シリコン膜でも良い。このときの堆積温度は、６００℃程度である（図７（ｂ））。所望の膜厚の堆積が終了したらシランなどの原料ガス供給を停止させて、Ｈ2 雰囲気で固相成長を行う。固相成長は、アモルファスシリコン膜１１１の内で半導体基板１０１に接した箇所だけで起きるので、半導体基板１０１上のシリコンが露出している部分のアモルファスシリコンは、固相成長により単結晶化してシリコン単結晶層１１２が形成され、ゲート側壁や素子分離などの絶縁膜１０３、１０９、１１０上のアモルファスシリコンは、単結晶化せずに残る。続いてＬＰ−ＣＶＤ装置の同一反応室内で、Ｈ2 により１０％に希釈したＨＣｌガスを用いてアモルファスシリコンのみをエッチング除去する。この方法では結晶化したシリコン単結晶層１１２をエッチングしない選択エッチングが可能であり、その選択比は、１０以上が得られる。
【００１５】
またアモルファスシリコンの堆積と、固相成長と、選択エッチングとが同一反応室内で連続的に可能なため生産性が大幅に向上する。この後、半導体基板１０１のＬＤＤ領域１０８にＰ型不純物をイオン注入し加熱拡散させてソース／ドレイン領域１１３を形成する（図８）。
以上に示した通り、８００℃以下の低温熱処理により、エレベーテッドＳ／Ｄ構造を実現することができる。この後さらに通常のＳＡＬＩＣＩＤＥ工程を経てゲート電極周辺構造が完成される。
このように、固相成長を利用したシリコン選択エピタキシャル成長が同一反応室内で一貫して可能となるため、生産性が飛躍的に向上する。さらに、これまでの気相成長による選択エピタキシャル成長法と比べてプロセス温度を低減できるため、微細ＭＯＳＦＥＴにおける不純物プロファイルの変化が少なく、熱履歴の小さいプロセスを構築することができる。
【００１６】
次に、図９乃至図１２を参照して第２の実施例を説明する。
図９乃至図１２は、半導体装置の製造工程を説明する半導体基板の断面図である。ゲート酸化膜２０６を形成する工程までは、第１の実施例と同様であるので説明を省略する。すなわち、半導体基板２０１には素子分離領域２０３が形成され、さらにＮウエル領域２０２が形成されている。そして、半導体基板２０１の主面は、シリコン酸化膜などからなるゲート酸化膜２０６が形成されている。
ＣＶＤ法等を用いて１５０ｎｍの多結晶シリコン膜２０７を堆積させ、続いてゲートドーピングのためＢＦ2 １０ｋｅＶ、５×１０4 ｃｍ-2程度のイオン注入を行う。次に半導体基板２０１全面に膜厚５０ｎｍ程度のシリコン窒化膜（ＳｉＮ）２０８を堆積させ、フォトレジスト２０９をマスクとしてシリコン窒化膜２０８をエッチングする（図９（ｂ））。次に、このシリコン窒化膜２０８をマスクとして多結晶シリコン２０７をゲート電極形状にＲＩＥエッチングを行う。この後、ゲート電極端部に於けるＲＩＥダメージと電界集中緩和のための再酸化を行う（図１０（ａ））。
【００１７】
次に、ＢＦ2 、１０ｋｅＶ、５×１０4 ｃｍ-2程度のイオン注入を行ってＬＤＤ領域２１０を形成する。これはＰＮ接合の電界を緩和してホットエレクトロン生成を抑制する効果がある。次に、ＬＰ−ＣＶＤ法等を用いて膜厚１０ｎｍ程度のＳｉＯ2 膜を堆積させ、前述の再酸化層とこれとを併せてライナー層２１１とする（図１０（ｂ））。次に、ＬＰ−ＣＶＤ法等により膜厚５０ｎｍ程度のシリコン窒化膜（ＳｉＮ）をライナー層に対して被覆性良く堆積させて、ＲＩＥ法などによりゲート側壁にのみシリコン窒化膜を残しゲート側壁絶縁膜２１２とする（図１１（ａ））。ライナー層２１１は、シリコン窒化膜をＲＩＥ加工する際のエッチングストッパーの役割を果たす。この後、シリコン選択エピタキシャル成長を行うが、エピタキシャル成長のためには半導体基板２０１の結晶性をエピタキシャル層が引き継ぐことが必要であるためにソース・ドレイン領域上に残存するＳｉＯ2 を除去する必要がある。そこでエピタキシャル成長前に希フッ酸等によるエッチングに依るなどして予め半導体基板２０１の露出している主面のＳｉＯ2 を除去しておく（図１１（ｂ））。
【００１８】
次に、ＬＰ−ＣＶＤ装置によりシランなどを用いて膜厚５０ｎｍ程度のアモルファスシリコン膜２１３を半導体基板２０１全面に被覆性良く堆積させる。このときの堆積温度は、６００℃程度である（図１２（ａ））。所望の膜厚の堆積が終了したらシランなどの原料ガス供給を停止させて、Ｈ2 雰囲気で固相成長を行う。固相成長は、アモルファスシリコン膜２１３の内で半導体基板２０１に接した箇所だけで起きるので、半導体基板２０１の露出する主面上のアモルファスシリコンは固相成長により単結晶化してシリコン単結晶層２１３′を形成し、ゲート電極２０７を囲うシリコン窒化膜（側壁絶縁膜）２１２や素子分離領域２０３などのなどの絶縁膜上のアモルファスシリコンは単結晶化せずに残る。続いて、ＬＰ−ＣＶＤ装置の同一反応室内で、Ｈ2 により１０％に希釈したＨＣｌガスを用いてアモルファスシリコンをエッチングする。このエッチング方法は結晶化したシリコンがエッチングされない選択エッチングであり、その選択比は１０以上が得られる。
【００１９】
この実施例ではゲート電極上部がシリコン窒化膜で被覆されているため絶縁膜上のアモルファスシリコン膜が多結晶化していても、多結晶シリコンと単結晶シリコンとの間で選択比が得られる条件を適用すれば良く、７００℃から８００℃程度のやや高温の条件でレートの早いエッチングが可能である。また、アモルファスシリコンの堆積と、固相成長と、選択エッチングとが同一反応室で連続的に可能なため生産性が大幅に向上する。この後、半導体基板２０１のＬＤＤ領域２１０にＰ型不純物をイオン注入し加熱拡散させてソース／ドレイン領域２１４を形成する（図１２（ｂ））。
以上に示したとおり、８００℃以下の低温熱処理により、エレベーテッドＳ／Ｄ構造を実現させることができる。この後通常のＳＡＩＣＩＤＥ工程を経て、ゲート電極周辺の構造が完成する。
このように、固相成長を利用したシリコン選択エピタキシャル成長が同一反応室内で一貫して可能となるため、生産性が飛躍的に向上する。さらに、これまでの気相成長による選択エピタキシャル成長法と比べてプロセス温度を低減できるため、微細ＭＯＳＦＥＴにおける不純物プロファイルの変化が少なく、熱履歴の小さい効率の良いプロセスが得られる。
【００２０】
次に、図１３を参照して第３の実施例を説明する。第１の実施例で形成されたシリコン単結晶層８は、図２（ｂ）に示すようにゲート側壁絶縁膜５に対してファッセットが形成されている。この部分からシリコン単結晶層の特性劣化や剥がれが生じ易い。この実施例では、ファッセットが形成されない方法を説明する。図１３は、半導体装置の製造工程断面図である。シリコンなどの半導体基板３０１上に熱酸化処理などによりゲート酸化膜３０２を形成し、その上にポリシリコンからなるゲート電極３０３を形成する。ゲート電極３０３の上面にシリコン酸化膜などからなる絶縁保護膜３０４を形成し、ゲート電極３０３の側面にはシリコン窒化膜（ＳｉＮ）などからなる側壁絶縁膜３０５を形成する。そして、次に、ＬＰ−ＣＶＤ装置の内部において、この半導体基板３０１の主面にゲート電極３０３及びシリコン窒化膜３０４、側壁絶縁膜３０５を含むように、アモルファスシリコン膜３０７を６００℃以下で堆積させる（図１３（ａ））。
【００２１】
次に、このＬＰ−ＣＶＤ装置内において、Ｈ2 雰囲気中で加熱処理を行うと、半導体基板３０１の主面上に直接堆積している部分から固相成長が始まり、膜厚方向にすべて単結晶化させて半導体基板３０１上にシリコン単結晶沿う３０８が形成される。そして、さらに加熱処理を続けると、側壁絶縁膜３０５上のアモルファスシリコン膜３０７が引き続いて単結晶化が進み、シリコン単結晶沿う３０８の端部から側壁絶縁膜３０５に沿って厚みが増していくようになる。この膜厚部３０８ａがファセット部を解消させる（図１３（ｂ））。同じＬＰ−ＣＶＤ装置内で単結晶化されなかった絶縁膜部分上のアモルファスシリコン膜３０７は、Ｈ2 により１０％に希釈されたＨＣｌガスによりエッチングを行って除去する。このようにして半導体基板３０１上にシリコン単結晶層３０８が形成される。このシリコン単結晶層３０８を含めて半導体基板３０１にソース／ドレイン領域３０９を形成し、このゲート酸化膜３０２、ゲート電極３０３及びソース／ドレイン領域３０９がＭＯＳトランジスタを構成する（図１３（ｃ））。
【００２２】
以上のようにして、８００℃以下の低温熱処理によりゲート長０．１μｍ以下の極微細ＭＯＳＦＥＴへの適用が可能となる。
このように、固相成長を利用したシリコン選択エピタキシャル成長が同一反応室内で一貫して可能となるため、生産性が飛躍的に向上する。さらに、これまでの気相成長による選択エピタキシャル成長法と比べてプロセス温度を低減できるため、微細ＭＯＳＦＥＴにおける不純物プロファイルの変化が少なく、熱履歴の小さい効率の良いプロセスが得られる。この実施例では、とくにシリコン単結晶層が特性が劣化せず均一に形成される。
【００２３】
図１４は、本発明の半導体装置の製造方法を実施するために用いられる枚葉式のＣＶＤ装置の模式的な概略断面図である。この他にバッチ式の装置も用いることができる。図において、反応室（チャンバ）４１１は、真空排気口４０６を持っており、気密を保持することができるようになっている。チャンバ４１１上部の上蓋は、上部電極４０４を支持している。また、マグネトロン放電を発生させるための磁石４０５がチャンバ側面に設置されている。上部電極４０４は、上面から下面に貫通する微小孔４０３を多数有する円盤状のシャワーノズルを有している。上部電極４０４には高周波電圧を印加する高周波電源４０１が設けられている。下部電極４０８は、支柱４１２により支持されており、この支柱は昇降可能に構成されていて電極間の間隔を適宜変更することができる。また、支柱４１２の上部に設置された下部電極４０８内には温度を一定に保つために冷却剤を循環させる冷却パイプとヒーター４０９が内蔵されている。また、下部電極４０８の上にはシリコンウェハなどの被処理基板４１０と、基板支持部との熱伝導を保つため静電力により被処理基板４１０をチャックする静電チャック機構（図示しない）が設けられている。下部電極４０８は、支柱４１２を介して高周波電圧を印加する高周波電源４０７を備えている。上部電極４０４は、ガス供給パイプ４０２に接続されており、チャンバ４１１内に供給される反応ガスは、ガス供給パイプ４０２からシャワーノズルの微小孔４０３より被処理基板４１０に向けて噴射される。
【００２４】
【発明の効果】
本発明は、以上の構成により、固相成長を利用したシリコン選択エピタキシャル成長が同一反応室内で一貫して可能となるため、生産性が飛躍的に向上する。さらに、これまでの気相成長による選択エピタキシャル成長法と比べてプロセス温度を低減できるため微細ＭＯＳＦＥＴにおける不純物プロファイルの変化が少ない、熱履歴の小さいプロセスが得られる。
【図面の簡単な説明】
【図１】本発明のエレベーテッドＳ／Ｄ構造を有するＭＯＳトランジスタを形成するための工程断面図。
【図２】本発明のエレベーテッドＳ／Ｄ構造を有するＭＯＳトランジスタを形成するための工程断面図。
【図３】本発明の第１の実施例を説明する工程断面図。
【図４】本発明の第１の実施例を説明する工程断面図。
【図５】本発明の第１の実施例を説明する工程断面図。
【図６】本発明の第１の実施例を説明する工程断面図。
【図７】本発明の第１の実施例を説明する工程断面図。
【図８】本発明の第１の実施例を説明する工程断面図。
【図９】本発明の第２の実施例を説明する工程断面図。
【図１０】本発明の第２の実施例を説明する工程断面図。
【図１１】本発明の第２の実施例を説明する工程断面図。
【図１２】本発明の第２の実施例を説明する工程断面図。
【図１３】本発明の第３の実施例を説明する工程断面図。
【図１４】本発明の半導体装置の製造方法を実施するために用いられる枚葉式のＣＶＤ装置の模式的な概略断面図。
【符号の説明】
１、１０１、２０１、３０１・・・半導体基板、２、１０６、２０６、３０２・・・ゲート酸化膜、３、１０７、２０７、３０３・・・ゲート電極（多結晶シリコン膜）、４、２０８、３０４・・・シリコン窒化膜（ＳｉＮ）、５、１１０、２１２、３０５・・・側壁絶縁膜、７、１１１、２１３、３０７・・・アモルファスシリコン膜、８、１１２、２１３′、３０８・・・シリコン単結晶層、９、１１３、２１４、３０９・・・ソース／ドレイン領域、１０２、２０２・・・Ｎウエル領域、１０３、２０３・・・素子分離領域、 １０４、２０４・・・保護酸化膜、１０５、２０５・・・しきい値合わせのためのイオン注入、１０８、２１０・・・ＬＤＤ領域、 １０９、２１１・・・ライナー層、２０９・・・フォトレジスト、 ４０１、４０７・・・高周波電源、４０２・・・ガス供給パイプ、 ４０３・・・微小孔、４０４・・・上部電極、 ４０５・・・磁石、４０６・・・排気口、 ４０８・・・下部電極、４０９・・・ヒータ、 ４１０・・・ウェハ（被処理基板）、４１１・・・反応室（チャンバ）、 ４１２・・・支柱。
Claims (3)
- 半導体基板上にゲート酸化膜を介し、絶縁膜でその上部以外が被覆されたゲート電極を形成する工程と、
反応室内において、前記半導体基板上に前記ゲート電極及び前記絶縁膜を被覆するようにアモルファスシリコン膜を堆積させる工程と、
前記反応室内において、前記アモルファスシリコン膜を選択的に固相成長させて前記半導体基板に接している部分のみ単結晶化する工程と、
前記反応室内において、選択的に単結晶化した後前記絶縁膜上に残留したアモルファスシリコン膜をエッチング除去する工程とを備え、
前記エッチング除去する温度が６００℃から７４０℃の範囲であり、前記エッチングが行われる前記反応室内の全圧力は、１０Ｔｏｒｒから６００Ｔｏｒｒであり、前記エッチング雰囲気をＨＣｌをＨ2 で１％から５０％の範囲に希釈し、且つアモルファスシリコン膜は、エッチングされ単結晶シリコン膜がエッチングされない条件でエッチング除去し、前記アモルファスシリコン膜の堆積は低圧ＣＶＤにより６００℃以下で行い、前記アモルファスシリコン膜の固相成長は、前記反応室内で６００℃以下で行うことを特徴とする半導体装置の製造方法。 - 半導体基板上にゲート酸化膜を介し、絶縁膜で被覆されたゲート電極を形成する工程と、
反応室内において、前記半導体基板上に前記ゲート電極及び前記絶縁膜を被覆するようにアモルファスシリコン膜を堆積させる工程と、
前記反応室内において、前記アモルファスシリコン膜を選択的に固相成長させて前記半導体基板に接している部分のみ単結晶化する工程と、
前記反応室内において、選択的に単結晶化した後、前記絶縁膜上に残留したアモルファスシリコン膜をエッチング除去する工程とを備え、
前記エッチング除去する温度が６００℃から７４０℃の範囲であり、前記エッチングが行われる前記反応室内の全圧力は、１０Ｔｏｒｒから６００Ｔｏｒｒであり、前記エッチング雰囲気をＨＣｌをＨ2 で１％から５０％の範囲に希釈し、且つアモルファスシリコン膜は、エッチングされ単結晶シリコン膜がエッチングされない条件でエッチング除去し、前記アモルファスシリコン膜の堆積は低圧ＣＶＤにより６００℃以下で行い、前記アモルファスシリコン膜の固相成長は、前記反応室内で６００℃以下で行うことを特徴とする半導体装置の製造方法。 - 前記単結晶化されて形成されたシリコン単結晶層で前記ゲート電極を被覆する前記絶縁膜と接する端部分は、他の部分より同じ厚さかもしくは厚くなっていることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37540499A JP4010724B2 (ja) | 1999-12-28 | 1999-12-28 | 半導体装置の製造方法 |
| US09/568,548 US6346732B1 (en) | 1999-05-14 | 2000-05-11 | Semiconductor device with oxide mediated epitaxial layer |
| KR10-2000-0025649A KR100382023B1 (ko) | 1999-05-14 | 2000-05-13 | 반도체 장치 및 그의 제조 방법 |
| US09/998,642 US6395621B1 (en) | 1999-05-14 | 2001-12-03 | Method of manufacturing a semiconductor device with oxide mediated epitaxial layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37540499A JP4010724B2 (ja) | 1999-12-28 | 1999-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001189451A JP2001189451A (ja) | 2001-07-10 |
| JP4010724B2 true JP4010724B2 (ja) | 2007-11-21 |
Family
ID=18505469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37540499A Expired - Fee Related JP4010724B2 (ja) | 1999-05-14 | 1999-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4010724B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3657915B2 (ja) | 2002-01-31 | 2005-06-08 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| JP2004047608A (ja) | 2002-07-10 | 2004-02-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100506823B1 (ko) | 2003-11-24 | 2005-08-10 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US7195985B2 (en) * | 2005-01-04 | 2007-03-27 | Intel Corporation | CMOS transistor junction regions formed by a CVD etching and deposition sequence |
| CN100452933C (zh) * | 2005-11-03 | 2009-01-14 | 友达光电股份有限公司 | 低温多晶硅薄膜晶体管显示面板及其制造方法 |
| JP2007299991A (ja) | 2006-05-01 | 2007-11-15 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8278176B2 (en) | 2006-06-07 | 2012-10-02 | Asm America, Inc. | Selective epitaxial formation of semiconductor films |
| US7776698B2 (en) * | 2007-10-05 | 2010-08-17 | Applied Materials, Inc. | Selective formation of silicon carbon epitaxial layer |
| KR20090065570A (ko) | 2007-12-18 | 2009-06-23 | 삼성전자주식회사 | 반도체 소자의 및 이의 제조방법 |
| JP2009182264A (ja) | 2008-01-31 | 2009-08-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8809170B2 (en) | 2011-05-19 | 2014-08-19 | Asm America Inc. | High throughput cyclical epitaxial deposition and etch process |
| US10186521B2 (en) | 2016-09-16 | 2019-01-22 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing semiconductor device |
-
1999
- 1999-12-28 JP JP37540499A patent/JP4010724B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001189451A (ja) | 2001-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6395621B1 (en) | Method of manufacturing a semiconductor device with oxide mediated epitaxial layer | |
| US6346447B1 (en) | Shallow-implant elevated source/drain doping from a sidewall dopant source | |
| US6518155B1 (en) | Device structure and method for reducing silicide encroachment | |
| US6777759B1 (en) | Device structure and method for reducing silicide encroachment | |
| US6653700B2 (en) | Transistor structure and method of fabrication | |
| US6627488B2 (en) | Method for fabricating a semiconductor device using a damascene process | |
| JP2894283B2 (ja) | 半導体装置の製造方法 | |
| US7271446B2 (en) | Ultra-thin channel device with raised source and drain and solid source extension doping | |
| CN101604691A (zh) | 半导体器件和半导体器件的制造方法 | |
| JP2000077658A (ja) | 半導体装置の製造方法 | |
| US6670251B2 (en) | Method of fabricating semiconductor device | |
| JP2006512766A (ja) | 厚い歪みシリコン層を形成する方法、および厚い歪みシリコン層を組み込んだ半導体構造 | |
| JP4010724B2 (ja) | 半導体装置の製造方法 | |
| JPH10125909A (ja) | 半導体装置の製造方法 | |
| KR100558011B1 (ko) | 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의제조방법 | |
| JP3657915B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US7888241B2 (en) | Selective deposition of germanium spacers on nitride | |
| JP4417808B2 (ja) | 半導体装置の製造方法 | |
| US20010051412A1 (en) | Method of fabricating semiconductor device | |
| JP3394083B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001326351A (ja) | 半導体装置及びその製造方法 | |
| KR100461156B1 (ko) | 선택적 에피택셜 성장법을 이용한 규소게르마늄바이씨모스 소자 제조 방법 | |
| JP2000269500A (ja) | 半導体装置の製造方法 | |
| JP4518771B2 (ja) | 半導体装置の製造方法 | |
| KR20000054890A (ko) | 선택적 에피택셜 성장에 의한 전계효과 트랜지스터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040609 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050415 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050428 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050627 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050721 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050921 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051025 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20051118 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070731 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070904 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110914 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110914 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120914 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120914 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130914 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |