JP2894283B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2894283B2 JP2894283B2 JP8167681A JP16768196A JP2894283B2 JP 2894283 B2 JP2894283 B2 JP 2894283B2 JP 8167681 A JP8167681 A JP 8167681A JP 16768196 A JP16768196 A JP 16768196A JP 2894283 B2 JP2894283 B2 JP 2894283B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- side wall
- insulating film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 title description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 37
- 229910052710 silicon Inorganic materials 0.000 claims description 35
- 239000010703 silicon Substances 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 27
- 238000009792 diffusion process Methods 0.000 claims description 24
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 239000010408 film Substances 0.000 description 89
- 239000010410 layer Substances 0.000 description 52
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 150000004767 nitrides Chemical class 0.000 description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229910021341 titanium silicide Inorganic materials 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 3
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 241000465531 Annea Species 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体基板の主面からせり上げられたソ
ース・ドレイン層を有するＭＯＳ型ＦＥＴのゲート電極
側壁の形成方法に関する。
法に関し、特に半導体基板の主面からせり上げられたソ
ース・ドレイン層を有するＭＯＳ型ＦＥＴのゲート電極
側壁の形成方法に関する。
【０００２】
【従来の技術】ＭＯＳ集積回路の高速、高密度化には、
トランジスタの微細化は必須であるが、ＭＯＳトランジ
スタの微細化は短チャンネル効果や、パンチスルーの抑
制等の問題が深刻になっている。
トランジスタの微細化は必須であるが、ＭＯＳトランジ
スタの微細化は短チャンネル効果や、パンチスルーの抑
制等の問題が深刻になっている。
【０００３】この問題を解決するために、ソース・ドレ
イン層をシリコン基板上にせり上げる構造が、特開平２
−２２２１５３号公報等に提案されている。従来技術と
して典型的なせり上げ構造トランジスタの製造方法を図
３を用いて説明する。
イン層をシリコン基板上にせり上げる構造が、特開平２
−２２２１５３号公報等に提案されている。従来技術と
して典型的なせり上げ構造トランジスタの製造方法を図
３を用いて説明する。
【０００４】まず図３（ａ）に示すように、シリコン基
板１Ａ上に、素子分離のための局所酸化を行い、素子分
離層２を形成したのち、イオン注入によりＮ型不純物を
基板の深さ数μｍ程度の位置に導入して、８５０℃程度
の急速加熱法（ＲａｐｉｄＴｈｅｒｍａｌ ａｎｎｅａ
ｌｉｎｇ：ＲＴＡ）により、活性化の熱処理を施して、
ウエル領域１Ｂを形成する。次にゲート酸化膜３を５ｎ
ｍ形成した後に、ゲート電極となる多結晶シリコン膜を
２００ｎｍ堆積し、続いて酸化膜を５０ｎｍ堆積後、パ
ターンニングしてゲート電極４、ゲート電極上の酸化膜
５Ａを形成する。その後、窒化膜を２０ｎｍ堆積後、プ
ラズマエッチング法でゲート側壁部以外の窒化膜を除去
して、第１のゲート電極側壁１６Ａを形成する。
板１Ａ上に、素子分離のための局所酸化を行い、素子分
離層２を形成したのち、イオン注入によりＮ型不純物を
基板の深さ数μｍ程度の位置に導入して、８５０℃程度
の急速加熱法（ＲａｐｉｄＴｈｅｒｍａｌ ａｎｎｅａ
ｌｉｎｇ：ＲＴＡ）により、活性化の熱処理を施して、
ウエル領域１Ｂを形成する。次にゲート酸化膜３を５ｎ
ｍ形成した後に、ゲート電極となる多結晶シリコン膜を
２００ｎｍ堆積し、続いて酸化膜を５０ｎｍ堆積後、パ
ターンニングしてゲート電極４、ゲート電極上の酸化膜
５Ａを形成する。その後、窒化膜を２０ｎｍ堆積後、プ
ラズマエッチング法でゲート側壁部以外の窒化膜を除去
して、第１のゲート電極側壁１６Ａを形成する。
【０００５】次に図３（ｂ）に示すように、フッ酸蒸気
処理して、シリコン基板１Ａのソース・ドレイン領域の
自然酸化膜を除去した後に、大気にさらすことなく減圧
ＣＶＤ装置中に導入し、８００℃程度で、原料ガスとし
てジクロロシラン（ＳｉＣｌ2 Ｈ2 ）を用い、塩化水素
ガス（ＨＣｌ）を混合して、シリコン酸化膜上にはシリ
コン膜が形成されないような条件で、シリコン表面が露
出している領域に選択的にエピタキシャル成長を行い、
せり上げられたソース・ドレイン層（せり上げ層）７Ａ
を形成する。このとき、第１のゲート電極側壁１６Ａと
接する部分に、シリコン層が密着しない傾斜部分（以
降、ファセットと呼ぶ）８Ａ、８Ｂが生じるので、これ
を埋め込むために、第２の側壁を再度形成する必要があ
る。ここで、８Ａは（１１１）面、８Ｂは（３１１）、
（５１１）等の高指数の面である。
処理して、シリコン基板１Ａのソース・ドレイン領域の
自然酸化膜を除去した後に、大気にさらすことなく減圧
ＣＶＤ装置中に導入し、８００℃程度で、原料ガスとし
てジクロロシラン（ＳｉＣｌ2 Ｈ2 ）を用い、塩化水素
ガス（ＨＣｌ）を混合して、シリコン酸化膜上にはシリ
コン膜が形成されないような条件で、シリコン表面が露
出している領域に選択的にエピタキシャル成長を行い、
せり上げられたソース・ドレイン層（せり上げ層）７Ａ
を形成する。このとき、第１のゲート電極側壁１６Ａと
接する部分に、シリコン層が密着しない傾斜部分（以
降、ファセットと呼ぶ）８Ａ、８Ｂが生じるので、これ
を埋め込むために、第２の側壁を再度形成する必要があ
る。ここで、８Ａは（１１１）面、８Ｂは（３１１）、
（５１１）等の高指数の面である。
【０００６】次に、酸化膜を４０ｎｍ程度堆積した後
に、プラズマエッチング法で、第１のゲート電極側壁１
６Ａに接する部分以外を除去して、第２のゲート電極側
壁１６Ｂを形成してファセット８Ａ、８Ｂの一部を埋め
込む。その後、ゲート電極４上の酸化膜５Ａを除去した
後に、イオン注入の汚染防止用の膜として、５ｎｍ程度
酸化した後、イオン注入法により、ｐ型ではＢＦ2 を１
０〜２０ｋｅＶ、ｎ型ではヒ素を４０〜６０ｋｅＶで、
せり上げられたソース・ドレイン層７Ａ及びゲート電極
４内に導入し、１０００℃程度のＲＴＡにより不純物を
シリコン基板１Ａ内及びゲート電極４の全体に拡散させ
るとともに、活性化を行い、ソース・ドレイン拡散層９
をシリコン基板内に形成する。
に、プラズマエッチング法で、第１のゲート電極側壁１
６Ａに接する部分以外を除去して、第２のゲート電極側
壁１６Ｂを形成してファセット８Ａ、８Ｂの一部を埋め
込む。その後、ゲート電極４上の酸化膜５Ａを除去した
後に、イオン注入の汚染防止用の膜として、５ｎｍ程度
酸化した後、イオン注入法により、ｐ型ではＢＦ2 を１
０〜２０ｋｅＶ、ｎ型ではヒ素を４０〜６０ｋｅＶで、
せり上げられたソース・ドレイン層７Ａ及びゲート電極
４内に導入し、１０００℃程度のＲＴＡにより不純物を
シリコン基板１Ａ内及びゲート電極４の全体に拡散させ
るとともに、活性化を行い、ソース・ドレイン拡散層９
をシリコン基板内に形成する。
【０００７】次に図３（ｃ）に示すように、汚染防止酸
化膜を除去後、チタンを４０ｎｍ程度スパッタして７０
０℃程度のＲＴＡにより、比較的高抵抗のチタンシリサ
イド膜（ＴｉＳｉ2 ）１０（１０Ａ、１０Ｂ）を、せり
上げられたソース・ドレイン層７Ａ及びゲート電極４上
に形成する。次でこの処理の際に形成される窒化チタン
や余剰チタン等のチタンシリサイド以外の層を選択的に
エッチングした後に、８５０℃程度のＲＴＡにより、チ
タンシリサイド膜を低抵抗化して、低抵抗チタンシリサ
イド層１０Ａ、１０Ｂとして、シリサイド化工程を完了
する。
化膜を除去後、チタンを４０ｎｍ程度スパッタして７０
０℃程度のＲＴＡにより、比較的高抵抗のチタンシリサ
イド膜（ＴｉＳｉ2 ）１０（１０Ａ、１０Ｂ）を、せり
上げられたソース・ドレイン層７Ａ及びゲート電極４上
に形成する。次でこの処理の際に形成される窒化チタン
や余剰チタン等のチタンシリサイド以外の層を選択的に
エッチングした後に、８５０℃程度のＲＴＡにより、チ
タンシリサイド膜を低抵抗化して、低抵抗チタンシリサ
イド層１０Ａ、１０Ｂとして、シリサイド化工程を完了
する。
【０００８】その後、プラズマＣＶＤ法にて低温で層間
膜１１を堆積し、コンタクト孔１２を形成し、アルミ電
極１３を形成して基本的なＭＯＳトランジスタを完成さ
せる。
膜１１を堆積し、コンタクト孔１２を形成し、アルミ電
極１３を形成して基本的なＭＯＳトランジスタを完成さ
せる。
【０００９】以上のような、せり上げ構造のトランジス
タの場合は、ソース・ドレイン拡散層９の接合深さｘｊ
は、チャンネル形成領域の上面からｐｎ接合までの深さ
なので、イオン注入法でシリコン基板１Ａに形成できる
接合深さより、せり上げ層７Ａの膜厚分だけ拡散層の接
合深さを浅くできるので、容易に浅い拡散層が形成でき
るという利点がある。つまり、従来の、イオン注入によ
る不純物導入、急速加熱法による活性化で１００ｎｍの
拡散層を形成した場合、せり上げ層７Ａを５０ｎｍに設
定することにより、拡散層９の形成深さを５０ｎｍ程度
にできるので、０．２５μｍ以下の微細ＭＯＳトランジ
スタに対応した、拡散層が形成できるということにな
る。また、せり上げた部分だけ、ソース・ドレイン領域
のシート抵抗、コンタクト抵抗が高くなるのを防ぐこと
ができる等の効果がある。
タの場合は、ソース・ドレイン拡散層９の接合深さｘｊ
は、チャンネル形成領域の上面からｐｎ接合までの深さ
なので、イオン注入法でシリコン基板１Ａに形成できる
接合深さより、せり上げ層７Ａの膜厚分だけ拡散層の接
合深さを浅くできるので、容易に浅い拡散層が形成でき
るという利点がある。つまり、従来の、イオン注入によ
る不純物導入、急速加熱法による活性化で１００ｎｍの
拡散層を形成した場合、せり上げ層７Ａを５０ｎｍに設
定することにより、拡散層９の形成深さを５０ｎｍ程度
にできるので、０．２５μｍ以下の微細ＭＯＳトランジ
スタに対応した、拡散層が形成できるということにな
る。また、せり上げた部分だけ、ソース・ドレイン領域
のシート抵抗、コンタクト抵抗が高くなるのを防ぐこと
ができる等の効果がある。
【００１０】
【発明が解決しようとする課題】図３（ｂ）で示したよ
うに、シリコン膜の選択成長法をもちいて、せり上げ層
７Ａを形成した場合、第１のゲート電極側壁６Ａにせり
上げ層７Ａが密着せず、ファセットが形成されることが
ある。拡散層９は、第２のゲート電極側壁形成後に、イ
オン注入法により形成されるので、拡散層９の形成深さ
は、第２ゲート電極側壁端部の、ファセット形状の影響
を受けていることになる。
うに、シリコン膜の選択成長法をもちいて、せり上げ層
７Ａを形成した場合、第１のゲート電極側壁６Ａにせり
上げ層７Ａが密着せず、ファセットが形成されることが
ある。拡散層９は、第２のゲート電極側壁形成後に、イ
オン注入法により形成されるので、拡散層９の形成深さ
は、第２ゲート電極側壁端部の、ファセット形状の影響
を受けていることになる。
【００１１】シリコン膜の選択成長時のファセット形成
は、系全体の自由エネルギーが最小になるように、シリ
コン膜の最表面のシリコン原子がより自由エネルギーの
小さな面に移動することに起因する。この、表面自由エ
ネルギーは、シリコン酸化膜上（あるいはシリコン窒化
膜上）、（１００），（１１０），（３１１），（１１
１）面の順に小さいといわれている。せり上げ層７Ａの
膜厚が厚くなると、シリコン原子が、ゲート電極側壁か
らより自由エネルギーの小さいシリコン表面（せり上げ
層表面）に拡散して、（１１１）面等を形成し、ゲート
電極側壁に接する膜厚を小さくして、系の自由エネルギ
ーを小さくするように成長が進むので、ファセットが形
成されることになる。
は、系全体の自由エネルギーが最小になるように、シリ
コン膜の最表面のシリコン原子がより自由エネルギーの
小さな面に移動することに起因する。この、表面自由エ
ネルギーは、シリコン酸化膜上（あるいはシリコン窒化
膜上）、（１００），（１１０），（３１１），（１１
１）面の順に小さいといわれている。せり上げ層７Ａの
膜厚が厚くなると、シリコン原子が、ゲート電極側壁か
らより自由エネルギーの小さいシリコン表面（せり上げ
層表面）に拡散して、（１１１）面等を形成し、ゲート
電極側壁に接する膜厚を小さくして、系の自由エネルギ
ーを小さくするように成長が進むので、ファセットが形
成されることになる。
【００１２】一旦ファセットが形成されると、以降はそ
れぞれの面の成長速度の関係で、ファセット形状が決定
される。この場合、（３１１）面の成長速度は他の面に
比べて遅いので、一旦、（３１１）面が形成されると
（３１１）面が広がり、ファセットが横方向に大きく広
がることになる。
れぞれの面の成長速度の関係で、ファセット形状が決定
される。この場合、（３１１）面の成長速度は他の面に
比べて遅いので、一旦、（３１１）面が形成されると
（３１１）面が広がり、ファセットが横方向に大きく広
がることになる。
【００１３】例えば、ファセット形成が図３（ｂ）の８
Ａに示すような（１１１）面のみの場合は、ゲート電極
側壁となす角度が１５度程度であるので、せり上げ層７
Ａを６０ｎｍ程度に設定すると横方向に、最大１６ｎｍ
程度しか広がらないために、第２のゲート電極側壁１６
Ｂを形成することにより比較的完全に埋め込みやすい。
しかしながら実際は、（３１１）面あるいは（５１１）
面が形成される場合が多く、この場合は、第１のゲート
電極側壁１６Ａから、１００ｎｍ程度ファセットが広が
るので、ファセットを完全に埋め込むと第１のゲート電
極側壁下部の寄生抵抗等の問題が生じ、現実的ではな
い。また、（１１１）面だけ埋めようとすると、（３１
１）、（５１１）面の形状が拡散層の形成深さに影響す
るという問題が起こる。
Ａに示すような（１１１）面のみの場合は、ゲート電極
側壁となす角度が１５度程度であるので、せり上げ層７
Ａを６０ｎｍ程度に設定すると横方向に、最大１６ｎｍ
程度しか広がらないために、第２のゲート電極側壁１６
Ｂを形成することにより比較的完全に埋め込みやすい。
しかしながら実際は、（３１１）面あるいは（５１１）
面が形成される場合が多く、この場合は、第１のゲート
電極側壁１６Ａから、１００ｎｍ程度ファセットが広が
るので、ファセットを完全に埋め込むと第１のゲート電
極側壁下部の寄生抵抗等の問題が生じ、現実的ではな
い。また、（１１１）面だけ埋めようとすると、（３１
１）、（５１１）面の形状が拡散層の形成深さに影響す
るという問題が起こる。
【００１４】第１のゲート電極側壁に接する領域のファ
セット形状を制御する方法として、特開平５−１８２９
８１号公報に示される方法がある。この方法は、図４に
示すように、第１のゲート電極側壁１６Ｃを、ひさし状
あるいは逆テーパー状に形成した後に、この部分を埋め
込むように、選択エピタキシャル成長を施しせり上げ層
を形成する方法である。しかしながら、微細ＭＯＳトラ
ンジスタの製造においては、このような形状のゲート電
極側壁を制御性よく形成することは困難である。
セット形状を制御する方法として、特開平５−１８２９
８１号公報に示される方法がある。この方法は、図４に
示すように、第１のゲート電極側壁１６Ｃを、ひさし状
あるいは逆テーパー状に形成した後に、この部分を埋め
込むように、選択エピタキシャル成長を施しせり上げ層
を形成する方法である。しかしながら、微細ＭＯＳトラ
ンジスタの製造においては、このような形状のゲート電
極側壁を制御性よく形成することは困難である。
【００１５】このように従来の半導体装置の製造方法で
はファセット形状は完全には制御しきれず、ばらつきが
大きいために、このばらつきが拡散層の形成深さに大き
く影響し、製品の歩留まり低下及び特性の不安定性の原
因となるという問題点が生じる。
はファセット形状は完全には制御しきれず、ばらつきが
大きいために、このばらつきが拡散層の形成深さに大き
く影響し、製品の歩留まり低下及び特性の不安定性の原
因となるという問題点が生じる。
【００１６】本発明の目的は、せり上げ層からの不純物
拡散を制御して、拡散層の形成領域のばらつきを低減す
ることにより、安定した特性を有し歩留まりの向上した
半導体装置及びその製造方法を提供することにある。
拡散を制御して、拡散層の形成領域のばらつきを低減す
ることにより、安定した特性を有し歩留まりの向上した
半導体装置及びその製造方法を提供することにある。
【００１７】
【００１８】
【課題を解決するための手段】 本発明 の半導体装置の製
造方法は、シリコン基板の主面にゲート絶縁膜を介して
ゲート電極を形成する工程と、前記ゲート電極表面を含
む全面に第１絶縁膜と第２絶縁膜を順次形成したのちエ
ッチバックし、前記ゲート電極の側面に第１絶縁膜と第
２絶縁膜とからなる側壁を形成する工程と、前記側壁の
第２絶縁膜を除去し前記第１絶縁膜からなるＬ字型のゲ
ート電極側壁を形成する工程と、前記ゲート電極側壁の
一部に接しソース・ドレイン形成領域の前記シリコン基
板上にシリコンからなるせり上げられたソース・ドレイ
ン層を選択的に形成する工程と、前記ソース・ドレイン
層に不純物を導入したのち熱処理し前記シリコン基板に
ソース・ドレイン拡散層を形成する工程とを含むことを
特徴とするものである。
造方法は、シリコン基板の主面にゲート絶縁膜を介して
ゲート電極を形成する工程と、前記ゲート電極表面を含
む全面に第１絶縁膜と第２絶縁膜を順次形成したのちエ
ッチバックし、前記ゲート電極の側面に第１絶縁膜と第
２絶縁膜とからなる側壁を形成する工程と、前記側壁の
第２絶縁膜を除去し前記第１絶縁膜からなるＬ字型のゲ
ート電極側壁を形成する工程と、前記ゲート電極側壁の
一部に接しソース・ドレイン形成領域の前記シリコン基
板上にシリコンからなるせり上げられたソース・ドレイ
ン層を選択的に形成する工程と、前記ソース・ドレイン
層に不純物を導入したのち熱処理し前記シリコン基板に
ソース・ドレイン拡散層を形成する工程とを含むことを
特徴とするものである。
【００１９】
【発明の実施の形態】次に本発明について図面を用いて
説明する。図１（ａ）〜（ｃ）は本発明の第１の実施の
形態を説明する為の半導体チップの断面図である。
説明する。図１（ａ）〜（ｃ）は本発明の第１の実施の
形態を説明する為の半導体チップの断面図である。
【００２０】まず図１（ａ）に示すように、図３で説明
した従来例と同様に操作しゲート電極までを形成する。
すなわち、シリコン基板１Ａ上に素子分離層２を局所酸
化法により形成し、イオン注入法により、Ｎ型不純物を
導入後、８２０℃程度で熱処理を施し、不純物の活性化
及び結晶欠陥の回復を行いウエル領域１Ｂを形成する。
次にゲート酸化膜３を５ｎｍ形成後、多結晶シリコン膜
を１５０ｎｍ、酸化シリコン膜（酸化膜）５Ａを１００
ｎｍ順次堆積する。
した従来例と同様に操作しゲート電極までを形成する。
すなわち、シリコン基板１Ａ上に素子分離層２を局所酸
化法により形成し、イオン注入法により、Ｎ型不純物を
導入後、８２０℃程度で熱処理を施し、不純物の活性化
及び結晶欠陥の回復を行いウエル領域１Ｂを形成する。
次にゲート酸化膜３を５ｎｍ形成後、多結晶シリコン膜
を１５０ｎｍ、酸化シリコン膜（酸化膜）５Ａを１００
ｎｍ順次堆積する。
【００２１】その後、レジスト膜を塗布、露光してゲー
ト電極パターンを形成し、プラズマエッチング法によ
り、酸化膜及び多結晶シリコン膜をエッチングし、ゲー
ト電極４及びゲート電極上の酸化膜５Ａを形成後、レジ
スト膜を除去する。その後、第１絶縁膜として窒化シリ
コン膜（窒化膜）６を５ｎｍ堆積後、第２絶縁膜として
酸化膜５Ｂを３０ｎｍ堆積した後に、プラズマエッチン
グ法によりゲート電極側面部以外の窒化膜及び酸化膜を
除去し、ゲート電極４の側面に窒化膜６と酸化膜５Ｂか
らなる側壁を形成する。
ト電極パターンを形成し、プラズマエッチング法によ
り、酸化膜及び多結晶シリコン膜をエッチングし、ゲー
ト電極４及びゲート電極上の酸化膜５Ａを形成後、レジ
スト膜を除去する。その後、第１絶縁膜として窒化シリ
コン膜（窒化膜）６を５ｎｍ堆積後、第２絶縁膜として
酸化膜５Ｂを３０ｎｍ堆積した後に、プラズマエッチン
グ法によりゲート電極側面部以外の窒化膜及び酸化膜を
除去し、ゲート電極４の側面に窒化膜６と酸化膜５Ｂか
らなる側壁を形成する。
【００２２】次に図１（ｂ）に示すように、フッ酸によ
り、ゲート電極側壁の酸化膜５Ｂを選択的に除去し窒化
膜からなるＬ字型ゲート電極側壁６Ａを形成する。次で
シリコン基板１Ａをフッ酸蒸気処理して自然酸化膜を除
去した後に、大気にさらすことなく減圧ＣＶＤ装置に導
入し、原料ガスとしてジクロロシランを用い、ＨＣｌを
混入して選択成長を可能にし、成長温度８００℃程度
で、シリコン基板上に５０ｎｍのエピタキシャル膜を形
成して、せり上げられたソース・ドレイン層（せり上げ
層）７Ａとする。
り、ゲート電極側壁の酸化膜５Ｂを選択的に除去し窒化
膜からなるＬ字型ゲート電極側壁６Ａを形成する。次で
シリコン基板１Ａをフッ酸蒸気処理して自然酸化膜を除
去した後に、大気にさらすことなく減圧ＣＶＤ装置に導
入し、原料ガスとしてジクロロシランを用い、ＨＣｌを
混入して選択成長を可能にし、成長温度８００℃程度
で、シリコン基板上に５０ｎｍのエピタキシャル膜を形
成して、せり上げられたソース・ドレイン層（せり上げ
層）７Ａとする。
【００２３】この際に、せり上げ層７ＡとＬ字型ゲート
電極側壁６Ａとが接する部分は、５ｎｍ程度と非常に薄
いので、この範囲で、ファセットが形成される可能性は
きわめて小さくなる。エピタキシャル膜厚が５ｎｍを越
えると、成長時に酸化膜や窒化膜と接する部分がなくな
るので、自由エネルギーの増加を抑えることができ、形
成される面としては、膜厚５０ｎｍ程度であれば、（１
１０）、（１１１）面が形成されるだけで、（３１
１）、（５１１）面の形成は押さえられる、成長条件の
幅が広くなる。
電極側壁６Ａとが接する部分は、５ｎｍ程度と非常に薄
いので、この範囲で、ファセットが形成される可能性は
きわめて小さくなる。エピタキシャル膜厚が５ｎｍを越
えると、成長時に酸化膜や窒化膜と接する部分がなくな
るので、自由エネルギーの増加を抑えることができ、形
成される面としては、膜厚５０ｎｍ程度であれば、（１
１０）、（１１１）面が形成されるだけで、（３１
１）、（５１１）面の形成は押さえられる、成長条件の
幅が広くなる。
【００２４】次に図１（ｃ）に示すように、全面に酸化
膜５Ｃを堆積したのちプラズマエッチング法によりエッ
チングし第２のゲート電極側壁を２０ｎｍ程度形成して
せり上げ層７Ａの側面を埋める。次でイオン注入によ
り、ＢＦ2 を、加速電圧２０ｋｅＶ、ドース量２ｘ１０
15ａｔｏｍｓ／ｃｍ2 程度注入して、１０００℃程度で
ＲＴＡ処理し、ボロンを活性化させると同時に下地基板
方向に拡散させて、ソース・ドレイン拡散層９を形成す
る。その後は、従来例と同様の工程を経て、ＭＯＳ型ト
ランジスタを完成させる。
膜５Ｃを堆積したのちプラズマエッチング法によりエッ
チングし第２のゲート電極側壁を２０ｎｍ程度形成して
せり上げ層７Ａの側面を埋める。次でイオン注入によ
り、ＢＦ2 を、加速電圧２０ｋｅＶ、ドース量２ｘ１０
15ａｔｏｍｓ／ｃｍ2 程度注入して、１０００℃程度で
ＲＴＡ処理し、ボロンを活性化させると同時に下地基板
方向に拡散させて、ソース・ドレイン拡散層９を形成す
る。その後は、従来例と同様の工程を経て、ＭＯＳ型ト
ランジスタを完成させる。
【００２５】このように第１の実施の形態によれば、薄
膜のＬ字型ゲート電極側壁を持つので、ファセットが存
在しないせり上げ構造のソース・ドレイン層を安定して
製造できる。従って、安定した深さのソース・ドレイン
拡散層９を形成できるので、安定した特性を有する微細
ＭＯＳトランジスタが歩留まりよく製造できる。
膜のＬ字型ゲート電極側壁を持つので、ファセットが存
在しないせり上げ構造のソース・ドレイン層を安定して
製造できる。従って、安定した深さのソース・ドレイン
拡散層９を形成できるので、安定した特性を有する微細
ＭＯＳトランジスタが歩留まりよく製造できる。
【００２６】図２（ａ），（ｂ）は本発明の第２の実施
の形態を説明する為の半導体チップの断面図である。
の形態を説明する為の半導体チップの断面図である。
【００２７】まず図２（ａ）に示すように、第１の実施
の形態と同様に操作し、シリコン基板１Ａ上に素子分離
層２、ウエル領域１Ｂ、ゲート酸化膜３、ゲート電極
４、酸化膜５Ａ及びＬ字型ゲート電極側壁６Ａを形成す
る。Ｌ字型ゲート電極側壁６Ａ形成後、フッ酸蒸気処理
して自然酸化膜を除去し、次で大気にさらすことなく減
圧ＣＶＤ炉に入炉して、ジシラン（Ｓｉ2 Ｈ6 ）を原料
ガスとして、酸化膜上に非晶質シリコンが堆積される条
件で、４０ｎｍ程度堆積した。
の形態と同様に操作し、シリコン基板１Ａ上に素子分離
層２、ウエル領域１Ｂ、ゲート酸化膜３、ゲート電極
４、酸化膜５Ａ及びＬ字型ゲート電極側壁６Ａを形成す
る。Ｌ字型ゲート電極側壁６Ａ形成後、フッ酸蒸気処理
して自然酸化膜を除去し、次で大気にさらすことなく減
圧ＣＶＤ炉に入炉して、ジシラン（Ｓｉ2 Ｈ6 ）を原料
ガスとして、酸化膜上に非晶質シリコンが堆積される条
件で、４０ｎｍ程度堆積した。
【００２８】このとき、シリコン基板に接する領域で
は、エピタキシャル成長した。一方、絶縁膜上では非晶
質シリコン膜が形成された。ゲート電極側壁近傍では窒
化膜（Ｌ字型ゲート電極側壁）６Ａを境界に非晶質シリ
コン膜７Ｃと結晶シリコン膜７Ｂの境界が斜めになり、
ファセット８Ｃが形成される。次でこのシリコン基板
に、イオン注入法によりＢＦ2 を、加速電圧１０ｋｅＶ
でドース量３×１０15ａｔｏｍｓ／ｃｍ2 程度注入す
る。
は、エピタキシャル成長した。一方、絶縁膜上では非晶
質シリコン膜が形成された。ゲート電極側壁近傍では窒
化膜（Ｌ字型ゲート電極側壁）６Ａを境界に非晶質シリ
コン膜７Ｃと結晶シリコン膜７Ｂの境界が斜めになり、
ファセット８Ｃが形成される。次でこのシリコン基板
に、イオン注入法によりＢＦ2 を、加速電圧１０ｋｅＶ
でドース量３×１０15ａｔｏｍｓ／ｃｍ2 程度注入す
る。
【００２９】次に図２（ｂ）に示すように、５５０℃の
熱処理により、シリコン基板をシードとして横方向成長
により、非晶質シリコン膜７Ｃの一部を結晶化する。こ
の横方向成長では、非晶質シリコン膜７Ｃと結晶シリコ
ン膜７Ｂの界面（ファセット８Ｄ）は、Ｌ字型窒化膜側
壁上に届く条件とする。その後、非晶質シリコン膜７Ｃ
をフッ酸、硫酸、酢酸の混合液で選択的に除去した後
に、ＲＴＡ法により、ボロンを下地シリコン基板へ拡散
し活性化して、ソース・ドレイン拡散層９を形成する。
熱処理により、シリコン基板をシードとして横方向成長
により、非晶質シリコン膜７Ｃの一部を結晶化する。こ
の横方向成長では、非晶質シリコン膜７Ｃと結晶シリコ
ン膜７Ｂの界面（ファセット８Ｄ）は、Ｌ字型窒化膜側
壁上に届く条件とする。その後、非晶質シリコン膜７Ｃ
をフッ酸、硫酸、酢酸の混合液で選択的に除去した後
に、ＲＴＡ法により、ボロンを下地シリコン基板へ拡散
し活性化して、ソース・ドレイン拡散層９を形成する。
【００３０】その後は図示していないが、従来のトラン
ジスタの製造方法と同様に、第２のゲート電極側壁形
成、層間膜形成、コンタクト孔開口及びアルミ配線を形
成して、ＭＯＳ型トランジスタを完成させる。
ジスタの製造方法と同様に、第２のゲート電極側壁形
成、層間膜形成、コンタクト孔開口及びアルミ配線を形
成して、ＭＯＳ型トランジスタを完成させる。
【００３１】本第２の実施の形態でのせり上げ構造トラ
ンジスタでは、Ｌ字型ゲート電極側壁６Ａの、シリコン
基板に接する部分が、ボロンの拡散を妨げるために、ゲ
ート端から拡散層までの距離は、ファセット８Ｄの形状
にはよらず、Ｌ字型ゲート電極側壁６Ａの底部の長さに
よって決定される。すなわち、せり上げ層７Ｂのゲート
端部の形状によらないので安定した形状の拡散層が形成
できる。
ンジスタでは、Ｌ字型ゲート電極側壁６Ａの、シリコン
基板に接する部分が、ボロンの拡散を妨げるために、ゲ
ート端から拡散層までの距離は、ファセット８Ｄの形状
にはよらず、Ｌ字型ゲート電極側壁６Ａの底部の長さに
よって決定される。すなわち、せり上げ層７Ｂのゲート
端部の形状によらないので安定した形状の拡散層が形成
できる。
【００３２】尚、上記各実施の形態においては、第１の
絶縁膜として窒化膜を用いたが、これはＣＶＤ法により
シリコン膜を形成する前処理としてフッ酸蒸気により自
然酸化膜を除去する工程や非晶質シリコン膜等の除去工
程がある為である。又第２の絶縁膜としては酸化膜を用
いたが、窒化膜とのエッチングの選択比が大きいもので
あればよく、ＰＳＧ膜やＢＰＳＧ膜等を用いることがで
きる。
絶縁膜として窒化膜を用いたが、これはＣＶＤ法により
シリコン膜を形成する前処理としてフッ酸蒸気により自
然酸化膜を除去する工程や非晶質シリコン膜等の除去工
程がある為である。又第２の絶縁膜としては酸化膜を用
いたが、窒化膜とのエッチングの選択比が大きいもので
あればよく、ＰＳＧ膜やＢＰＳＧ膜等を用いることがで
きる。
【００３３】
【発明の効果】以上述べたように本発明では、ゲート電
極側壁を薄膜の絶縁膜でＬ字型に形成している為、ソー
ス・ドレイン層のせり上げ工程において、選択エピタキ
シャル成長時に、ゲート電極側壁部とシリコン層が接す
る部分を低減でき、ファセット形成を防止できるので、
安定した特性の微細な半導体装置を歩留まりよく製造で
きるという効果がある。
極側壁を薄膜の絶縁膜でＬ字型に形成している為、ソー
ス・ドレイン層のせり上げ工程において、選択エピタキ
シャル成長時に、ゲート電極側壁部とシリコン層が接す
る部分を低減でき、ファセット形成を防止できるので、
安定した特性の微細な半導体装置を歩留まりよく製造で
きるという効果がある。
【００３４】また、固相エピタキシャル法を用いたせり
上げ工程では、Ｌ字型ゲート電極側壁の底部が不純物の
拡散を妨げるために、ソース・ドレイン拡散層が、ファ
セット形状に存在することなく安定した形状で形成でき
るという効果がある。
上げ工程では、Ｌ字型ゲート電極側壁の底部が不純物の
拡散を妨げるために、ソース・ドレイン拡散層が、ファ
セット形状に存在することなく安定した形状で形成でき
るという効果がある。
【図１】本発明の第１の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図２】本発明の第２の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図３】従来の半導体装置の製造方法を説明する為の半
導体チップの断面図。
導体チップの断面図。
【図４】従来の他の半導体装置の製造方法を説明する為
の半導体チップの断面図。
の半導体チップの断面図。
１Ａ シリコン基板 １Ｂ ウエル領域 ２ 素子分離層 ３ ゲート酸化膜 ４ ゲート電極 ５Ａ，５Ｂ 酸化膜 ６ 窒化膜 ６Ａ Ｌ字型ゲート電極側壁 ７Ａ せり上げ層 ７Ｂ 結晶シリコン膜 ７Ｃ 非晶質シリコン膜 ８Ａ〜８Ｄ ファセット ９ ソース・ドレイン拡散層 １０Ａ チタンシリサイド膜 １１ 層間膜 １２ コンタクト孔 １３ アルミ電極 １６Ａ〜１６Ｃ ゲート電極側壁
Claims (2)
- 【請求項１】 シリコン基板の主面にゲート絶縁膜を介
してゲート電極を形成する工程と、前記ゲート電極表面
を含む全面に第１絶縁膜と第２絶縁膜を順次形成したの
ちエッチバックし、前記ゲート電極の側面に第１絶縁膜
と第２絶縁膜とからなる側壁を形成する工程と、前記側
壁の第２絶縁膜を除去し前記第１絶縁膜からなるＬ字型
のゲート電極側壁を形成する工程と、前記ゲート電極側
壁の一部に接しソース・ドレイン形成領域の前記シリコ
ン基板上にシリコンからなるせり上げられたソース・ド
レイン層を選択的に形成する工程と、前記ソース・ドレ
イン層に不純物を導入したのち熱処理し前記シリコン基
板にソース・ドレイン拡散層を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 第１絶縁膜は窒化シリコン膜である請求
項１記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167681A JP2894283B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
| US08/883,818 US6137149A (en) | 1996-06-27 | 1997-06-27 | Semiconductor device having raised source-drains and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167681A JP2894283B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012879A JPH1012879A (ja) | 1998-01-16 |
| JP2894283B2 true JP2894283B2 (ja) | 1999-05-24 |
Family
ID=15854259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167681A Expired - Fee Related JP2894283B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6137149A (ja) |
| JP (1) | JP2894283B2 (ja) |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251763B1 (en) * | 1997-06-30 | 2001-06-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
| JP3544833B2 (ja) * | 1997-09-18 | 2004-07-21 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6180472B1 (en) | 1998-07-28 | 2001-01-30 | Matsushita Electrons Corporation | Method for fabricating semiconductor device |
| US6274479B1 (en) * | 1998-08-21 | 2001-08-14 | Micron Technology, Inc | Flowable germanium doped silicate glass for use as a spacer oxide |
| JP2000216235A (ja) * | 1999-01-26 | 2000-08-04 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| KR100518525B1 (ko) * | 1999-02-18 | 2005-10-04 | 삼성전자주식회사 | 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터 및 그 제조방법 |
| KR100332106B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
| US6319783B1 (en) * | 1999-11-19 | 2001-11-20 | Chartered Semiconductor Manufatcuring Ltd. | Process to fabricate a novel source-drain extension |
| KR100341182B1 (ko) * | 1999-11-30 | 2002-06-20 | 윤종용 | 반도체소자의 모스 트랜지스터 형성방법 |
| TW497120B (en) * | 2000-03-06 | 2002-08-01 | Toshiba Corp | Transistor, semiconductor device and manufacturing method of semiconductor device |
| JP3492973B2 (ja) * | 2000-03-30 | 2004-02-03 | 株式会社東芝 | 半導体装置の製造方法 |
| US6399450B1 (en) * | 2000-07-05 | 2002-06-04 | Advanced Micro Devices, Inc. | Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions |
| JP2002198525A (ja) | 2000-12-27 | 2002-07-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6403434B1 (en) | 2001-02-09 | 2002-06-11 | Advanced Micro Devices, Inc. | Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric |
| US6787424B1 (en) | 2001-02-09 | 2004-09-07 | Advanced Micro Devices, Inc. | Fully depleted SOI transistor with elevated source and drain |
| US6756277B1 (en) | 2001-02-09 | 2004-06-29 | Advanced Micro Devices, Inc. | Replacement gate process for transistors having elevated source and drain regions |
| US6551885B1 (en) | 2001-02-09 | 2003-04-22 | Advanced Micro Devices, Inc. | Low temperature process for a thin film transistor |
| US6495437B1 (en) | 2001-02-09 | 2002-12-17 | Advanced Micro Devices, Inc. | Low temperature process to locally form high-k gate dielectrics |
| KR100487527B1 (ko) * | 2001-07-27 | 2005-05-03 | 삼성전자주식회사 | 높여진 소오스/드레인을 갖는 반도체 장치 및 그 제조방법 |
| US7002223B2 (en) | 2001-07-27 | 2006-02-21 | Samsung Electronics Co., Ltd. | Semiconductor device having elevated source/drain |
| JP2003258248A (ja) * | 2002-03-05 | 2003-09-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6774000B2 (en) | 2002-11-20 | 2004-08-10 | International Business Machines Corporation | Method of manufacture of MOSFET device with in-situ doped, raised source and drain structures |
| US20050045949A1 (en) * | 2003-08-28 | 2005-03-03 | Chun-Chieh Lin | Ultra-thin body transistor with recessed silicide contacts |
| DE10351006B4 (de) * | 2003-10-31 | 2010-01-21 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines Transistors mit erhöhten Drain- und Source-Gebieten, wobei eine reduzierte Anzahl von Prozessschritten erforderlich ist |
| JP3802530B2 (ja) * | 2003-12-12 | 2006-07-26 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US7312125B1 (en) | 2004-02-05 | 2007-12-25 | Advanced Micro Devices, Inc. | Fully depleted strained semiconductor on insulator transistor and method of making the same |
| US7208803B2 (en) * | 2004-05-05 | 2007-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a raised source/drain and a semiconductor device employing the same |
| US7195985B2 (en) * | 2005-01-04 | 2007-03-27 | Intel Corporation | CMOS transistor junction regions formed by a CVD etching and deposition sequence |
| JP4274566B2 (ja) * | 2005-04-25 | 2009-06-10 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| US7528065B2 (en) * | 2006-01-17 | 2009-05-05 | International Business Machines Corporation | Structure and method for MOSFET gate electrode landing pad |
| US7598572B2 (en) * | 2006-10-25 | 2009-10-06 | International Business Machines Corporation | Silicided polysilicon spacer for enhanced contact area |
| KR100858883B1 (ko) | 2007-03-16 | 2008-09-17 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
| JP4503627B2 (ja) * | 2007-03-29 | 2010-07-14 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| JP5630939B2 (ja) * | 2007-07-11 | 2014-11-26 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法 |
| US8921190B2 (en) | 2008-04-08 | 2014-12-30 | International Business Machines Corporation | Field effect transistor and method of manufacture |
| US8778767B2 (en) | 2010-11-18 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and fabrication methods thereof |
| US9537004B2 (en) | 2011-05-24 | 2017-01-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source/drain formation and structure |
| US8853862B2 (en) * | 2011-12-20 | 2014-10-07 | International Business Machines Corporation | Contact structures for semiconductor transistors |
| JP5956809B2 (ja) * | 2012-04-09 | 2016-07-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US9012310B2 (en) | 2012-06-11 | 2015-04-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Epitaxial formation of source and drain regions |
| US8900958B2 (en) | 2012-12-19 | 2014-12-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Epitaxial formation mechanisms of source and drain regions |
| US9252008B2 (en) | 2013-01-11 | 2016-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Epitaxial formation mechanisms of source and drain regions |
| US8853039B2 (en) | 2013-01-17 | 2014-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Defect reduction for formation of epitaxial layer in source and drain regions |
| US9093468B2 (en) | 2013-03-13 | 2015-07-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Asymmetric cyclic depositon and etch process for epitaxial formation mechanisms of source and drain regions |
| US9029226B2 (en) | 2013-03-13 | 2015-05-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for doping lightly-doped-drain (LDD) regions of finFET devices |
| US8877592B2 (en) | 2013-03-14 | 2014-11-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Epitaxial growth of doped film for source and drain regions |
| US9293534B2 (en) | 2014-03-21 | 2016-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Formation of dislocations in source and drain regions of FinFET devices |
| US9299587B2 (en) | 2014-04-10 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Microwave anneal (MWA) for defect recovery |
| JP2015228418A (ja) * | 2014-05-30 | 2015-12-17 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置およびその製造方法 |
| JP6220416B2 (ja) * | 2016-04-28 | 2017-10-25 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198378A (en) * | 1988-10-31 | 1993-03-30 | Texas Instruments Incorporated | Process of fabricating elevated source/drain transistor |
| US4951100A (en) * | 1989-07-03 | 1990-08-21 | Motorola, Inc. | Hot electron collector for a LDD transistor |
| US5153145A (en) * | 1989-10-17 | 1992-10-06 | At&T Bell Laboratories | Fet with gate spacer |
| JPH03166735A (ja) * | 1989-11-27 | 1991-07-18 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US5168072A (en) * | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| KR100274555B1 (ko) * | 1991-06-26 | 2000-12-15 | 윌리엄 비. 켐플러 | 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법 |
| US5214295A (en) * | 1992-01-28 | 1993-05-25 | Micron Technology, Inc. | Thin film field effect transistor, CMOS inverter, and methods of forming thin film field effect transistors and CMOS inverters |
| US5213990A (en) * | 1992-04-01 | 1993-05-25 | Texas Instruments, Incorporated | Method for forming a stacked semiconductor structure |
| JP3180485B2 (ja) * | 1992-12-26 | 2001-06-25 | 株式会社デンソー | 半導体装置および半導体装置の製造方法 |
| JP3009979B2 (ja) * | 1993-07-05 | 2000-02-14 | シャープ株式会社 | 半導体装置及びその製造方法 |
| KR960006081A (ko) * | 1994-07-13 | 1996-02-23 | 가나이 쓰토무 | 반도체 장치 |
| JP2964925B2 (ja) * | 1994-10-12 | 1999-10-18 | 日本電気株式会社 | 相補型ｍｉｓ型ｆｅｔの製造方法 |
| US5472896A (en) * | 1994-11-14 | 1995-12-05 | United Microelectronics Corp. | Method for fabricating polycide gate MOSFET devices |
| US5545579A (en) * | 1995-04-04 | 1996-08-13 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a sub-quarter micrometer channel field effect transistor having elevated source/drain areas and lightly doped drains |
| US5518945A (en) * | 1995-05-05 | 1996-05-21 | International Business Machines Corporation | Method of making a diffused lightly doped drain device with built in etch stop |
| US5650347A (en) * | 1995-07-26 | 1997-07-22 | Lg Semicon Co., Ltd. | Method of manufacturing a lightly doped drain MOS transistor |
-
1996
- 1996-06-27 JP JP8167681A patent/JP2894283B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-27 US US08/883,818 patent/US6137149A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6137149A (en) | 2000-10-24 |
| JPH1012879A (ja) | 1998-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2894283B2 (ja) | 半導体装置の製造方法 | |
| CN101604691B (zh) | 半导体器件和半导体器件的制造方法 | |
| US20090233411A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US6051473A (en) | Fabrication of raised source-drain transistor devices | |
| JP2000091578A (ja) | 垂直トランジスタの作製プロセス | |
| JPH1027908A (ja) | コバルトシリサイドの薄い層が形成されるデバイスの作製プロセス | |
| JP2877104B2 (ja) | 半導体装置の製造方法 | |
| JP2000223703A (ja) | 半導体装置及びその製造方法 | |
| JPH09283440A (ja) | 選択エピタキシャル膜の形成方法 | |
| JP3149414B2 (ja) | 浅い接合部を有する半導体デバイスを製作する方法 | |
| US5846869A (en) | Method of manufacturing semiconductor integrated circuit device | |
| US5973372A (en) | Silicided shallow junction transistor formation and structure with high and low breakdown voltages | |
| US5998273A (en) | Fabrication of semiconductor device having shallow junctions | |
| JP4010724B2 (ja) | 半導体装置の製造方法 | |
| US5998248A (en) | Fabrication of semiconductor device having shallow junctions with tapered spacer in isolation region | |
| US6221760B1 (en) | Semiconductor device having a silicide structure | |
| JP4745187B2 (ja) | 半導体装置の製造方法 | |
| KR100495284B1 (ko) | 반도체장치의제조방법 | |
| JP4417808B2 (ja) | 半導体装置の製造方法 | |
| EP0287318B1 (en) | Integrated transistor and manufacturing process therefor | |
| JP2000269500A (ja) | 半導体装置の製造方法 | |
| JP2000311861A (ja) | 半導体膜の選択成長方法および半導体装置の製造方法 | |
| JPH10303418A (ja) | 半導体装置の製造方法 | |
| JP3187314B2 (ja) | 半導体装置の製造方法 | |
| KR0161384B1 (ko) | 얇은 접합을 갖는 반도체 장치의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990202 |
|
| LAPS | Cancellation because of no payment of annual fees |