JP3180485B2

JP3180485B2 - 半導体装置および半導体装置の製造方法

Info

Publication number: JP3180485B2
Application number: JP35817992A
Authority: JP
Inventors: 裕治長谷部; 満孝堅田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1992-12-26
Filing date: 1992-12-26
Publication date: 2001-06-25
Anticipated expiration: 2016-06-25
Also published as: JPH06204473A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は微細半導体装置特有の現
象（短チャネル効果、パンチスルー効果、ホットキャリ
ア劣化等）を抑制するのに好適な構造を有する半導体装
置に関する。

【０００２】

【従来の技術】素子の微細化が進むにつれ、各構成領域
がより近接化することによって装置内部の電界が従来に
比べ非常に増大し、高エネルギーのキャリアが発生して
絶縁膜との界面近傍に界面準位が生成され、あるいは絶
縁膜中に高エネルギーのキャリアが注入されトラップが
生成されたりすることにより、移動度の低下やしきい値
電圧が変化するいわゆるホットキャリア劣化が発生す
る。またドレインから生じた反転領域がソースの空乏層
端に影響を及ぼし、しきい値電圧が低下するいわゆる短
チャネル効果が発生する。この現象がさらに著しくなる
とゲート電圧でドレイン電流が制御できなくなるいわゆ
るパンチスルー効果発生する。

【０００３】これらを解決するためにはドレインの接合
深さを極めて浅くすると共に、電界緩和層を設けること
が有効であると考えられている。最近これらの思想を取
り入れた半導体装置が幾つか提案されている。接合深さ
を浅くするために、たとえばIEEE Electron Device vo
l.38,No.11,p.2481や、IEDM 91(p.950)に見られるよう
にドレインを積層形成しチャネル領域よりも上層に形成
することが試みられている。

【０００４】前者では、ゲート長0.1μｍ級のn-MOSにお
いてゲート電極形成後、電界緩和層に相当するｎ^-領域
をあらかじめ垂直イオン注入法で形成した後、熱酸化で
側壁を形成し、次にソースおよびドレイン（以下ソース
／ドレインと表す）上にシリコンを選択エピタキシャル
積層成長させ、それを再びイオン注入法でｎ⁺化させ、
それからアルミ配線を形成する。

【０００５】後者では、ｎ⁺のソース／ドレインを連続
積層膜として形成後ドライエッチングで分離形成し、次
に側壁を形成しつつ、熱拡散で基板中に不純物拡散層を
形成する。そしてゲート電極を形成後、絶縁保護層を形
成し、配線を形成する。

【０００６】

【発明が解決しようとする課題】しかしながら、これら
従来技術の問題点としては次の４点が考えられる。 (A) 前者においては、垂直イオン注入法により電界緩
和層を形成するため、ある程度の通電領域を形成するた
めに、イオン打ち込みエネルギーをある程度以上にしな
ければならず、必然的に緩和層の深さがそれ以上浅くは
出来ず、短チャネル効果が低減出来ない。また、イオン
打ち込みエネルギーの値の強さによってゲート電極の下
に拡散してもぐり込むオーバーラップ量が決まるので、
やはりある程度以上の強度で打ち込まざるを得ない。 (B) 後者においては、積層ソース／ドレインから基板
への不純物拡散層の形成は異種領域間の熱拡散に依存す
るため、その制御性に問題がある。 (C) 更に後者においては、ソース／ドレイン分離の際
チャネル領域までドライエッチングされるためチャネル
領域にダメージが形成され、特性劣化の生じる可能性が
ある。 (D) また両者共に微細化に伴いソース／ドレイン部の
シート抵抗値が増大し、駆動能力低下が生じる可能性が
ある。

【０００７】本発明はこれらの問題に鑑み、緩和層深さ
を更に浅く、しかもゲート電極とのオーバーラップ量を
大きくとることによりホットキャリア劣化を抑制でき、
チャネル領域がダメージを受けない様にし、ソース／ド
レイン部のシート抵抗値を実効的に下げることができる
半導体装置、および半導体装置の製造方法を提供するこ
とを目的とする。

【０００８】

【０００９】

【課題を解決するための手段】上記課題を解決するため
の第一発明の構成は、第一導電型の半導体基板と、その
半導体基板上に形成されたゲート絶縁膜と、そのゲート
絶縁膜上に形成されたゲート電極と、そのゲート電極の
横側に形成されたソース電極及びドレイン電極と、それ
ぞれ、そのソース電極及びドレイン電極に接続され、ゲ
ート絶縁膜と半導体基板との界面を挟んで上部及び下部
に渡って形成されたソース領域及びドレイン領域とを有
する半導体装置の製造方法において、ゲート電極をマス
クとして、半導体基板に高不純物濃度の第一導電型のパ
ンチスルーストッパ層を形成する工程と、ゲート電極の
両側であって、半導体基板の前記界面上に選択的にエピ
タキシャル成長させたソース中間層とドレイン中間層を
形成する工程と、ゲート電極をマスクとして、イオンビ
ームを、前記界面に対して入射角が約１５度以上でゲー
ト電極の端面の直下の半導体基板に入り込む方向に傾斜
させた方向に沿って照射し、前記界面より下側の領域に
おいて浅く、かつゲート電極の端面直下よりこのゲート
電極の下側まで先端が入り込むゲートオーバーラップ構
造に低不純物濃度の第二導電型の電界緩和層を形成する
工程とを有することを特徴とする。

【００１０】また、第二発明の構成は、第一導電型の半
導体基板と、その半導体基板上に形成されたゲート絶縁
膜と、そのゲート絶縁膜上に形成されたゲート電極と、
ゲート電極の横側に形成されたソース電極及びドレイン
電極と、それぞれ、そのソース電極及びドレイン電極に
接続され、ゲート絶縁膜と半導体基板との界面を挟んで
上部及び下部に渡って形成されたソース領域及びドレイ
ン領域とを有する半導体装置において、そのソース領域
及びドレイン領域は、それぞれ、ゲート電極の両側であ
って、前記界面より上側に形成され、半導体基板とは異
なる第二導電型を有する高不純物濃度のソース中間層及
びドレイン中間層と、そのソース中間層及びドレイン中
間層とソース電極及びドレイン電極との間に介在された
低抵抗化層と、ソース中間層及びドレイン中間層とゲー
ト電極との間の部分であって、ゲート絶縁膜と前記半導
体基板との界面より下部に浅く形成され、かつゲート電
極直下よりもゲート電極下側に先端が入り込んだ形状を
し、周辺部がソース中間層及びドレイン中間層の周辺部
に接合された低不純物濃度の第二導電型の電界緩和層
と、半導体基板中でその電界緩和層の下面に接して設け
られ、電界緩和層の幅よりも狭く、かつ、電界緩和層よ
りも深い高不純物濃度の第一導電型のパンチスルースト
ッパ層とを有することを特徴とする。

【００１１】第三発明の構成は、第一導電型の半導体基
板と、その半導体基板上に形成されたゲート絶縁膜と、
そのゲート絶縁膜上に形成されたゲート電極と、ゲート
電極の横側に形成されたソース電極及びドレイン電極
と、それぞれ、そのソース電極及びドレイン電極に接続
され、ゲート絶縁膜と半導体基板との界面を挟んで上部
及び下部に渡って形成されたソース領域及びドレイン領
域とを有する半導体装置の製造方法において、ゲート電
極の両側で、ゲート電極に対して一定の間隔を隔てて、
半導体基板の前記界面上に選択的にエピタキシャル成長
させてソース中間層とドレイン中間層とを形成する工程
と、ゲート電極、ソース中間層及びドレイン中間層をマ
スクとして、前記間隔の直下にイオン注入して、半導体
基板に高不純物濃度の第一導電型のパンチスルーストッ
パ層を形成する工程と、ゲート電極、ソース中間層及び
ドレイン中間層をマスクとして、前記間隔の直下に斜め
イオン注入して、前記界面より下側の領域において浅
く、パンチスルーストッパ層の幅よりも広く、かつゲー
ト電極の端面直下よりゲート電極の下側まで先端が入り
込むゲートオーバーラップ構造に低不純物濃度の第二導
電型の電界緩和層を形成する工程とを有することを特徴
とする。更に第四明の構成は、第三発明の構成におい
て、ゲート電極の替わりにゲート電極形成領域に設けた
ゲートマスクを使用することである。

【００１２】

【作用】低抵抗化層の一つであるサリサイド層は、単位
面積当たりの抵抗値を下げる。従って、この層が電流通
路に入ることで回路の抵抗値は減少する。また、電界緩
和層内はキャリア密度がへるので、ソース／ドレイン間
にかかる電界の強度を弱める。このため、ドレイン端で
特に生じる強い電界は和らげられて、高エネルギーの電
子は発生しにくくなり、ホットキャリア劣化は減少す
る。電界緩和層とゲート電極とのオーバーラップ量も大
きくできるので、チャネルが短く構成され、高速化に対
応できる。しかも、斜めイオン注入することによりチャ
ネルに対する接合深さを一層浅くできるので、短チャネ
ル効果に対する影響は弱まる。また、パンチスルースト
ッパ層によっても空乏層は抑えられる。

【００１３】

【発明の効果】すなわち、本発明では、微細化に伴って
生ずる問題を構造の上から回避できる。即ち、積層領域
に対し斜めイオン注入することにより、チャネルに対す
る接合深さを一層浅くでき、緩和層とゲート電極とのオ
ーバーラップ量が大きく確実に形成でき、また、寸法縮
小によるシート抵抗値の増大を低抵抗化層の一つである
サリサイド層で実効的に低下させることにより、半導体
装置の微細化に伴う諸問題を解決することが可能とな
る。

【００１４】

【実施例】以下、本発明を図に示す実施例にもとづいて
詳細に説明する。図１は、本発明の第１実施例で、n-MO
Sトランジスタの各製造工程途中における断面図を示す
ものである。まず一般の製造工程に従い、シリコン基板
１を熱酸化で酸化膜２を形成する。この酸化膜２の表面
上にゲート電極３を形成し、熱酸化して酸化保護膜４を
形成した後、ボロンイオンをセルフアラインで注入し、
パンチスルーストッパ領域５を形成する（図１(a)参
照）。次にこの表面上にＣＶＤ法等により、ＳｉＯ
₂膜、窒化膜等絶縁膜６を厚さ１００ｎｍ程度形成する
（図１(b)参照）。次に異方性エッチング法で、パンチ
スルーストッパ領域５およびゲート電極３の表面上に存
在する絶縁膜を除去する。ただし、ゲートの側壁部分は
側壁絶縁膜７を残す（図１(c)参照）。次に選択エピタ
キシャル法などにより単結晶シリコン層８を先程の絶縁
膜除去領域、すなわちパンチスルーストッパ５上および
ゲート電極３の表面上に選択的に成長させ積層構造を形
成する（図１(d)参照）。

【００１５】次に燐イオン、砒素イオン等ｎ型不純物イ
オン９を斜めイオン注入して電界緩和層１０を形成す
る。この場合、斜めイオン注入することにより垂直イオ
ン注入の場合よりも単結晶シリコン層８の分だけ下には
広がらずに浅くパンチスルーストッパ５層に入るのみと
なる。また、不純物イオン９の横広がりが大きくなる。
つまりこの時、注入イオン９はパンチスルーストッパ５
上面だけでなくゲート電極下部にも到達する。従って、
パンチスルーストッパ５上部に浅い電界緩和層１０ａが
形成され、ゲート電極３の下部にゲートオーバーラップ
部１０ｂも形成される（図１(e)参照）。この場合、ゲ
ート電極３に対して対称となるように両側とも斜めイオ
ン注入を行う。次に再び燐イオンやヒ素イオン等ｎ型不
純物イオンを、今度は垂直に注入し、ソース／ドレイン
領域１１を形成する。但しこの場合、先程の燐イオン９
の注入の場合よりエネルギーを下げて下地に電界緩和層
１０ａが残るように形成する。更にソース／ドレイン領
域１１表面およびゲート電極表面上にサリサイド層１２
を形成する。その後公知の技術によってゲート電極に配
線を形成後、BPSG（ボロンリンガラス）膜等のパッシベ
ーション膜１３を表面上に形成、リフローし、配線１４
等を行いMOSトランジスタを形成する（図１(f)参照）。
なお、n-MOSトランジスタが直接シリコン基板１上では
無く、n-シリコン基板上に設けられたp-ウェル領域に形
成される場合もあるが、やはり同様に形成される。

【００１６】図２は本発明の第２実施例で、n-MOSトラ
ンジスタの各製造工程途中における断面図を示すもので
ある。まず一般の製造工程に従い、シリコン基板１上に
ゲート電極３を形成し熱酸化あるいはＣＶＤ法により
絶縁膜４を形成する（図２(a)参照）。次に積層型ソー
ス／ドレインを形成するためのホール２０を酸化膜２お
よび絶縁膜４部分に形成し、下地シリコン基板１を露出
させる（図２(b)参照）。次にこのホール２０に選択エ
ピタキシャル成長法によりソース／ドレイン層２２を形
成する。この場合、エピタキシャル層２２は成長中に不
純物ガスを混入することによりｎ⁺層としても良いし、
または次の酸化工程後、イオン注入法により不純物を後
から導入しても良い。

【００１７】次に表面を酸化し、酸化膜２４を形成する
（図２(c)参照）。そして斜めイオン注入法により、パ
ンチスルーストッパに相当するｐ⁺領域２６、電界緩和
層に相当するｎ^-領域２８を、ソース／ドレイン層２
２、ゲート電極３をマスクとしてセルフアラインで形成
する。斜めイオン注入法によるのでゲートオーバーラッ
プ構造になるとともに、電界緩和層の接合深さがより浅
くなる。またパンチスルーストッパ領域については、電
界緩和層よりも深く形成するので一層の短チャネル抑制
効果やパンチスルー抑制効果が期待される（図２(d)参
照）。次に従来の技術でゲート電極３に配線を施し、BP
SG膜等のパッシベーション膜３０を形成し、アニールリ
フローした後、配線３６等を形成してMOSトランジスタ
を形成する。配線する場合、コンタクトホール３２形成
後、はじめにソース／ドレイン表面上にサリサイド層３
４を形成すると直列抵抗成分が減少し電流駆動能力の増
大が図れる。

【００１８】図３は、本発明の第３実施例で、n-MOSト
ランジスタの各製造工程中における断面図を示すもので
ある。まずシリコン基板１を熱酸化して酸化膜２を形成
後、次に示す積層型ソース／ドレインを形成するための
ホール４０を形成する（図３(a)参照）。次に選択エピ
タキシャル成長法により積層型ソース／ドレイン４２を
形成する。このエピタキシャル層４２は実施例１でも述
べたと同様に、成長中に不純物ガスを混入することによ
りｎ⁺層としても良いし、または次の酸化工程後イオン
注入法により不純物を後から導入しても良い。この後、
表面を熱酸化し酸化膜４４を形成する（図３(b)参
照）。

【００１９】次にゲート電極形成領域にレジスト等のマ
スク膜４６を形成する（図３(c)参照）。次に斜めイオ
ン注入法により、第２実施例と同様のチャネルストッパ
４８及び電界緩和層５０を形成する（図３(d)参照）。
次にレジスト等マスク膜４６を除去後、ポリシリコン等
でゲート電極５２等を形成した後BPSG等パッシベーショ
ン膜５８を形成し、アニールリフロー、配線５６等を行
いMOSトランジスタを形成する（図３(e)参照）。なお第
２実施例と同様に、ソース／ドレイン４２表面上、ゲー
ト電極５２上にサリサイド層５４を形成すると直列抵抗
成分が減少し、電流駆動能力の増大が図れる。

【００２０】なお、上述の第１実施例では、ソース／ド
レイン領域１１をイオン注入によって形成したが、次の
ようにしてもよい。すなわち上記第２実施例と同様にし
て、パンチスルーストッパ５を形成後、斜めイオン注入
で電界緩和層１０を形成する。次に、選択エピタキシャ
ル法により直接高不純物濃度のソース／ドレイン領域１
１を形成する。以降、上記第２実施例と同様のプロセス
によりサリサイド層１２形成、パッシベーション膜１３
形成、リフロー後配線１４等を行いMOSトランジスタを
形成する。実施例ではMOSトランジスタの構成中、ソー
ス／ドレインを対称に形成した場合を示したが、これ
は、ホットキャリアの発生する個所がドレイン領域先端
であり、電界緩和層はドレイン側にあれば効果は発揮す
る。しかし、ソースとドレインを入替えて使用する場
合、ホットキャリアの発生する個所も入れ代わり、回路
設計上、対称的に形成するほうが簡単であるため、ドレ
イン側のみ対策を施すことはしない。しかし、ドレイン
側のみに本発明を適用したものでももちろん効果は同様
である。また、本実施例においてはｎ型のMOSFETについ
て説明したが、ｐ型のMOSFETにおいても同様に効果があ
る。

【００２１】以上の様に、上記製造工程に従ってMOSト
ランジスタを形成すれば、以下のような効果が期待され
る。 (a) 斜めイオン注入法を用いて電界緩和層を形成するた
めに、電界緩和層深さが垂直イオン注入の場合と比べ浅
くなり、ドレイン接合容量が一層低下し従来に比べ短チ
ャネル効果の抑制効果が大きくなる。また垂直イオン注
入と比べ、電界緩和層がゲート電極下のチャネル領域中
へ深く入り込み、実効チャネル長が小さくなることによ
り駆動速度が増大し、また電界緩和効果が大きくなり、
ホットキャリア劣化抑制効果が増大することが期待され
る。 (b) パンチスルーストッパを形成することにより、更に
短チャネル効果およびパンチスルー効果を有効的に抑え
ることができる。 (c) ソース／ドレインおよびゲート電極表面上にサリサ
イド層を形成するため、寸法縮小による抵抗成分の増大
を抑制することができ、電流駆動能力の増大が期待され
る。

【００２２】つまり、これらの構造によるMOSトランジ
スタは、サリサイド層による低抵抗化、およびゲートオ
ーバーラップ部１０ｂによってチャネルが実質短くなっ
て高速化に対応できるにもかかわらず、浅い電界緩和層
１０ａ、ゲートオーバーラップ部１０ｂのためとパンチ
スルーストッパ５の存在によってホットキャリア劣化や
短チャネル効果、パンチスルー現象は抑えられて、微細
化してもトランジスタの特性への悪影響を抑えられ、大
きな利点がある。故に、本発明の方法によるMOSトラン
ジスタでは、性能を劣化させることなく微細化が可能で
あり、発明者らはデザインルール０.３μｍ程度以降の
半導体装置に応用を期待している。

【図面の簡単な説明】

【図１】図(a)〜(f)は本発明第１実施例のn-MOSトラン
ジスタの製造工程を説明するための製造工程順断面図で
ある。

【図２】図(a)〜(e)は本発明第２実施例のn-MOSトラン
ジスタの製造工程を説明するための製造工程順断面図で
ある。

【図３】図(a)〜(e)は本発明第３実施例のn-MOSトラン
ジスタの製造工程を説明するための製造工程順断面図で
ある。

【符号の説明】

１シリコン基板２ゲート酸化膜３、５２ゲート電極４、６、２４、４４絶縁膜５、２６、４８パンチスルーストッパ７側壁絶縁膜８、１１、２２、４２選択エピタキシャル層（ソース
／ドレイン）９燐イオン斜め打ち込み１０、２８、５０電界緩和層１０ａ浅い電界緩和層１０ｂ浅い電界緩和層のゲートオーバーラップ部１２、３４、５４サリサイド層１３、３０、５８パッシベーション膜１４、３６、５６電極配線２０、４０ホール３２コンタクトホ−ル４６マスク層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims

(57)【特許請求の範囲】

【請求項１】第一導電型の半導体基板と、その半導体
基板上に形成されたゲート絶縁膜と、そのゲート絶縁膜
上に形成されたゲート電極と、前記ゲート電極の横側に
形成されたソース電極及びドレイン電極と、それぞれ、
前記ソース電極及びドレイン電極に接続され、前記ゲー
ト絶縁膜と前記半導体基板との界面を挟んで上部及び下
部に渡って形成されたソース領域及びドレイン領域とを
有する半導体装置の製造方法において、前記ゲート電極をマスクとして、前記半導体基板に高不
純物濃度の第一導電型のパンチスルーストッパ層を形成
する工程と、前記ゲート電極の両側であって、前記半導体基板の前記
界面上に選択的にエピタキシャル成長させたソース中間
層とドレイン中間層を形成する工程と、前記ゲート電極をマスクとして、イオンビームを、前記
界面に対して入射角が約１５度以上で前記ゲート電極の
端面の直下の半導体基板に入り込む方向に傾斜させた方
向に沿って照射し、前記界面より下側の領域において浅
く、かつ前記ゲート電極の端面直下より該ゲート電極の
下側まで先端が入り込むゲートオーバーラップ構造に低
不純物濃度の第二導電型の電界緩和層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】第一導電型の半導体基板と、その半導体
基板上に形成されたゲート絶縁膜と、そのゲート絶縁膜
上に形成されたゲート電極と、前記ゲート電極の横側に
形成されたソース電極及びドレイン電極と、それぞれ、
前記ソース電極及びドレイン電極に接続され、前記ゲー
ト絶縁膜と前記半導体基板との界面を挟んで上部及び下
部に渡って形成されたソース領域及びドレイン領域とを
有する半導体装置において、前記ソース領域及びドレイン領域は、それぞれ、前記ゲート電極の両側であって、前記界面より上側に形
成され、前記半導体基板とは異なる第二導電型を有する
高不純物濃度のソース中間層及びドレイン中間層と、前記ソース中間層及び前記ドレイン中間層と前記ソース
電極及び前記ドレイン電極との間に介在された低抵抗化
層と、前記ソース中間層及び前記ドレイン中間層と前記ゲート
電極との間の部分であって、前記ゲート絶縁膜と前記半
導体基板との界面より下部に浅く形成され、かつ前記ゲ
ート電極直下よりもゲート電極下側に先端が入り込んだ
形状をし、周辺部が前記ソース中間層及び前記ドレイン
中間層の周辺部に接合された低不純物濃度の第二導電型
の電界緩和層と、前記半導体基板中で前記電界緩和層の下面に接して設け
られ、前記電界緩和層の幅よりも狭く、かつ、該電界緩
和層よりも深い高不純物濃度の第一導電型のパンチスル
ーストッパ層とを有することを特徴とする半導体装置。
【請求項３】第一導電型の半導体基板と、その半導体
基板上に形成されたゲート絶縁膜と、そのゲート絶縁膜
上に形成されたゲート電極と、前記ゲート電極の横側に
形成されたソース電極及びドレイン電極と、それぞれ、
前記ソース電極及びドレイン電極に接続され、前記ゲー
ト絶縁膜と前記半導体基板との界面を挟んで上部及び下
部に渡って形成されたソース領域及びドレイン領域とを
有する半導体装置の製造方法において、前記ゲート電極の両側であって、前記ゲート電極に対し
て一定の間隔を隔てて、前記半導体基板の前記界面上に
選択的にエピタキシャル成長させてソース中間層とドレ
イン中間層とを形成する工程と、前記ゲート電極、前記ソース中間層及び前記ドレイン中
間層をマスクとして、前記間隔の直下にイオン注入し
て、前記半導体基板に高不純物濃度の第一導電型のパン
チスルーストッパ層を形成する工程と、前記ゲート電極、前記ソース中間層及び前記ドレイン中
間層をマスクとして、前記間隔の直下に斜めイオン注入
して、前記界面より下側の領域において浅く、前記パン
チスルーストッパ層の幅よりも広く、かつ前記ゲート電
極の端面直下より該ゲート電極の下側まで先端が入り込
むゲートオーバーラップ構造に低不純物濃度の第二導電
型の電界緩和層を形成する工程とを有することを特徴と
する半導体装置の製造方法。
【請求項４】第一導電型の半導体基板と、その半導体
基板上に形成されたゲート絶縁膜と、そのゲート絶縁膜
上に形成されたゲート電極と、前記ゲート電極の横側に
形成されたソース電極及びドレイン電極と、それぞれ、
前記ソース電極及びドレイン電極に接続され、前記ゲー
ト絶縁膜と前記半導体基板との界面を挟んで上部及び下
部に渡って形成されたソース領域及びドレイン領域とを
有する半導体装置の製造方法において、前記ゲート電極を形成するべき領域の両側であって、前
記ゲート電極を形成するべき領域に対して一定の間隔を
隔てて、前記半導体基板の前記界面上に選択的にエピタ
キシャル成長させてソース中間層とドレイン中間層とを
形成する工程と、前記ゲート電極形成領域にゲートマスクを形成する工程
と、前記ゲートマスク、前記ソース中間層及び前記ドレイン
中間層をマスクとして、前記間隔の直下にイオン注入し
て、前記半導体基板に高不純物濃度の第一導電型のパン
チスルーストッパ層を形成する工程と、前記ゲートマスク、前記ソース中間層及び前記ドレイン
中間層をマスクとして、前記間隔の直下に斜めイオン注
入して、前記界面より下側の領域において浅く、前記パ
ンチスルーストッパ層の幅よりも広く、かつ前記ゲート
電極形成領域の端面直下より該ゲート電極形成領域の下
側まで先端が入り込むゲートオーバーラップ構造に低不
純物濃度の第二導電型の電界緩和層を形成する工程とを
有することを特徴とする半導体装置の製造方法。