JP2002016080A - トレンチゲート型ｍｏｓｆｅｔの製造方法 - Google Patents
トレンチゲート型ｍｏｓｆｅｔの製造方法Info
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Abstract
(57)【要約】
【課題】 トレンチゲート型ＭＯＳＦＥＴのチャネルリ
ークを防止する。 【解決手段】 まず、イオン注入及び熱拡散によりソー
ス拡散層を形成する。次に、ＲＩＥにより、トレンチゲ
ートのためのトレンチを形成した後、犠牲酸化及びゲー
ト酸化を行う。この時点で、ベース拡散層のためのイオ
ン注入は、まだ、行われていない。次に、ポリシリコン
膜の形成及びエッチバックにより、トレンチゲートを形
成する。次に、層間絶縁膜を形成し、さらに、レジスト
をマスクにして、層間絶縁膜にトレンチを形成する。続
けて、同一のレジストをマスクにして、イオン注入を行
い、さらに、熱拡散により、ベース拡散層を形成する。
次に、トレンチコンタクトを形成し、ベースコンタクト
層を形成する。
ークを防止する。 【解決手段】 まず、イオン注入及び熱拡散によりソー
ス拡散層を形成する。次に、ＲＩＥにより、トレンチゲ
ートのためのトレンチを形成した後、犠牲酸化及びゲー
ト酸化を行う。この時点で、ベース拡散層のためのイオ
ン注入は、まだ、行われていない。次に、ポリシリコン
膜の形成及びエッチバックにより、トレンチゲートを形
成する。次に、層間絶縁膜を形成し、さらに、レジスト
をマスクにして、層間絶縁膜にトレンチを形成する。続
けて、同一のレジストをマスクにして、イオン注入を行
い、さらに、熱拡散により、ベース拡散層を形成する。
次に、トレンチコンタクトを形成し、ベースコンタクト
層を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、縦型ＭＯＳＦＥＴ
の一種であるトレンチゲート型ＭＯＳＦＥＴの製造方法
に関する。
の一種であるトレンチゲート型ＭＯＳＦＥＴの製造方法
に関する。
【０００２】
【従来の技術】図１２は、従来の製造方法により製造さ
れたトレンチゲート型ＭＯＳＦＥＴの断面図を示してい
る。
れたトレンチゲート型ＭＯＳＦＥＴの断面図を示してい
る。
【０００３】ｎ＋ 型半導体基板１１上には、ｎ− 型
エピタキシャル層１２が設けられる。ｎ＋ 型半導体基
板１１は、縦型ＭＯＳＦＥＴのドレインとなる。ｎ−
型エピタキシャル層１２内には、ｐ型不純物拡散層１３
が設けられ、さらに、ｐ型不純物拡散層１３内には、ｎ
＋ 型不純物拡散層１４が設けられる。ｎ＋ 型不純物
拡散層１４は、縦型ＭＯＳＦＥＴのソースとなる。
エピタキシャル層１２が設けられる。ｎ＋ 型半導体基
板１１は、縦型ＭＯＳＦＥＴのドレインとなる。ｎ−
型エピタキシャル層１２内には、ｐ型不純物拡散層１３
が設けられ、さらに、ｐ型不純物拡散層１３内には、ｎ
＋ 型不純物拡散層１４が設けられる。ｎ＋ 型不純物
拡散層１４は、縦型ＭＯＳＦＥＴのソースとなる。
【０００４】ｎ− 型エピタキシャル層１２内には、ｐ
型不純物拡散層１３及びｎ＋ 型不純物拡散層１４を突
き抜けて、底部がｎ− 型エピタキシャル層１２まで達
するトレンチ１５が設けられる。また、トレンチ１５の
内面には、縦型ＭＯＳＦＥＴのゲート酸化膜１６が設け
られる。そして、トレンチ１５は、不純物を含んだ導電
性ポリシリコン膜１７により埋め込まれている。このポ
リシリコン膜１７は、縦型ＭＯＳＦＥＴのゲート電極と
なり、ｐ型不純物拡散層１３のうちトレンチ１５に隣接
する部分は、縦型ＭＯＳＦＥＴのチャネル領域となる。
型不純物拡散層１３及びｎ＋ 型不純物拡散層１４を突
き抜けて、底部がｎ− 型エピタキシャル層１２まで達
するトレンチ１５が設けられる。また、トレンチ１５の
内面には、縦型ＭＯＳＦＥＴのゲート酸化膜１６が設け
られる。そして、トレンチ１５は、不純物を含んだ導電
性ポリシリコン膜１７により埋め込まれている。このポ
リシリコン膜１７は、縦型ＭＯＳＦＥＴのゲート電極と
なり、ｐ型不純物拡散層１３のうちトレンチ１５に隣接
する部分は、縦型ＭＯＳＦＥＴのチャネル領域となる。
【０００５】ポリシリコン膜１７の一部１７Ａ，１７Ｂ
は、半導体基板１１上の酸化膜１６Ａ上にも設けられて
いる。ポリシリコン膜１７Ａは、配線となり、トレンチ
１５内のポリシリコン膜１７に結合される。また、ポリ
シリコン膜１７Ａは、パッドとして機能するポリシリコ
ン膜１７Ｂにも結合される。
は、半導体基板１１上の酸化膜１６Ａ上にも設けられて
いる。ポリシリコン膜１７Ａは、配線となり、トレンチ
１５内のポリシリコン膜１７に結合される。また、ポリ
シリコン膜１７Ａは、パッドとして機能するポリシリコ
ン膜１７Ｂにも結合される。
【０００６】半導体基板１１上の酸化膜１６Ａ上には、
トレンチ１５を覆う層間絶縁膜（例えば、酸化シリコ
ン）１８が設けられる。また、層間絶縁膜１８には、上
部が下部よりも広いトレンチ２８Ａ，２８Ｂが設けられ
る。トレンチ２８は、ｎ＋ 型不純物拡散層１４を突き
抜けて、ｐ型不純物拡散層１３にまで達している。但
し、トレンチ２８の底部は、ｎ− 型エピタキシャル層
１２までは達していない。トレンチ２８の底部には、ｐ
＋ 型コンタクト層２９が設けられる。
トレンチ１５を覆う層間絶縁膜（例えば、酸化シリコ
ン）１８が設けられる。また、層間絶縁膜１８には、上
部が下部よりも広いトレンチ２８Ａ，２８Ｂが設けられ
る。トレンチ２８は、ｎ＋ 型不純物拡散層１４を突き
抜けて、ｐ型不純物拡散層１３にまで達している。但
し、トレンチ２８の底部は、ｎ− 型エピタキシャル層
１２までは達していない。トレンチ２８の底部には、ｐ
＋ 型コンタクト層２９が設けられる。
【０００７】そして、層間絶縁膜１８上には、トレンチ
２８，２８Ａ，２８Ｂを経由して、ｐ型不純物拡散層１
３及びｎ＋ 型不純物拡散層１４に電気的に接続される
金属膜（例えば、アルミニウム）１９が配置される。金
属膜１９は、半導体基板１１上のほぼ全体に設けられ
る。金属膜１９が設けられていない部分においては、層
間絶縁膜１８の一部が除去されている。層間絶縁膜１８
の一部が除去された部分には、縦型ＭＯＳＦＥＴのゲー
ト端子としてのパッド１７Ｂが露出している。
２８，２８Ａ，２８Ｂを経由して、ｐ型不純物拡散層１
３及びｎ＋ 型不純物拡散層１４に電気的に接続される
金属膜（例えば、アルミニウム）１９が配置される。金
属膜１９は、半導体基板１１上のほぼ全体に設けられ
る。金属膜１９が設けられていない部分においては、層
間絶縁膜１８の一部が除去されている。層間絶縁膜１８
の一部が除去された部分には、縦型ＭＯＳＦＥＴのゲー
ト端子としてのパッド１７Ｂが露出している。
【０００８】次に、上述のトレンチゲート型ＭＯＳＦＥ
Ｔの従来の製造方法について説明する。
Ｔの従来の製造方法について説明する。
【０００９】まず、図１３に示すように、エピタキシャ
ル成長法により、ｎ＋ 型半導体基板１１上に、ｎ−
型エピタキシャル層１２を形成する。この後、熱酸化法
により、ｎ− 型エピタキシャル層１２上に、バッファ
酸化膜１６Ａを形成する。また、バッファ酸化膜１６Ａ
上にレジスト膜を塗布した後、ＰＥＰ（ Photo Engravi
ng Process ）により、レジストパターン２３を形成す
る。
ル成長法により、ｎ＋ 型半導体基板１１上に、ｎ−
型エピタキシャル層１２を形成する。この後、熱酸化法
により、ｎ− 型エピタキシャル層１２上に、バッファ
酸化膜１６Ａを形成する。また、バッファ酸化膜１６Ａ
上にレジスト膜を塗布した後、ＰＥＰ（ Photo Engravi
ng Process ）により、レジストパターン２３を形成す
る。
【００１０】そして、このレジストパターン２３をマス
クにして、イオン注入法により、ｎ − 型エピタキシャ
ル層１２内にｐ型不純物（例えば、ボロン）を注入（イ
ンプラ＝ implantation ）する。この時の注入条件は、
例えば、イオンの加速エネルギー５０ｋｅＶ、ドーズ量
２．８×１０１３ａｔｏｍｓ／ｃｍ２ 、注入角度（半
導体基板の表面の鉛直線に対する角度）７°に設定され
る。
クにして、イオン注入法により、ｎ − 型エピタキシャ
ル層１２内にｐ型不純物（例えば、ボロン）を注入（イ
ンプラ＝ implantation ）する。この時の注入条件は、
例えば、イオンの加速エネルギー５０ｋｅＶ、ドーズ量
２．８×１０１３ａｔｏｍｓ／ｃｍ２ 、注入角度（半
導体基板の表面の鉛直線に対する角度）７°に設定され
る。
【００１１】この後、熱拡散を行うと、ｎ− 型エピタ
キシャル層１２内には、ｐ型不純物拡散層（ベース）１
３が形成される。なお、この後、レジストパターン２３
は、除去される。
キシャル層１２内には、ｐ型不純物拡散層（ベース）１
３が形成される。なお、この後、レジストパターン２３
は、除去される。
【００１２】次に、図１４に示すように、再び、バッフ
ァ酸化膜１６Ａ上にレジスト膜を塗布し、さらに、ＰＥ
Ｐにより、レジストパターン２４を形成する。ここで、
レジストパターン２３，２４は、共に、縦型ＭＯＳＦＥ
Ｔが形成される領域上に１つの開口を有している。２つ
のレジストパターン２３，２４の異なる点は、例えば、
チップ（半導体基板１１）の周辺部にある。チップの周
辺部（例えば、ゲートパッドの直下）には、保護回路が
形成されるためである。
ァ酸化膜１６Ａ上にレジスト膜を塗布し、さらに、ＰＥ
Ｐにより、レジストパターン２４を形成する。ここで、
レジストパターン２３，２４は、共に、縦型ＭＯＳＦＥ
Ｔが形成される領域上に１つの開口を有している。２つ
のレジストパターン２３，２４の異なる点は、例えば、
チップ（半導体基板１１）の周辺部にある。チップの周
辺部（例えば、ゲートパッドの直下）には、保護回路が
形成されるためである。
【００１３】そして、このレジストパターン２４をマス
クにして、イオン注入法により、ｐ型不純物拡散層１３
内にｎ型不純物（例えば、リン）を注入する。この時の
注入条件は、例えば、イオンの加速エネルギー４０ｋｅ
Ｖ、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２ 、注入
角度７°に設定される。
クにして、イオン注入法により、ｐ型不純物拡散層１３
内にｎ型不純物（例えば、リン）を注入する。この時の
注入条件は、例えば、イオンの加速エネルギー４０ｋｅ
Ｖ、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２ 、注入
角度７°に設定される。
【００１４】この後、熱拡散を行うと、ｐ型不純物拡散
層１３内には、ｎ＋ 型不純物拡散層１４が形成され
る。ｎ＋ 型不純物拡散層１４は、縦型ＭＯＳＦＥＴの
ソースとなる。なお、この後、レジストパターン２４
は、除去される。
層１３内には、ｎ＋ 型不純物拡散層１４が形成され
る。ｎ＋ 型不純物拡散層１４は、縦型ＭＯＳＦＥＴの
ソースとなる。なお、この後、レジストパターン２４
は、除去される。
【００１５】次に、図１５に示すように、ＣＶＤ（ Che
mical Vapor Deposition ）法により、バッファ酸化膜
１６Ａ上にマスク材（例えば、窒化シリコン）２５を形
成する。さらに、マスク材２５上にレジスト膜を塗布し
た後、ＰＥＰにより、レジストパターンを形成する。こ
のレジストパターンをマスクにして、ＲＩＥ（ Reactiv
e Ion Etching ）により、マスク材２５をエッチングす
る。この後、レジストパターンは、除去される。
mical Vapor Deposition ）法により、バッファ酸化膜
１６Ａ上にマスク材（例えば、窒化シリコン）２５を形
成する。さらに、マスク材２５上にレジスト膜を塗布し
た後、ＰＥＰにより、レジストパターンを形成する。こ
のレジストパターンをマスクにして、ＲＩＥ（ Reactiv
e Ion Etching ）により、マスク材２５をエッチングす
る。この後、レジストパターンは、除去される。
【００１６】続けて、マスク材２５をマスクにして、Ｒ
ＩＥにより、バッファ酸化膜１６Ａ及びｎ− 型エピタ
キシャル層１２をエッチングする。その結果、ｎ− 型
エピタキシャル層１２内には、トレンチ１５が形成され
る。このエッチングは、トレンチ１５がｐ型不純物拡散
層１３及びｎ＋ 型不純物拡散層１４を突き抜けて、そ
の底部がｎ− 型エピタキシャル層１２に達するまで行
われる。
ＩＥにより、バッファ酸化膜１６Ａ及びｎ− 型エピタ
キシャル層１２をエッチングする。その結果、ｎ− 型
エピタキシャル層１２内には、トレンチ１５が形成され
る。このエッチングは、トレンチ１５がｐ型不純物拡散
層１３及びｎ＋ 型不純物拡散層１４を突き抜けて、そ
の底部がｎ− 型エピタキシャル層１２に達するまで行
われる。
【００１７】この後、Ｈ２ 雰囲気中において温度約９
５０℃の犠牲酸化を行い、トレンチ１５の形成によりｎ
− 型エピタキシャル層１２に発生したダメージ（結晶
欠陥など）の回復を行う。
５０℃の犠牲酸化を行い、トレンチ１５の形成によりｎ
− 型エピタキシャル層１２に発生したダメージ（結晶
欠陥など）の回復を行う。
【００１８】次に、図１６に示すように、熱酸化法によ
り、トレンチ１５の内面上にゲート酸化膜１６を形成す
る。この時、ｎ− 型エピタキシャル層１２上には、酸
素原子を透過させないマスク材２５が配置されているた
め、ゲート酸化膜１６は、トレンチ１５の内面上のみに
形成される。この後、マスク材２５は、除去される。
り、トレンチ１５の内面上にゲート酸化膜１６を形成す
る。この時、ｎ− 型エピタキシャル層１２上には、酸
素原子を透過させないマスク材２５が配置されているた
め、ゲート酸化膜１６は、トレンチ１５の内面上のみに
形成される。この後、マスク材２５は、除去される。
【００１９】次に、図１７に示すように、ＬＰＣＶＤ法
により、トレンチ１５内及びバッファ酸化膜１６Ａ上
に、不純物を含んだ導電性ポリシリコン膜１７を形成す
る。また、ポリシリコン膜１７上にレジスト膜を塗布し
た後、ＰＥＰにより、レジストパターン２６を形成す
る。このレジストパターン２６をマスクにして、ＲＩＥ
により、ポリシリコン膜１７をエッチバックする。
により、トレンチ１５内及びバッファ酸化膜１６Ａ上
に、不純物を含んだ導電性ポリシリコン膜１７を形成す
る。また、ポリシリコン膜１７上にレジスト膜を塗布し
た後、ＰＥＰにより、レジストパターン２６を形成す
る。このレジストパターン２６をマスクにして、ＲＩＥ
により、ポリシリコン膜１７をエッチバックする。
【００２０】その結果、図１８に示すように、トレンチ
１５内には、導電性ポリシリコン膜１７からなるゲート
電極が形成され、バッファ酸化膜１６Ａ上には、ゲート
パッド１７Ｂ及びゲートパッド１７Ｂとトレンチ１５内
のゲート電極を接続する配線１７Ａが形成される。この
後、図１７のレジストパターン２６は、除去される。
１５内には、導電性ポリシリコン膜１７からなるゲート
電極が形成され、バッファ酸化膜１６Ａ上には、ゲート
パッド１７Ｂ及びゲートパッド１７Ｂとトレンチ１５内
のゲート電極を接続する配線１７Ａが形成される。この
後、図１７のレジストパターン２６は、除去される。
【００２１】次に、図１９に示すように、ＣＶＤ法によ
り、バッファ酸化膜１６Ａ上に、トレンチ１５内のポリ
シリコン膜（ゲート電極）１７及びバッファ酸化膜１６
Ａ上のポリシリコン膜（配線、パッド）１７Ａ，１７Ｂ
を完全に覆う層間絶縁膜（例えば、酸化シリコン）１８
を形成する。
り、バッファ酸化膜１６Ａ上に、トレンチ１５内のポリ
シリコン膜（ゲート電極）１７及びバッファ酸化膜１６
Ａ上のポリシリコン膜（配線、パッド）１７Ａ，１７Ｂ
を完全に覆う層間絶縁膜（例えば、酸化シリコン）１８
を形成する。
【００２２】また、層間絶縁膜１８上にレジスト膜を塗
布した後、ＰＥＰにより、レジストパターン２７を形成
する。
布した後、ＰＥＰにより、レジストパターン２７を形成
する。
【００２３】この後、まず、レジストパターン２７をマ
スクにして、ＣＤＥ（ Chemical Dry Etching ）などの
等方性エッチングにより層間絶縁膜１８をエッチングす
る。その結果、層間絶縁膜１８には、レジストパターン
２７の下部まで入り込み、側面が曲面を有するトレンチ
２８Ａが形成される（このようなエッチングを総称して
ラウンドエッチングと称する）。
スクにして、ＣＤＥ（ Chemical Dry Etching ）などの
等方性エッチングにより層間絶縁膜１８をエッチングす
る。その結果、層間絶縁膜１８には、レジストパターン
２７の下部まで入り込み、側面が曲面を有するトレンチ
２８Ａが形成される（このようなエッチングを総称して
ラウンドエッチングと称する）。
【００２４】続けて、レジストパターン２７をマスクに
して、ＲＩＥにより、層間絶縁膜１８及びバッファ酸化
膜１６Ａをエッチングする。その結果、層間絶縁膜１８
のトレンチ２８Ａの底部には、トレンチ２８Ｂが形成さ
れる。
して、ＲＩＥにより、層間絶縁膜１８及びバッファ酸化
膜１６Ａをエッチングする。その結果、層間絶縁膜１８
のトレンチ２８Ａの底部には、トレンチ２８Ｂが形成さ
れる。
【００２５】さらに、続けて、図２０に示すように、レ
ジストパターン２７をマスクにして、ＲＩＥにより、ｎ
− 型エピタキシャル層１２をエッチングする。その結
果、ｎ− 型エピタキシャル層１２内には、トレンチ２
８が形成される。このエッチングは、トレンチ２８がｎ
＋ 型不純物拡散層１４を突き抜けて、その底部がｐ型
不純物拡散層１３に達するまで行われる。但し、トレン
チ２８の底部は、ｎ− 型エピタキシャル層１２に達しな
いようにすることが必要である。
ジストパターン２７をマスクにして、ＲＩＥにより、ｎ
− 型エピタキシャル層１２をエッチングする。その結
果、ｎ− 型エピタキシャル層１２内には、トレンチ２
８が形成される。このエッチングは、トレンチ２８がｎ
＋ 型不純物拡散層１４を突き抜けて、その底部がｐ型
不純物拡散層１３に達するまで行われる。但し、トレン
チ２８の底部は、ｎ− 型エピタキシャル層１２に達しな
いようにすることが必要である。
【００２６】この後、レジストパターン２７をマスクに
して、イオン注入法により、ｎ−型エピタキシャル層１
２内のｐ型不純物拡散層１３内に、ｐ型不純物（例え
ば、ＢＦ２ ）を注入する。この時の注入条件は、例え
ば、イオンの加速エネルギー３５ｋｅＶ、ドーズ量１．
０×１０１５ａｔｏｍｓ／ｃｍ２ 、注入角度０°に設
定される。
して、イオン注入法により、ｎ−型エピタキシャル層１
２内のｐ型不純物拡散層１３内に、ｐ型不純物（例え
ば、ＢＦ２ ）を注入する。この時の注入条件は、例え
ば、イオンの加速エネルギー３５ｋｅＶ、ドーズ量１．
０×１０１５ａｔｏｍｓ／ｃｍ２ 、注入角度０°に設
定される。
【００２７】ここで、注入角度（半導体基板１１の表面
の鉛直線に対する角度）を０°に設定する理由は、トレ
ンチ２８の側面に露出するｎ＋ 型不純物拡散層１４の
不純物濃度が薄くなること、さらには、導電型が反転す
ることを防止するためである。
の鉛直線に対する角度）を０°に設定する理由は、トレ
ンチ２８の側面に露出するｎ＋ 型不純物拡散層１４の
不純物濃度が薄くなること、さらには、導電型が反転す
ることを防止するためである。
【００２８】この後、熱拡散を行うと、ｐ型不純物拡散
層１３内には、ｐ＋ 型コンタクト層２９が形成され
る。なお、この後、レジストパターン２７は、除去され
る。
層１３内には、ｐ＋ 型コンタクト層２９が形成され
る。なお、この後、レジストパターン２７は、除去され
る。
【００２９】次に、図２１に示すように、ＬＰＣＶＤ法
により、層間絶縁膜１８上に、トレンチ２８，２８Ａ，
２８Ｂを完全に埋め込む金属膜（例えば、アルミニウ
ム）１９を形成する。そして、この金属膜１９をパター
ニングし、縦型ＭＯＳＦＥＴのソース電極を形成する。
また、層間絶縁膜１８の一部を除去し、ゲートパッド１
７Ｂを露出させる。なお、縦型ＭＯＳＦＥＴのドレイン
電極は、半導体基板１１の裏面に形成される。
により、層間絶縁膜１８上に、トレンチ２８，２８Ａ，
２８Ｂを完全に埋め込む金属膜（例えば、アルミニウ
ム）１９を形成する。そして、この金属膜１９をパター
ニングし、縦型ＭＯＳＦＥＴのソース電極を形成する。
また、層間絶縁膜１８の一部を除去し、ゲートパッド１
７Ｂを露出させる。なお、縦型ＭＯＳＦＥＴのドレイン
電極は、半導体基板１１の裏面に形成される。
【００３０】以上のステップにより、トレンチゲート型
ＭＯＳＦＥＴが完成する。
ＭＯＳＦＥＴが完成する。
【００３１】
【発明が解決しようとする課題】従来の製造方法により
トレンチゲート型ＭＯＳＦＥＴ（トレンチがＵ型である
ことから、Ｕ−ＭＯＳと称される）では、ｐ型不純物拡
散層（ベース層）を形成した後に、トレンチゲートが形
成される。このため、トレンチゲートのためのトレンチ
を形成した後に行われる犠牲酸化ステップ及びゲート酸
化ステップ（ゲート酸化膜を形成するための熱酸化）に
より、トレンチ側壁からｐ型不純物拡散層内の不純物
（キャリア）が放出されるという問題が生じる。
トレンチゲート型ＭＯＳＦＥＴ（トレンチがＵ型である
ことから、Ｕ−ＭＯＳと称される）では、ｐ型不純物拡
散層（ベース層）を形成した後に、トレンチゲートが形
成される。このため、トレンチゲートのためのトレンチ
を形成した後に行われる犠牲酸化ステップ及びゲート酸
化ステップ（ゲート酸化膜を形成するための熱酸化）に
より、トレンチ側壁からｐ型不純物拡散層内の不純物
（キャリア）が放出されるという問題が生じる。
【００３２】トレンチゲートのためのトレンチの側壁に
おいてｐ型不純物拡散層内の不純物の放出が起こると、
トレンチゲート型ＭＯＳＦＥＴのチャネル部の不純物濃
度が低くなる。その結果、僅かなゲート電位により、ソ
ースとドレインの間に電流（チャネルリーク）が流れる
ようになるため、従来の製造方法では、このようなチャ
ネルリークを十分に抑制することができない。
おいてｐ型不純物拡散層内の不純物の放出が起こると、
トレンチゲート型ＭＯＳＦＥＴのチャネル部の不純物濃
度が低くなる。その結果、僅かなゲート電位により、ソ
ースとドレインの間に電流（チャネルリーク）が流れる
ようになるため、従来の製造方法では、このようなチャ
ネルリークを十分に抑制することができない。
【００３３】チャネルリークの原因となる不純物の放出
（又はキャリアの吸い出し）は、特に、トレンチ同士が
交わるトレンチの交差部（コーナー部）において顕著で
あり、このトレンチの交差部におけるチャネルリークが
縦型ＭＯＳＦＥＴの特性の劣化や消費電力の増大などを
招いている。
（又はキャリアの吸い出し）は、特に、トレンチ同士が
交わるトレンチの交差部（コーナー部）において顕著で
あり、このトレンチの交差部におけるチャネルリークが
縦型ＭＯＳＦＥＴの特性の劣化や消費電力の増大などを
招いている。
【００３４】本発明は、上記問題を解決するためになさ
れたもので、その目的は、トレンチゲートのためのトレ
ンチを形成した後に、ベース拡散層を形成する新規な製
造方法を提案することにより、チャネルリークを抑制
し、結果として、良好な特性を有する低消費電力のトレ
ンチゲート型ＭＯＳＦＥＴを提案することにある。
れたもので、その目的は、トレンチゲートのためのトレ
ンチを形成した後に、ベース拡散層を形成する新規な製
造方法を提案することにより、チャネルリークを抑制
し、結果として、良好な特性を有する低消費電力のトレ
ンチゲート型ＭＯＳＦＥＴを提案することにある。
【００３５】
【課題を解決するための手段】本発明のトレンチゲート
型ＭＯＳＦＥＴの製造方法は、第１導電型の半導体層の
表面領域に第１導電型の第１不純物拡散層を形成する工
程と、前記半導体層内に前記第１不純物拡散層を突き抜
ける第１トレンチを形成する工程と、前記第１トレンチ
の内面上にゲート酸化膜を形成する工程と、前記第１ト
レンチ内にゲート電極を形成する工程と、前記第１トレ
ンチの側面を含む前記半導体層内に第２導電型の第２不
純物拡散層を形成する工程と、前記半導体層内に、少な
くとも側面に前記第１不純物拡散層が露出し、かつ、少
なくとも底面に前記第２不純物拡散層が露出する第２ト
レンチを形成する工程と、前記第２トレンチ内に導電膜
を形成する工程とを備える。
型ＭＯＳＦＥＴの製造方法は、第１導電型の半導体層の
表面領域に第１導電型の第１不純物拡散層を形成する工
程と、前記半導体層内に前記第１不純物拡散層を突き抜
ける第１トレンチを形成する工程と、前記第１トレンチ
の内面上にゲート酸化膜を形成する工程と、前記第１ト
レンチ内にゲート電極を形成する工程と、前記第１トレ
ンチの側面を含む前記半導体層内に第２導電型の第２不
純物拡散層を形成する工程と、前記半導体層内に、少な
くとも側面に前記第１不純物拡散層が露出し、かつ、少
なくとも底面に前記第２不純物拡散層が露出する第２ト
レンチを形成する工程と、前記第２トレンチ内に導電膜
を形成する工程とを備える。
【００３６】本発明のトレンチゲート型ＭＯＳＦＥＴの
製造方法は、第１導電型の半導体層の表面領域に第１導
電型の第１不純物拡散層を形成する工程と、前記半導体
層内に前記第１不純物拡散層を突き抜ける第１トレンチ
を形成する工程と、前記第１トレンチの内面上にゲート
酸化膜を形成する工程と、前記第１トレンチ内にゲート
電極を形成する工程と、前記半導体層内に、少なくとも
側面に前記第１不純物拡散層が露出する第２トレンチを
形成する工程と、前記第１トレンチの側面及び前記第２
トレンチの底面を含む前記半導体層内に第２導電型の第
２不純物拡散層を形成する工程と、前記第２トレンチ内
に導電膜を形成する工程とを備える。
製造方法は、第１導電型の半導体層の表面領域に第１導
電型の第１不純物拡散層を形成する工程と、前記半導体
層内に前記第１不純物拡散層を突き抜ける第１トレンチ
を形成する工程と、前記第１トレンチの内面上にゲート
酸化膜を形成する工程と、前記第１トレンチ内にゲート
電極を形成する工程と、前記半導体層内に、少なくとも
側面に前記第１不純物拡散層が露出する第２トレンチを
形成する工程と、前記第１トレンチの側面及び前記第２
トレンチの底面を含む前記半導体層内に第２導電型の第
２不純物拡散層を形成する工程と、前記第２トレンチ内
に導電膜を形成する工程とを備える。
【００３７】前記第２不純物拡散層は、第２導電型の不
純物を前記半導体層内にイオン注入する工程により形成
され、前記第１不純物拡散層は、前記イオン注入の際に
前記不純物の通過経路となる領域を除く領域に設けられ
ている。
純物を前記半導体層内にイオン注入する工程により形成
され、前記第１不純物拡散層は、前記イオン注入の際に
前記不純物の通過経路となる領域を除く領域に設けられ
ている。
【００３８】前記第２トレンチを形成する際に使用する
マスクを、そのまま前記イオン注入時のマスクとして使
用する。
マスクを、そのまま前記イオン注入時のマスクとして使
用する。
【００３９】前記不純物は、前記半導体層の表面に対し
て垂直方向から前記半導体層内に注入される。
て垂直方向から前記半導体層内に注入される。
【００４０】前記不純物は、前記イオン注入の後に行わ
れる熱拡散により前記第１トレンチの側面に拡散され
る。
れる熱拡散により前記第１トレンチの側面に拡散され
る。
【００４１】前記熱拡散は、前記第２不純物拡散層が少
なくとも前記第１トレンチの側面に露出し、かつ、前記
半導体層が少なくとも前記第１トレンチの底面に露出す
る程度に行われる。
なくとも前記第１トレンチの側面に露出し、かつ、前記
半導体層が少なくとも前記第１トレンチの底面に露出す
る程度に行われる。
【００４２】前記第１トレンチの内面上に前記ゲート酸
化膜を形成する前に、前記第１トレンチの形成時に生じ
たダメージを回復させる犠牲酸化を行う工程を備える。
化膜を形成する前に、前記第１トレンチの形成時に生じ
たダメージを回復させる犠牲酸化を行う工程を備える。
【００４３】前記ゲート電極は、導電膜の堆積とエッチ
バックにより形成され、前記ゲート電極の形成と同時
に、ゲートパッド及び前記ゲートパッドと前記ゲート電
極を接続する配線が形成される。
バックにより形成され、前記ゲート電極の形成と同時
に、ゲートパッド及び前記ゲートパッドと前記ゲート電
極を接続する配線が形成される。
【００４４】前記第２トレンチを形成する前に、前記第
１トレンチを覆う層間絶縁膜を形成する工程と、前記層
間絶縁膜に第３トレンチを形成する工程とを備え、前記
第２トレンチは、前記第３トレンチの底部に形成され
る。
１トレンチを覆う層間絶縁膜を形成する工程と、前記層
間絶縁膜に第３トレンチを形成する工程とを備え、前記
第２トレンチは、前記第３トレンチの底部に形成され
る。
【００４５】前記導電膜を前記第２トレンチ内に形成す
る前に、前記第２不純物拡散層内に第２導電型の不純物
をイオン注入し、前記第２トレンチの底部に第２導電型
のコンタクト層を形成する工程を備える。
る前に、前記第２不純物拡散層内に第２導電型の不純物
をイオン注入し、前記第２トレンチの底部に第２導電型
のコンタクト層を形成する工程を備える。
【００４６】前記不純物は、前記半導体層の表面に対し
て垂直方向から前記第２不純物拡散層内に注入される。
て垂直方向から前記第２不純物拡散層内に注入される。
【００４７】前記第１トレンチを形成する際に使用する
マスクを、そのまま前記ゲート酸化膜を形成する際のマ
スクとして使用する。
マスクを、そのまま前記ゲート酸化膜を形成する際のマ
スクとして使用する。
【００４８】本発明の製造方法により形成されたトレン
チゲート型ＭＯＳＦＥＴは、第１導電型の半導体層の表
面領域に設けられる第１導電型の第１不純物拡散層と、
前記半導体層内に前記第１不純物拡散層を突き抜けるよ
うに設けられる第１トレンチと、前記第１トレンチの内
面上に設けられるゲート酸化膜と、前記第１トレンチ内
に設けられるゲート電極と、前記第１トレンチの側面を
含む前記半導体層内に設けられる第２導電型の第２不純
物拡散層と、前記半導体層内に設けられ、少なくとも側
面に前記第１不純物拡散層が露出し、かつ、少なくとも
底面に前記第２不純物拡散層が露出する第２トレンチ
と、前記第２トレンチ内に設けられる導電膜とを備え、
前記第２不純物拡散層の底面は、曲面を有している。
チゲート型ＭＯＳＦＥＴは、第１導電型の半導体層の表
面領域に設けられる第１導電型の第１不純物拡散層と、
前記半導体層内に前記第１不純物拡散層を突き抜けるよ
うに設けられる第１トレンチと、前記第１トレンチの内
面上に設けられるゲート酸化膜と、前記第１トレンチ内
に設けられるゲート電極と、前記第１トレンチの側面を
含む前記半導体層内に設けられる第２導電型の第２不純
物拡散層と、前記半導体層内に設けられ、少なくとも側
面に前記第１不純物拡散層が露出し、かつ、少なくとも
底面に前記第２不純物拡散層が露出する第２トレンチ
と、前記第２トレンチ内に設けられる導電膜とを備え、
前記第２不純物拡散層の底面は、曲面を有している。
【００４９】前記第２不純物拡散層の底面の最下点は、
前記第１トレンチの底面よりも低い位置に存在する。
前記第１トレンチの底面よりも低い位置に存在する。
【００５０】
【発明の実施の形態】以下、図面を参照しながら、本発
明に関わるトレンチゲート型ＭＯＳＦＥＴの製造方法に
ついて詳細に説明する。
明に関わるトレンチゲート型ＭＯＳＦＥＴの製造方法に
ついて詳細に説明する。
【００５１】図１は、本発明の製造方法により製造され
たトレンチゲート型ＭＯＳＦＥＴの断面図を示してい
る。
たトレンチゲート型ＭＯＳＦＥＴの断面図を示してい
る。
【００５２】ｎ＋ 型半導体基板１１上には、ｎ− 型
エピタキシャル層１２が設けられる。ｎ＋ 型半導体基
板１１は、縦型ＭＯＳＦＥＴのドレインとなる。ｎ−
型エピタキシャル層１２内には、ｐ型不純物拡散層１３
が設けられ、さらに、ｐ型不純物拡散層１３内には、ｎ
＋ 型不純物拡散層１４が設けられる。ｎ＋ 型不純物
拡散層１４は、縦型ＭＯＳＦＥＴのソースとなる。
エピタキシャル層１２が設けられる。ｎ＋ 型半導体基
板１１は、縦型ＭＯＳＦＥＴのドレインとなる。ｎ−
型エピタキシャル層１２内には、ｐ型不純物拡散層１３
が設けられ、さらに、ｐ型不純物拡散層１３内には、ｎ
＋ 型不純物拡散層１４が設けられる。ｎ＋ 型不純物
拡散層１４は、縦型ＭＯＳＦＥＴのソースとなる。
【００５３】ｎ− 型エピタキシャル層１２内には、ｐ
型不純物拡散層１３及びｎ＋ 型不純物拡散層１４を突
き抜けて、底部がｎ− 型エピタキシャル層１２まで達
するトレンチ１５が設けられる。また、トレンチ１５の
内面には、縦型ＭＯＳＦＥＴのゲート酸化膜１６が設け
られる。そして、トレンチ１５は、不純物を含んだ導電
性ポリシリコン膜１７により埋め込まれている。このポ
リシリコン膜１７は、縦型ＭＯＳＦＥＴのゲート電極と
なり、ｐ型不純物拡散層１３のうちトレンチ１５に隣接
する部分は、縦型ＭＯＳＦＥＴのチャネル領域となる。
型不純物拡散層１３及びｎ＋ 型不純物拡散層１４を突
き抜けて、底部がｎ− 型エピタキシャル層１２まで達
するトレンチ１５が設けられる。また、トレンチ１５の
内面には、縦型ＭＯＳＦＥＴのゲート酸化膜１６が設け
られる。そして、トレンチ１５は、不純物を含んだ導電
性ポリシリコン膜１７により埋め込まれている。このポ
リシリコン膜１７は、縦型ＭＯＳＦＥＴのゲート電極と
なり、ｐ型不純物拡散層１３のうちトレンチ１５に隣接
する部分は、縦型ＭＯＳＦＥＴのチャネル領域となる。
【００５４】ポリシリコン膜１７の一部１７Ａ，１７Ｂ
は、半導体基板１１上の酸化膜１６Ａ上にも設けられて
いる。ポリシリコン膜１７Ａは、配線となり、トレンチ
１５内のポリシリコン膜１７に結合される。また、ポリ
シリコン膜１７Ａは、パッドとして機能するポリシリコ
ン膜１７Ｂにも結合される。
は、半導体基板１１上の酸化膜１６Ａ上にも設けられて
いる。ポリシリコン膜１７Ａは、配線となり、トレンチ
１５内のポリシリコン膜１７に結合される。また、ポリ
シリコン膜１７Ａは、パッドとして機能するポリシリコ
ン膜１７Ｂにも結合される。
【００５５】半導体基板１１上の酸化膜１６Ａ上には、
トレンチ１５を覆う層間絶縁膜（例えば、酸化シリコ
ン）１８が設けられる。また、層間絶縁膜１８には、上
部が下部よりも広いトレンチ２８Ａ，２８Ｂが設けられ
る。トレンチ２８は、ｎ＋ 型不純物拡散層１４を突き
抜けて、ｐ型不純物拡散層１３にまで達している。但
し、トレンチ２８の底部は、ｎ− 型エピタキシャル層
１２までは達していない。トレンチ２８の底部には、ｐ
＋ 型コンタクト層２９が設けられる。
トレンチ１５を覆う層間絶縁膜（例えば、酸化シリコ
ン）１８が設けられる。また、層間絶縁膜１８には、上
部が下部よりも広いトレンチ２８Ａ，２８Ｂが設けられ
る。トレンチ２８は、ｎ＋ 型不純物拡散層１４を突き
抜けて、ｐ型不純物拡散層１３にまで達している。但
し、トレンチ２８の底部は、ｎ− 型エピタキシャル層
１２までは達していない。トレンチ２８の底部には、ｐ
＋ 型コンタクト層２９が設けられる。
【００５６】そして、層間絶縁膜１８上には、トレンチ
２８，２８Ａ，２８Ｂを経由して、ｐ型不純物拡散層１
３及びｎ＋ 型不純物拡散層１４に電気的に接続される
金属膜（例えば、アルミニウム）１９が配置される。金
属膜１９は、半導体基板１１上のほぼ全体に設けられ
る。金属膜１９が設けられていない部分においては、層
間絶縁膜１８の一部が除去されている。層間絶縁膜１８
の一部が除去された部分には、縦型ＭＯＳＦＥＴのゲー
ト端子としてのパッド１７Ｂが露出している。
２８，２８Ａ，２８Ｂを経由して、ｐ型不純物拡散層１
３及びｎ＋ 型不純物拡散層１４に電気的に接続される
金属膜（例えば、アルミニウム）１９が配置される。金
属膜１９は、半導体基板１１上のほぼ全体に設けられ
る。金属膜１９が設けられていない部分においては、層
間絶縁膜１８の一部が除去されている。層間絶縁膜１８
の一部が除去された部分には、縦型ＭＯＳＦＥＴのゲー
ト端子としてのパッド１７Ｂが露出している。
【００５７】本発明の製造方法により製造されたトレン
チゲート型ＭＯＳＦＥＴのデバイス面における特徴は、
ｐ型不純物拡散層（ベース層）１３の底面の形にある。
チゲート型ＭＯＳＦＥＴのデバイス面における特徴は、
ｐ型不純物拡散層（ベース層）１３の底面の形にある。
【００５８】従来の製造方法（図１３乃至図２１）で
は、ｐ型不純物拡散層１３を形成した後に、トレンチ１
５及びゲート酸化膜１６を形成するため、図１２に示す
ように、ｐ型不純物拡散層１３の底面は、平坦面とな
り、かつ、必ず、トレンチ１５の底面よりも上部に存在
することになる。ｐ型不純物拡散層１３の底面がトレン
チ１５の底面よりも下部に存在すると、ｎ− 型エピタ
キシャル層１２がトレンチ１５から離れてしまうためで
ある。
は、ｐ型不純物拡散層１３を形成した後に、トレンチ１
５及びゲート酸化膜１６を形成するため、図１２に示す
ように、ｐ型不純物拡散層１３の底面は、平坦面とな
り、かつ、必ず、トレンチ１５の底面よりも上部に存在
することになる。ｐ型不純物拡散層１３の底面がトレン
チ１５の底面よりも下部に存在すると、ｎ− 型エピタ
キシャル層１２がトレンチ１５から離れてしまうためで
ある。
【００５９】これに対し、本発明の製造方法（後述する
図３乃至図１１の説明を参照）では、トレンチ１５及び
ゲート酸化膜１６を形成した後に、ｐ型不純物拡散層１
３を形成するため、図１に示すように、ｐ型不純物拡散
層１３の底面は、曲面となり、かつ、トレンチ１５の底
面よりも下部に配置させることも可能となる。例えば、
図２３に示すように、熱拡散によりｐ型不純物（例え
ば、ボロン）を拡散させると、ｐ型不純物拡散層１３の
底面は、曲面となり、ｎ− 型エピタキシャル層１２が
トレンチ１５から離れることもない。
図３乃至図１１の説明を参照）では、トレンチ１５及び
ゲート酸化膜１６を形成した後に、ｐ型不純物拡散層１
３を形成するため、図１に示すように、ｐ型不純物拡散
層１３の底面は、曲面となり、かつ、トレンチ１５の底
面よりも下部に配置させることも可能となる。例えば、
図２３に示すように、熱拡散によりｐ型不純物（例え
ば、ボロン）を拡散させると、ｐ型不純物拡散層１３の
底面は、曲面となり、ｎ− 型エピタキシャル層１２が
トレンチ１５から離れることもない。
【００６０】図２は、図１のトレンチゲート型ＭＯＳＦ
ＥＴの平面レイアウトの概略を示している。
ＥＴの平面レイアウトの概略を示している。
【００６１】チップ２０の周辺部には、導電性ポリシリ
コン膜１７Ａ，１７Ｂからなる配線及びパッドが配置さ
れる。また、チップ２０の中央部には、トレンチゲート
型ＭＯＳＦＥＴのトレンチゲート（導電性ポリシリコン
膜）１７が梯子状又は千鳥格子状に配置される。トレン
チゲートとしてのポリシリコン膜１７と配線としてのポ
リシリコン膜１７Ａは、所定の箇所で、互いに結合され
ている。チップ２０の中央部のほぼ全体には、金属膜１
９が配置される。
コン膜１７Ａ，１７Ｂからなる配線及びパッドが配置さ
れる。また、チップ２０の中央部には、トレンチゲート
型ＭＯＳＦＥＴのトレンチゲート（導電性ポリシリコン
膜）１７が梯子状又は千鳥格子状に配置される。トレン
チゲートとしてのポリシリコン膜１７と配線としてのポ
リシリコン膜１７Ａは、所定の箇所で、互いに結合され
ている。チップ２０の中央部のほぼ全体には、金属膜１
９が配置される。
【００６２】次に、上述のトレンチゲート型ＭＯＳＦＥ
Ｔを例にして、本発明の製造方法について詳細に説明す
る。
Ｔを例にして、本発明の製造方法について詳細に説明す
る。
【００６３】まず、図３に示すように、エピタキシャル
成長法により、ｎ＋ 型半導体基板１１上に、ｎ− 型
エピタキシャル層１２を形成する。この後、熱酸化法に
より、ｎ− 型エピタキシャル層１２上に、バッファ酸
化膜１６Ａを形成する。また、バッファ酸化膜１６Ａ上
にレジスト膜を塗布した後、ＰＥＰ（ Photo Engraving
Process ）により、レジストパターン２１を形成す
る。
成長法により、ｎ＋ 型半導体基板１１上に、ｎ− 型
エピタキシャル層１２を形成する。この後、熱酸化法に
より、ｎ− 型エピタキシャル層１２上に、バッファ酸
化膜１６Ａを形成する。また、バッファ酸化膜１６Ａ上
にレジスト膜を塗布した後、ＰＥＰ（ Photo Engraving
Process ）により、レジストパターン２１を形成す
る。
【００６４】そして、このレジストパターン２１をマス
クにして、イオン注入法により、ｎ − 型エピタキシャ
ル層１２内にｎ型不純物（例えば、リン）を注入（イン
プラ＝ implantation ）する。この時の注入条件は、例
えば、イオンの加速エネルギー４０ｋｅＶ、ドーズ量５
×１０１５ａｔｏｍｓ／ｃｍ２ 、注入角度（半導体基
板の表面の鉛直線に対する角度）７°に設定される。
クにして、イオン注入法により、ｎ − 型エピタキシャ
ル層１２内にｎ型不純物（例えば、リン）を注入（イン
プラ＝ implantation ）する。この時の注入条件は、例
えば、イオンの加速エネルギー４０ｋｅＶ、ドーズ量５
×１０１５ａｔｏｍｓ／ｃｍ２ 、注入角度（半導体基
板の表面の鉛直線に対する角度）７°に設定される。
【００６５】この後、熱拡散を行うと、ｎ− 型エピタ
キシャル層１２内には、ｎ＋ 型不純物拡散層（ソー
ス）１４が形成される。なお、この後、レジストパター
ン２１は、除去される。
キシャル層１２内には、ｎ＋ 型不純物拡散層（ソー
ス）１４が形成される。なお、この後、レジストパター
ン２１は、除去される。
【００６６】ここで、レジストパターン２１は、縦型Ｍ
ＯＳＦＥＴのソース及びベースに対するコンタクトホー
ル（トレンチ）を形成する領域を覆うようなパターンを
有している。その理由は、この領域に、ｎ＋ 型不純物
拡散層（ソース）１４を形成しないことにより、後述す
るｐ型不純物拡散層（ベース）の形成を容易化するため
である。
ＯＳＦＥＴのソース及びベースに対するコンタクトホー
ル（トレンチ）を形成する領域を覆うようなパターンを
有している。その理由は、この領域に、ｎ＋ 型不純物
拡散層（ソース）１４を形成しないことにより、後述す
るｐ型不純物拡散層（ベース）の形成を容易化するため
である。
【００６７】次に、図４に示すように、ＣＶＤ（ Chemi
cal Vapor Deposition ）法により、バッファ酸化膜１
６Ａ上にマスク材（例えば、窒化シリコン）２５を形成
する。さらに、マスク材２５上にレジスト膜を塗布した
後、ＰＥＰにより、レジストパターンを形成する。この
レジストパターンをマスクにして、ＲＩＥ（ Reactive
Ion Etching ）により、マスク材２５をエッチングす
る。この後、レジストパターンは、除去される。
cal Vapor Deposition ）法により、バッファ酸化膜１
６Ａ上にマスク材（例えば、窒化シリコン）２５を形成
する。さらに、マスク材２５上にレジスト膜を塗布した
後、ＰＥＰにより、レジストパターンを形成する。この
レジストパターンをマスクにして、ＲＩＥ（ Reactive
Ion Etching ）により、マスク材２５をエッチングす
る。この後、レジストパターンは、除去される。
【００６８】続けて、マスク材２５をマスクにして、Ｒ
ＩＥにより、バッファ酸化膜１６Ａ及びｎ− 型エピタ
キシャル層１２をエッチングする。その結果、ｎ− 型
エピタキシャル層１２内には、トレンチ１５が形成され
る。このエッチングは、トレンチ１５がｐ型不純物拡散
層１３及びｎ＋ 型不純物拡散層１４を突き抜けて、そ
の底部がｎ− 型エピタキシャル層１２に達するまで行
われる。
ＩＥにより、バッファ酸化膜１６Ａ及びｎ− 型エピタ
キシャル層１２をエッチングする。その結果、ｎ− 型
エピタキシャル層１２内には、トレンチ１５が形成され
る。このエッチングは、トレンチ１５がｐ型不純物拡散
層１３及びｎ＋ 型不純物拡散層１４を突き抜けて、そ
の底部がｎ− 型エピタキシャル層１２に達するまで行
われる。
【００６９】この後、Ｈ２ 雰囲気中において温度約９
５０℃の犠牲酸化を行い、トレンチ１５の形成によりｎ
− 型エピタキシャル層１２に発生したダメージ（結晶
欠陥など）の回復を行う。
５０℃の犠牲酸化を行い、トレンチ１５の形成によりｎ
− 型エピタキシャル層１２に発生したダメージ（結晶
欠陥など）の回復を行う。
【００７０】次に、図５に示すように、熱酸化法によ
り、トレンチ１５の内面上にゲート酸化膜１６を形成す
る。この時、ｎ− 型エピタキシャル層１２上には、酸
素原子を透過させないマスク材２５が配置されているた
め、ゲート酸化膜１６は、トレンチ１５の内面上のみに
形成される。この後、マスク材２５は、除去される。
り、トレンチ１５の内面上にゲート酸化膜１６を形成す
る。この時、ｎ− 型エピタキシャル層１２上には、酸
素原子を透過させないマスク材２５が配置されているた
め、ゲート酸化膜１６は、トレンチ１５の内面上のみに
形成される。この後、マスク材２５は、除去される。
【００７１】ここで、本発明では、犠牲酸化ステップ及
びゲート酸化ステップを実行する段階においては、ｐ型
不純物拡散層（ベース）は存在していない。つまり、こ
の段階において、ｐ型不純物拡散層（ベース）内の不純
物がトレンチ１５の側壁から放出するという問題が発生
することがない。
びゲート酸化ステップを実行する段階においては、ｐ型
不純物拡散層（ベース）は存在していない。つまり、こ
の段階において、ｐ型不純物拡散層（ベース）内の不純
物がトレンチ１５の側壁から放出するという問題が発生
することがない。
【００７２】次に、図６に示すように、ＬＰＣＶＤ法に
より、トレンチ１５内及びバッファ酸化膜１６Ａ上に、
不純物を含んだ導電性ポリシリコン膜１７を形成する。
また、ポリシリコン膜１７上にレジスト膜を塗布した
後、ＰＥＰにより、レジストパターン２６を形成する。
このレジストパターン２６をマスクにして、ＲＩＥによ
り、ポリシリコン膜１７をエッチバックする。
より、トレンチ１５内及びバッファ酸化膜１６Ａ上に、
不純物を含んだ導電性ポリシリコン膜１７を形成する。
また、ポリシリコン膜１７上にレジスト膜を塗布した
後、ＰＥＰにより、レジストパターン２６を形成する。
このレジストパターン２６をマスクにして、ＲＩＥによ
り、ポリシリコン膜１７をエッチバックする。
【００７３】その結果、図７に示すように、トレンチ１
５内には、導電性ポリシリコン膜１７からなるゲート電
極が形成され、バッファ酸化膜１６Ａ上には、ゲートパ
ッド１７Ｂ及びゲートパッド１７Ｂとトレンチ１５内の
ゲート電極を接続する配線１７Ａが形成される。この
後、図６のレジストパターン２６は、除去される。
５内には、導電性ポリシリコン膜１７からなるゲート電
極が形成され、バッファ酸化膜１６Ａ上には、ゲートパ
ッド１７Ｂ及びゲートパッド１７Ｂとトレンチ１５内の
ゲート電極を接続する配線１７Ａが形成される。この
後、図６のレジストパターン２６は、除去される。
【００７４】次に、図８に示すように、ＣＶＤ法によ
り、バッファ酸化膜１６Ａ上に、トレンチ１５内のポリ
シリコン膜（ゲート電極）１７及びバッファ酸化膜１６
Ａ上のポリシリコン膜（配線、パッド）１７Ａ，１７Ｂ
を完全に覆う層間絶縁膜（例えば、酸化シリコン）１８
を形成する。
り、バッファ酸化膜１６Ａ上に、トレンチ１５内のポリ
シリコン膜（ゲート電極）１７及びバッファ酸化膜１６
Ａ上のポリシリコン膜（配線、パッド）１７Ａ，１７Ｂ
を完全に覆う層間絶縁膜（例えば、酸化シリコン）１８
を形成する。
【００７５】また、層間絶縁膜１８上にレジスト膜を塗
布した後、ＰＥＰにより、レジストパターン２７を形成
する。
布した後、ＰＥＰにより、レジストパターン２７を形成
する。
【００７６】この後、まず、レジストパターン２７をマ
スクにして、ＣＤＥ（ Chemical Dry Etching ）などの
等方性エッチングにより層間絶縁膜１８をエッチングす
る。その結果、層間絶縁膜１８には、レジストパターン
２７の下部まで入り込み、側面が曲面を有するトレンチ
２８Ａが形成される（このようなエッチングを総称して
ラウンドエッチングと称する）。
スクにして、ＣＤＥ（ Chemical Dry Etching ）などの
等方性エッチングにより層間絶縁膜１８をエッチングす
る。その結果、層間絶縁膜１８には、レジストパターン
２７の下部まで入り込み、側面が曲面を有するトレンチ
２８Ａが形成される（このようなエッチングを総称して
ラウンドエッチングと称する）。
【００７７】続けて、レジストパターン２７をマスクに
して、ＲＩＥにより、層間絶縁膜１８及びバッファ酸化
膜１６Ａをエッチングする。その結果、層間絶縁膜１８
のトレンチ２８Ａの底部には、トレンチ２８Ｂが形成さ
れる。
して、ＲＩＥにより、層間絶縁膜１８及びバッファ酸化
膜１６Ａをエッチングする。その結果、層間絶縁膜１８
のトレンチ２８Ａの底部には、トレンチ２８Ｂが形成さ
れる。
【００７８】次に、図９に示すように、レジストパター
ン２７をマスクにして、イオン注入法により、ｎ− 型
エピタキシャル層１２内にｐ型不純物（例えば、ボロ
ン）を注入する。この時の注入条件は、例えば、イオン
の加速エネルギー７０ｋｅＶ、ドーズ量４．０×１０
１３ａｔｏｍｓ／ｃｍ２ 、注入角度（半導体基板の表
面の鉛直線に対する角度）０°に設定される。
ン２７をマスクにして、イオン注入法により、ｎ− 型
エピタキシャル層１２内にｐ型不純物（例えば、ボロ
ン）を注入する。この時の注入条件は、例えば、イオン
の加速エネルギー７０ｋｅＶ、ドーズ量４．０×１０
１３ａｔｏｍｓ／ｃｍ２ 、注入角度（半導体基板の表
面の鉛直線に対する角度）０°に設定される。
【００７９】この後、熱拡散を行うと、ｎ− 型エピタ
キシャル層１２内には、ｐ型不純物拡散層（ベース）１
３が形成される。
キシャル層１２内には、ｐ型不純物拡散層（ベース）１
３が形成される。
【００８０】ここで、ｐ型不純物拡散層１３を形成する
ためのイオン注入においては、予め、ｐ型不純物（例え
ば、ボロン）の通過経路にｎ＋ 型不純物拡散層１４が
存在しないように設定してあるため（図３のステップを
参照）、ｐ型不純物は、ｎ− 型エピタキシャル層１２内
の深い位置まで安定して注入される。
ためのイオン注入においては、予め、ｐ型不純物（例え
ば、ボロン）の通過経路にｎ＋ 型不純物拡散層１４が
存在しないように設定してあるため（図３のステップを
参照）、ｐ型不純物は、ｎ− 型エピタキシャル層１２内
の深い位置まで安定して注入される。
【００８１】また、本発明では、熱拡散により、ｐ型不
純物をトレンチ１５の側壁部まで拡散させて、チャネル
領域を形成している。つまり、ｐ型不純物拡散層１３の
底面は、平坦面ではなく、曲面となる。従って、図２３
に示すようなデバイス構造を実現することも可能であ
る。
純物をトレンチ１５の側壁部まで拡散させて、チャネル
領域を形成している。つまり、ｐ型不純物拡散層１３の
底面は、平坦面ではなく、曲面となる。従って、図２３
に示すようなデバイス構造を実現することも可能であ
る。
【００８２】また、本発明では、イオン注入の注入角度
（半導体基板１１の表面の鉛直線に対する角度）を０°
に設定している。その理由は、ｐ型不純物がｎ＋ 型不
純物拡散層１４に入り込み、ｎ＋ 型不純物拡散層１４
の不純物濃度を薄くすること、さらには、ｎ＋ 型不純
物拡散層１４の導電型を反転させることを防止するため
である。
（半導体基板１１の表面の鉛直線に対する角度）を０°
に設定している。その理由は、ｐ型不純物がｎ＋ 型不
純物拡散層１４に入り込み、ｎ＋ 型不純物拡散層１４
の不純物濃度を薄くすること、さらには、ｎ＋ 型不純
物拡散層１４の導電型を反転させることを防止するため
である。
【００８３】次に、図１０に示すように、レジストパタ
ーン２７をマスクにして、ＲＩＥにより、ｎ− 型エピ
タキシャル層１２をエッチングする。その結果、ｎ−
型エピタキシャル層１２内には、トレンチ２８が形成さ
れる。このエッチングは、例えば、トレンチ２８の底部
がｎ＋ 型不純物拡散層１４の底部よりも低い位置にく
るまで行われる。但し、トレンチ２８の底部は、ｎ−
型エピタキシャル層１２に達しないようにすることが必
要である。
ーン２７をマスクにして、ＲＩＥにより、ｎ− 型エピ
タキシャル層１２をエッチングする。その結果、ｎ−
型エピタキシャル層１２内には、トレンチ２８が形成さ
れる。このエッチングは、例えば、トレンチ２８の底部
がｎ＋ 型不純物拡散層１４の底部よりも低い位置にく
るまで行われる。但し、トレンチ２８の底部は、ｎ−
型エピタキシャル層１２に達しないようにすることが必
要である。
【００８４】また、この時、トレンチ２８の側壁には、
ｎ＋ 型不純物拡散層１４が露出する。
ｎ＋ 型不純物拡散層１４が露出する。
【００８５】ここで、本例では、ｐ型不純物拡散層１３
を形成した後に、トレンチ２８を形成しているが、例え
ば、トレンチ２８を形成した後に、ｐ型不純物拡散層１
３を形成するようにしてもよい。
を形成した後に、トレンチ２８を形成しているが、例え
ば、トレンチ２８を形成した後に、ｐ型不純物拡散層１
３を形成するようにしてもよい。
【００８６】次に、図１０に示すように、レジストパタ
ーン２７をマスクにして、イオン注入法により、ｎ−
型エピタキシャル層１２内のｐ型不純物拡散層１３内
に、ｐ型不純物（例えば、ＢＦ２ ）を注入する。この
時の注入条件は、例えば、イオンの加速エネルギー３５
ｋｅＶ、ドーズ量１．０×１０１５ａｔｏｍｓ／ｃ
ｍ２ 、注入角度０°に設定される。
ーン２７をマスクにして、イオン注入法により、ｎ−
型エピタキシャル層１２内のｐ型不純物拡散層１３内
に、ｐ型不純物（例えば、ＢＦ２ ）を注入する。この
時の注入条件は、例えば、イオンの加速エネルギー３５
ｋｅＶ、ドーズ量１．０×１０１５ａｔｏｍｓ／ｃ
ｍ２ 、注入角度０°に設定される。
【００８７】ここで、イオン注入の注入角度を０°に設
定する理由は、上述したように、トレンチ２８の側面に
露出するｎ＋ 型不純物拡散層１４の不純物濃度が薄く
なること、さらには、導電型が反転することを防止する
ためである。
定する理由は、上述したように、トレンチ２８の側面に
露出するｎ＋ 型不純物拡散層１４の不純物濃度が薄く
なること、さらには、導電型が反転することを防止する
ためである。
【００８８】この後、熱拡散を行うと、ｐ型不純物拡散
層１３内には、ｐ＋ 型コンタクト層２９が形成され
る。なお、この後、レジストパターン２７は、除去され
る。
層１３内には、ｐ＋ 型コンタクト層２９が形成され
る。なお、この後、レジストパターン２７は、除去され
る。
【００８９】次に、図１１に示すように、ＬＰＣＶＤ法
により、層間絶縁膜１８上に、トレンチ２８，２８Ａ，
２８Ｂを完全に埋め込む金属膜（例えば、アルミニウ
ム）１９を形成する。そして、この金属膜１９をパター
ニングし、縦型ＭＯＳＦＥＴのソース電極を形成する。
また、層間絶縁膜１８の一部を除去し、ゲートパッド１
７Ｂを露出させる。なお、縦型ＭＯＳＦＥＴのドレイン
電極は、半導体基板１１の裏面に形成される。
により、層間絶縁膜１８上に、トレンチ２８，２８Ａ，
２８Ｂを完全に埋め込む金属膜（例えば、アルミニウ
ム）１９を形成する。そして、この金属膜１９をパター
ニングし、縦型ＭＯＳＦＥＴのソース電極を形成する。
また、層間絶縁膜１８の一部を除去し、ゲートパッド１
７Ｂを露出させる。なお、縦型ＭＯＳＦＥＴのドレイン
電極は、半導体基板１１の裏面に形成される。
【００９０】以上のステップにより、トレンチゲート型
ＭＯＳＦＥＴが完成する。
ＭＯＳＦＥＴが完成する。
【００９１】なお、本発明の製造方法と従来の製造方法
の違いが一見して分かるように、両製造方法を比較した
工程図を、図２２に示しておく。
の違いが一見して分かるように、両製造方法を比較した
工程図を、図２２に示しておく。
【００９２】上述したような本発明のトレンチゲート型
ＭＯＳＦＥＴ（Ｕ−ＭＯＳ）の製造方法によれば、トレ
ンチゲートを形成した後に、ｐ型不純物拡散層（ベース
層）が形成される。このため、犠牲酸化ステップ及びゲ
ート酸化ステップにより、トレンチ側壁からｐ型不純物
拡散層内の不純物（キャリア）が放出されるという問題
が生じることはない。
ＭＯＳＦＥＴ（Ｕ−ＭＯＳ）の製造方法によれば、トレ
ンチゲートを形成した後に、ｐ型不純物拡散層（ベース
層）が形成される。このため、犠牲酸化ステップ及びゲ
ート酸化ステップにより、トレンチ側壁からｐ型不純物
拡散層内の不純物（キャリア）が放出されるという問題
が生じることはない。
【００９３】また、トレンチゲート型ＭＯＳＦＥＴのチ
ャネル部のｐ型不純物の不純物濃度は、イオン注入のド
ーズ量及び熱拡散により所定の値に正確に設定され、極
端に、チャネル部のｐ型不純物の不純物濃度が低くなる
こともない。その結果、チャネルリークを十分に抑制で
き、高性能で、低消費電力の縦型ＭＯＳＦＥＴを提供す
ることができる。
ャネル部のｐ型不純物の不純物濃度は、イオン注入のド
ーズ量及び熱拡散により所定の値に正確に設定され、極
端に、チャネル部のｐ型不純物の不純物濃度が低くなる
こともない。その結果、チャネルリークを十分に抑制で
き、高性能で、低消費電力の縦型ＭＯＳＦＥＴを提供す
ることができる。
【００９４】また、本発明の製造方法によれば、ｐ型不
純物拡散層（ベース）１３を形成するためのイオン注入
時のマスクと、ｐ型不純物拡散層１３及びｎ＋ 型不純
物拡散層１４に対するコンタクトホール（トレンチ）２
８を形成するためのＲＩＥ時のマスクは、同一のマスク
（レジストパターン）２７となっている。
純物拡散層（ベース）１３を形成するためのイオン注入
時のマスクと、ｐ型不純物拡散層１３及びｎ＋ 型不純
物拡散層１４に対するコンタクトホール（トレンチ）２
８を形成するためのＲＩＥ時のマスクは、同一のマスク
（レジストパターン）２７となっている。
【００９５】従って、本発明の製造方法によれば、従来
の製造方法に比べて、１ＰＥＰ（図２２の従来の製造方
法のベース形成ステップのＰＥＰ）を削減できるため、
製造コストの低減に貢献できる。
の製造方法に比べて、１ＰＥＰ（図２２の従来の製造方
法のベース形成ステップのＰＥＰ）を削減できるため、
製造コストの低減に貢献できる。
【００９６】ところで、上述の実施の形態では、ｎチャ
ネル型ＭＯＳＦＥＴについて説明したが、全ての導電型
を反転させれば、ｐチャネル型ＭＯＳＦＥＴについて
も、本発明を適用できることは言うまでもない。
ネル型ＭＯＳＦＥＴについて説明したが、全ての導電型
を反転させれば、ｐチャネル型ＭＯＳＦＥＴについて
も、本発明を適用できることは言うまでもない。
【００９７】
【発明の効果】以上、説明したように、本発明のトレン
チゲート型ＭＯＳＦＥＴの製造方法によれば、トレンチ
ゲートのためのトレンチを形成した後に、ベース拡散層
を形成しているため、チャネルリークを抑制することが
でき、結果として、良好な特性を有する低消費電力のト
レンチゲート型ＭＯＳＦＥＴを提供できる。また、本発
明の製造方法によれば、ベース拡散層のためのイオン注
入ステップと、ソース及びベース拡散層に対するコンタ
クトホールを形成するためのＲＩＥステップとにおい
て、同一のマスクを使用できるため、１ＰＥＰ削減で
き、製造コストの低減に貢献できる。
チゲート型ＭＯＳＦＥＴの製造方法によれば、トレンチ
ゲートのためのトレンチを形成した後に、ベース拡散層
を形成しているため、チャネルリークを抑制することが
でき、結果として、良好な特性を有する低消費電力のト
レンチゲート型ＭＯＳＦＥＴを提供できる。また、本発
明の製造方法によれば、ベース拡散層のためのイオン注
入ステップと、ソース及びベース拡散層に対するコンタ
クトホールを形成するためのＲＩＥステップとにおい
て、同一のマスクを使用できるため、１ＰＥＰ削減で
き、製造コストの低減に貢献できる。
【図１】本発明の製造方法により製造される縦型ＭＯＳ
ＦＥＴの一例を示す断面図。
ＦＥＴの一例を示す断面図。
【図２】図１の縦型ＭＯＳＦＥＴの平面レイアウトを示
す図。
す図。
【図３】本発明の製造方法の一工程を示す断面図。
【図４】本発明の製造方法の一工程を示す断面図。
【図５】本発明の製造方法の一工程を示す断面図。
【図６】本発明の製造方法の一工程を示す断面図。
【図７】本発明の製造方法の一工程を示す断面図。
【図８】本発明の製造方法の一工程を示す断面図。
【図９】本発明の製造方法の一工程を示す断面図。
【図１０】本発明の製造方法の一工程を示す断面図。
【図１１】本発明の製造方法の一工程を示す断面図。
【図１２】従来の製造方法により製造される縦型ＭＯＳ
ＦＥＴを示す断面図。
ＦＥＴを示す断面図。
【図１３】従来の製造方法の一工程を示す断面図。
【図１４】従来の製造方法の一工程を示す断面図。
【図１５】従来の製造方法の一工程を示す断面図。
【図１６】従来の製造方法の一工程を示す断面図。
【図１７】従来の製造方法の一工程を示す断面図。
【図１８】従来の製造方法の一工程を示す断面図。
【図１９】従来の製造方法の一工程を示す断面図。
【図２０】従来の製造方法の一工程を示す断面図。
【図２１】従来の製造方法の一工程を示す断面図。
【図２２】本発明の製造方法と従来の製造方法を比較し
て示す図。
て示す図。
【図２３】本発明の製造方法により製造された縦型ＭＯ
ＳＦＥＴの他の例を示す断面図。
ＳＦＥＴの他の例を示す断面図。
１１ ：ｎ＋ 型半導体基
板、 １２ ：ｎ− 型エピタキシ
ャル層、 １３ ：ｐ型不純物拡散層、 １４ ：ｎ＋ 型不純物拡散
層、 １５，２８，２８Ａ，２８Ｂ ：トレンチ、 １６ ：ゲート酸化膜、 １６Ａ ：バッファ酸化膜、 １７，１７Ａ，１７Ｂ ：ポリシリコン膜、 １８ ：層間絶縁膜、 １９ ：金属膜、 ２０ ：半導体チップ、 ２１，２３，２４，２６，２７ ：レジストパターン、 ２５ ：マスク材、 ２９ ：ｐ＋ 型コンタクト
層。
板、 １２ ：ｎ− 型エピタキシ
ャル層、 １３ ：ｐ型不純物拡散層、 １４ ：ｎ＋ 型不純物拡散
層、 １５，２８，２８Ａ，２８Ｂ ：トレンチ、 １６ ：ゲート酸化膜、 １６Ａ ：バッファ酸化膜、 １７，１７Ａ，１７Ｂ ：ポリシリコン膜、 １８ ：層間絶縁膜、 １９ ：金属膜、 ２０ ：半導体チップ、 ２１，２３，２４，２６，２７ ：レジストパターン、 ２５ ：マスク材、 ２９ ：ｐ＋ 型コンタクト
層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川勝 優 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内
Claims (10)
- 【請求項１】 第１導電型の半導体層の表面領域に第１
導電型の第１不純物拡散層を形成する工程と、前記半導
体層内に前記第１不純物拡散層を突き抜ける第１トレン
チを形成する工程と、前記第１トレンチの内面上にゲー
ト酸化膜を形成する工程と、前記第１トレンチ内にゲー
ト電極を形成する工程と、前記第１トレンチの側面を含
む前記半導体層内に第２導電型の第２不純物拡散層を形
成する工程と、前記半導体層内に、少なくとも側面に前
記第１不純物拡散層が露出し、かつ、少なくとも底面に
前記第２不純物拡散層が露出する第２トレンチを形成す
る工程と、前記第２トレンチ内に導電膜を形成する工程
とを具備することを特徴とするトレンチゲート型ＭＯＳ
ＦＥＴの製造方法。 - 【請求項２】 第１導電型の半導体層の表面領域に第１
導電型の第１不純物拡散層を形成する工程と、前記半導
体層内に前記第１不純物拡散層を突き抜ける第１トレン
チを形成する工程と、前記第１トレンチの内面上にゲー
ト酸化膜を形成する工程と、前記第１トレンチ内にゲー
ト電極を形成する工程と、前記半導体層内に、少なくと
も側面に前記第１不純物拡散層が露出する第２トレンチ
を形成する工程と、前記第１トレンチの側面及び前記第
２トレンチの底面を含む前記半導体層内に第２導電型の
第２不純物拡散層を形成する工程と、前記第２トレンチ
内に導電膜を形成する工程とを具備することを特徴とす
るトレンチゲート型ＭＯＳＦＥＴの製造方法。 - 【請求項３】 前記第２不純物拡散層は、第２導電型の
不純物を前記半導体層内にイオン注入する工程により形
成され、前記不純物は、前記半導体層の表面に対して垂
直方向から前記半導体層内に注入されることを特徴とす
る請求項１又は２記載のトレンチゲート型ＭＯＳＦＥＴ
の製造方法。 - 【請求項４】 前記イオン注入時に使用するマスクと前
記第２トレンチを形成する際に使用するマスクは、同一
マスクであることを特徴とする請求項３記載のトレンチ
ゲート型ＭＯＳＦＥＴの製造方法。 - 【請求項５】 前記第１トレンチの内面上に前記ゲート
酸化膜を形成する前に、前記第１トレンチの形成時に生
じたダメージを回復させる犠牲酸化を行う工程を具備す
ることを特徴とする請求項１又は２記載のトレンチゲー
ト型ＭＯＳＦＥＴの製造方法。 - 【請求項６】 前記第２トレンチを形成する前に、前記
第１トレンチを覆う層間絶縁膜を形成する工程と、前記
層間絶縁膜に第３トレンチを形成する工程とを具備し、
前記第２トレンチは、前記第３トレンチの底部に形成さ
れることを特徴とする請求項１又は２記載のトレンチゲ
ート型ＭＯＳＦＥＴの製造方法。 - 【請求項７】 前記導電膜を前記第２トレンチ内に形成
する前に、前記第２不純物拡散層内に第２導電型の不純
物をイオン注入し、前記第２トレンチの底部に第２導電
型のコンタクト層を形成する工程を具備することを特徴
とする請求項１又は２記載のトレンチゲート型ＭＯＳＦ
ＥＴの製造方法。 - 【請求項８】 前記不純物は、前記半導体層の表面に対
して垂直方向から前記第２不純物拡散層内に注入される
ことを特徴とする請求項７記載のトレンチゲート型ＭＯ
ＳＦＥＴの製造方法。 - 【請求項９】 第１導電型の半導体層の表面領域に設け
られる第１導電型の第１不純物拡散層と、前記半導体層
内に前記第１不純物拡散層を突き抜けるように設けられ
る第１トレンチと、前記第１トレンチの内面上に設けら
れるゲート酸化膜と、前記第１トレンチ内に設けられる
ゲート電極と、前記第１トレンチの側面を含む前記半導
体層内に設けられる第２導電型の第２不純物拡散層と、
前記半導体層内に設けられ、少なくとも側面に前記第１
不純物拡散層が露出し、かつ、少なくとも底面に前記第
２不純物拡散層が露出する第２トレンチと、前記第２ト
レンチ内に設けられる導電膜とを具備し、前記第２不純
物拡散層の底面は、曲面を有していることを特徴とする
トレンチゲート型ＭＯＳＦＥＴ。 - 【請求項１０】 前記第２不純物拡散層の底面の最下点
は、前記第１トレンチの底面よりも低い位置に存在する
ことを特徴とする請求項９記載のトレンチゲート型ＭＯ
ＳＦＥＴ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000195174A JP2002016080A (ja) | 2000-06-28 | 2000-06-28 | トレンチゲート型ｍｏｓｆｅｔの製造方法 |
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|---|---|---|---|
| JP2000195174A JP2002016080A (ja) | 2000-06-28 | 2000-06-28 | トレンチゲート型ｍｏｓｆｅｔの製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002016080A true JP2002016080A (ja) | 2002-01-18 |
Family
ID=18693876
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|---|---|---|---|
| JP2000195174A Pending JP2002016080A (ja) | 2000-06-28 | 2000-06-28 | トレンチゲート型ｍｏｓｆｅｔの製造方法 |
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| Country | Link |
|---|---|
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| US9431530B2 (en) | 2009-10-20 | 2016-08-30 | Vishay-Siliconix | Super-high density trench MOSFET |
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-
2000
- 2000-06-28 JP JP2000195174A patent/JP2002016080A/ja active Pending
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