KR950024326A - 트렌치 구조를 갖는 반도체 장치 및 그 제조방법 - Google Patents

트렌치 구조를 갖는 반도체 장치 및 그 제조방법 Download PDF

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KR950024326A
KR950024326A KR1019950000867A KR19950000867A KR950024326A KR 950024326 A KR950024326 A KR 950024326A KR 1019950000867 A KR1019950000867 A KR 1019950000867A KR 19950000867 A KR19950000867 A KR 19950000867A KR 950024326 A KR950024326 A KR 950024326A
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히데노리 니시하라
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

트렌치(13)은 P+형 단결정 실리콘 기판(1)의 주표면상에 형성되어 있다.
트렌치(13)의 내부 표면으로부터 P+형 단결정 실리콘 기판(1)의 주표면상까지 연재하는 실리콘 산화막(7)이 형성되어 있다.
실리콘 산화막(7)에 있는 트렌치 측벽의 상단각부(上端角都)상에 위치한 코너부(7a)의 두께는 트렌치(13)의 측벽상에 위치한 실리콘 산화막의 두께보다 크게 되어 있다.
트렌치(l3)의 내부에서부터 P+형 단결정 실리콘 기판(1)까지 연재하는 n형 다결정 실리콘층(8)은 실리콘 산화막(7)상에 형성되어 있다.
따라서, 트렌치 측벽의 상단각부(上端角部)상에 위치한 절연층을 위한 절연내압이 향상된 트렌치 구조를 갖는 반도체 장치가 얻어진다.

Description

트렌치 구조를 갖는 반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 IGBT를 나타낸 평면도.
제13도는 본 발명의 제2실시에에 따른 IGBT를 나타낸 평면도.
제18도와 제19도는 본 발명의 제3실시예에 따른 IGBT의 제조공정의 일예에 있어서 제1공정과 제7공정을 나타낸 평면도.

Claims (25)

  1. 주 기판을 갖는 반도체 기판(1)과, 상기 반도체 기판(1)의 주표면에 형성된 트렌치(13)와, 상기 트렌치(13)의 내부표면으로부터 상기 반도체 기판(1)의 주표면상까지 연재되도록 형성된 절연층(7) 및 상기 절연층(7)상에 형성되고, 상기 트렌치(13)의 내부로부터 상기 반도체 기판(7)의 주표면상까지 연재하는 도전층(8)을 포함하고, 상기 도전층(8)으로 덮여진 상기 트렌치(13) 요벽의 상단각부(上端角部)상에 위치한 상기 절연층의 두께가 상기 상단각부(上端角部)를 배제한 상기 트렌치(13)의 측벽상에 위치한 상기 절연층(7)의 두께보다 큰 트렌치 구조를 갖는 반도체 장치.
  2. 제1항에 있어서, 상기 트렌치(13) 주벽의 상단각부(上端角部)가 둥글게 된 트렌치 구조를 갖는 반도체 장치.
  3. 제1항에 있어서, 상기 트렌치(13)의 주벽의 상단각부(上端角部)가 오목하게된 트렌치 구조를 갖는 반도체 장치.
  4. 제3항에 있어서, 상기 트렌치(13)측벽의 상단각부(上端角部) 리세스(recess)를 규정하는 돌출부의 선단(先端)이 둥글게 되어진 트렌치 구조를 갖는 반도체 장치.
  5. 제1항에 있어서, 상기 트렌치(13) 측벽의 상단각부(上端角部)상에 위치한 상기 절연층(7)의 두께가 상기 상단각부(上端角部)를 배제한 상기 트렌체(13) 측벽상에 위치한 상기 절연층(7)의 두께의 2배 이상인 트렌치 구조를 갖는 반도체 장치.
  6. 제1항에 있어서, 상기 트렌치 구조를 갖는 반도체 장치에는, 상기 도전층(8)을 게이트 전극으로, 상기 절연층(7)을 게이트 절연층으로 사용하고, 상기 트렌치(13)의 벽면을 따라 형성된 채널을 갖는 MOS 트랜지스터가 형성된 트렌치 구조를 갖는 반도체 장치.
  7. 제1항에 있어서, 상기 반도체 기판(1)의 주표면상에는 제2도전형의 제1반도체층(2), 상기 제1반도체층상에 형성된 제2도전형의 제2반도체층(5) 및 상기 제2반도체층상에 형성된 제1도전형의 제3반도체층(6)이 형성되고, 상기 트렌치(13)은 상기 제3 및 제2반도체층(6, 5)을 통하여 상기 제3반도체층(3)에 이르고, 상기 트렌치(13)의 측벽상에는 상기 반도체층(8)을 게이트 전극으로, 상기 절연층(7)을 게이트 절연층으로, 제1 및 제3반도체층(3, 6)을 소오스/드레인 영역으로, 상기 제2반도체층(5)을 채널 생성영역으로 사용하는 MOS 트랜지스터가 형성된 트렌치 구조를 갖는 반도체 장치.
  8. 제7항에 있어서, 상기 제1반도체층 및에 제2도전형의 제4반도체층(1)이 형성되고, 상기 제1반도체층(3)은 에미터 영역으로 기능하고, 상기 제4반도체층(1)은 콜렉터 역역으로 기능하는 트렌치 구조를 갖는 반도체 장치.
  9. 제1항에 있어서, 상기 절연층(7)은 상기 트렌치(13) 측벽의 상단각부(上端角部)를 향하여 그 두께가 증가된 형태를 갖는 트렌치 구조를 갖는 반도체 장치.
  10. 제l항에 있어서, 상기 반도체 기판(1)의 주표면에 상기 트렌치(13) 측벽의 상단각부(上端角部)의 소정영역을 감싸기 위하여 불순물 주입영역(21)이 형성된 트렌치 구조를 갖는 반도체 장치.
  11. 제10항에 있어서, 상기 불순물 주입영역(21)은 상기 트렌치(13)의 측벽의 상단각부(上端角部)를 배제한 상기 반도체 기판의 주표면에 제1단부영역(50a) 및 상기 트렌치(13)의 측벽의 상단각부(上端角部)를 배제한 상기 트렌치(13)의 측벽의 표면에 제2단부영역(50b)을 갖고, 상기 절연층(7)은 상기 제1 및 제2단부영역(50a, 50b)상에 위치한 부분으로부터 상기 트렌치(13)의 측벽상의 상단각부(上端角部L)(25)를 향하여 그 두께가 증가된 형태를 갖는 트렌치 구조를 갖는 반도체 장치.
  12. 제10항에 있어서, 상기 절연층(7)은 상기 반도체 기판(1)의 주표면 전면에 열산화처리를 하여 형성되고, 상기 불순물 주입영역(21)의 표면상에는 증식산화에 의하여 상기 절연층(7)이 형성된 트렌치 구조를 갖는 반도체 장치.
  13. 제1항에 있어서, 상기 트렌치(13) 측벽의 상단각부(上端角部)를 배제한 상기 트렌치(13)의 측벽 상에 위치한 상기 절연층(7)은 게이트 절연층으로 기능하기에 충분한 크기의 제1두께를 갖고, 상기 트렌지(13)의 측벽의 상단각부(上端角部)상에 위치한 상기절연용(7)은 상기 도전층(8)과 상기 반도체 기판(1)간의 절연내압이 향상될 수 있도록 상기 제l두께보다 큰 제2두께를 갖는 트렌치 구조를 갖는 반도체 장치.
  14. 제10항에 있어서, 상기 불순물 주입영역(21)으로 도입된 불순물이 As, P, B, BF2, 상기 반도체 기판 재료의 이온 및 상기 반도체 기판의 재료에 대한 불활성 물질의 이온으로 구성된 그룹으로부터 선택된원 최소한 1종류 이상의 물질로 형성된 트렌치 구조를 갖는 반도체 장치.
  15. 제1항에 있어서, 상기 절연층(7)이 실리콘 산화막으로 형성되고, 상기 도전층(8)은 다결정 실리콘츠으로 형성된 트렌치 구조를 갖는 반도체 장치.
  16. 반도체 기판(1)의 주표면의 소정영역으로 불순물을 주입하므로서 불순물 주입영역(21)을 형성하는 공정과, 상기 반도체 기판(1)의 주표면상의 상기 불순물 영역(21)을 부분적으로 중첩하기 위하여 소정의 형태로 패턴화된 마스크층(19)를 형성하는 공정과, 상기 마스크옹(19)를 마스크로 이용하여 상기 반도체 기판(1)의 주표면에 이방성 에칭 처리를 실시하므로서 상기 불순물 주입영역(21)의 일부를 관통하는 트렌치(13)를 형성하는 공정과, 상기 마스크용(19)을 제거하는 공정과, 상기 반도체 기판(1)의 주표면 전면을 연산화하여 산화막(7)을 형성하는 공정 및 상기 산화막(7)상에 상기 트렌치내로부터 상기 반도체 기판의 주표면상까지 연재하는 도전층(8)을 형성하는 공정을 포함하는 트렌치 구조를 갖는 반도체 장치의 제조방법.
  17. 제16항에 있어서, 상기 불순물이 As, P, B, BF2, 상기 반도체 기판 재료의 이온 및 상기 반도체 기판의 재료에 대한 불활성 물질의 이온으로 구성된 그룹으로 부터 선택된 최소한 1종류이상의 물질로 형성된 트렌치 구조를 갖는 반도체 장치의 제조방법.
  18. 제16항에 있어서, 상기 마스크층(19)을 제거하는 상기 공정은 상기 마스크층(l9)를 제거한 후에 불활성 가스이온을 사용하여 상기 트렌치(13) 측벽의 상단각부(上端角部)에 이온 빔 에칭 처리를 함으로서 상기 트렌치(13)측벽의 상단각부(上端角部)를 둥글게 하는 공정을 포함하는 트렌치 구조를 갖는 반도체 장치.
  19. 제16항에 있어서, 상기 트렌치(13)를 형성하는 상기 공정은 상기 트렌치(13)의 형성을 위한 이방성 에칭 처리를 하기 전에, 상기 마스크층(19)를 마스크로 이용하여, 상기 반도체 기판(1)의 주표면에 등방성 에칭처리를 함으로서 상기 불순물 주입영역내에 저면(底面)이 일부를 갖는 리세스(recess)를 형성하는 공정을 포함하는 트렌치 구조를 갖는 반도체 장치의 제조방법.
  20. 제19항에 있어서, 상기 마스크층(19)를 제거하는 상기 공정은 상기 마스크층(19)를 제거한 후에 불활성 가스이온을 사용하여 상기 트렌치(13) 측벽의 상단각부(上端角部)에 이온 빔 에칭 처리를 하는 공정을 포함하는 트렌치 구조를 갖는 반도체 장치의 제조방법.
  21. 제16항에 있어서, 상기 마스크층을 형성하는 공정은, 상기 반도체 기판(1)의 주표면상에 제1산화막(35)을 형성하는 공정과, 상기 제1산화막(35)상에 질화막(36)을 형성하는 공정과, 상기 질화막(36)상에 제2산화막(37)을 형성하는 공정과, 상기 제1산화막(35), 상기 질화막(36) 및 상기 제2산화막(37)을 소정 형태로 패턴화 함으로서 상기 반도체 기판(1)의 주표면을 선택적으로 노출시키고, 상기 불순물 주입영역(21f)의 단부영역을 부분적으로 중첩하는 상기 마스크층을 형성하는 공정 및 상기 마스크층을 마스크로 이용하여 상기 반도체 기판(1)의 주표면에 선택적으로 산화 처리를 실시하므로서 상기 마스크층 밑에 연재하고 상기 불순물 주입영역내에 저면(底面)의 일부를 갖는 제3산화막(38)을 형성하는 공정을 포함하고, 상기 트렌치(13)형성전에 상기 마스크층 및 상기 제3산화막(38)에 이방성 에칭 처리를 함으로서 상기 반도체 기판(1)의 주표면을 선택적으로 노출시키는 공정과, 상기 트렌치(13) 형성후에 상기 마스크층 밑에 잔재하는 상기 마스크층 및 상기 제3산화막(38)을 제거하는 공정을 포함하는 트렌치 구조를 갖는 반도체 장치 제조방법.
  22. 제21항에 있어서, 상기 마스크층을 제거하는 상기 공정은 상기 마스크층을 제거한후애 상기 트렌치(13) 측벽의 상단각부(上端角部)에 불활성 가스이온을 이용하여 이온 빔 에칭 처리를 함으로서 상기 트렌치 측벽의 상단각부(上端角部)를 둥글게 하는 공정을 포함하는 트렌치 구조를 갖는 반도체 장치의 제조방법.
  23. 제16항에 있어서, 상기 반도체 기판(1)에는 제1도전성 불순물이 도입되고, 상기 반도체 기판(1)의 주표면의 제1영역에는 상기 불순물 주입영역(21)이 형성되고, 상기 반도체 기판(1)의 주표면의 제2영역에는 제2도전형 불순물영역(6)이 형성되고 상기 불순물 주입영역(21)으로 도입된 불순물은 제2도전형 불순물이고, 상기 불순물 주입영역(21)을 형성하는 상기 공정은 상기 반도체 기판(1)의 주표면상에 상기 제1 및 제2영역을 노출시키는 마스크층(20)을 형성하는 공정 및 상기 마스크층(20)을 마스크로 이용하여 상기 반도체 기판(1)의 주표면으로 제2도전형 불순물을 도입하므로서 상기 불순물 주입영역(21) 및 상기 불순물영역(6)을 동시에 형성하는 공정을 포함하는 트렌치 구조를 갖는 반도체 장치의 제조방법.
  24. 반도체 기판(1)의 주표면상에 상기 반도체 기판(1)의 주표면의 소정영역을 노출시키는 마스크층(19)을 형성하는 공정과, 상기 마스크층(19)을 마스크로 이용하여 상기 반도체 기판(1)의 주표면의 소정영역으로 불순물을 주입하는 공정과, 상기 불순물애 확산처리를 시행함으로서 상기 반도체 기판(1)의 주표면에 상기 마스크층(19) 밑까지 연재하는 불순물영역(21c)를 형성하는 공정과, 상기 마스크층(19)을 마스크로 이용하여 이방성 에칭 처리를 함으로서 상기 반도체 기판(1)의 주표면에 상기 불순물 영역(21c)의 일부를 관통하는 트렌치(13)를 형성하는 공정과, 상기 마스크층(19)을 제거하는 공정과, 상기 반도체 기판(1)의 주표면 전면을 열산화 함으로서 상기 반도체 기판(1)의 주표면 전면상에 상기 산화막(7)을 형성하는 공정 및 상기 산화막(7)상에 상기 트렌치(13)내로부터 상기 반도체 기판(1)의 주표면상까지 연재하는 도전층(8)을 형성하는 공정을 포함하는 트렌치 구조를 갖는 반도체 장치의 제조방법.
  25. 제24항에 있어서, 상기 반도체 기판(1)에는 제1도전형 불순물이 도입되고, 상기 불순물 영역(21c)는 상기 반도체 기판(1)의 주표면의 제1영역에 형성되고, 상기 반도체 기판(1)의 주표면의 제2영역에는 제2도전형의 제2불순물영역(6)이 형성되고, 상기 마스크층(19)을 형성하는 공정은 상기 제1 및 제2영역을 노출시키기 위하여 상기 반도체 기판(1)의 주표면상에 상기 마스크층(19)을 형성하는 공정을 포함하고, 상기 불순물을 주입하는 상기 공정은 상기 마스크층(19)을 마스크로 이용하여 상기 제1 및 제2영역에 제2도전형 불순물을 주입하는 공정을 포함하고, 상기 불순물 영역(21c)을 형성하는 상기 공정은 상기 제2도전형의 불순물에 확산처리를 시행하므로서 상기 불순물영역(21c)을 형성할 때에 상기 제2불순물영역(6)을 동시에 형성하는 공정을 포함하는 트렌치 구조를 갖는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950000867A 1994-01-20 1995-01-19 트렌치 구조를 갖는 반도체 장치 및 그 제조방법 KR950024326A (ko)

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