JPS5827667B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、ＶＭＩ Ｓ（Ｖ−ｇｒｏｏｕｅ Ｍｅｔａｌ
Ｉｎｓｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）
ダイナミックＲＡＭ （Ｒｏｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）として好適な半導体装置の改良に関す
る。

従来、大容量・高速ＲＡＭを実現する半導体装置の一つ
として第１図に見られるＶＭＩＳ型１トランジスタ／セ
ル形式のメモリ・セルが知られている。

図に於いて、１はｐ＋＋半導体基板、２はｎ＋＋ソース
接合電荷蓄積キャパシタ領域、３はエピタキシャル成長
ｐ型半導体層、４はエピタキシャル成長π型半導体層、
５はｐ＋＋チャネル・カット領域、６は二酸化シリコン
のフィールド用絶縁膜、７はｎ＋型トドレイン領域ビッ
ト線）、８は二酸化シリコンのゲート絶縁膜、９はゲー
ト電極（ワード線）をそれぞれ示す。

尚、キャパシタ領域２はその周囲に形成されるｐ’ｎ接
合容量に電荷を蓄積するものである。

また、ｐ型半導体層３はπ型半導体層４を成長中に基板
１からｐ型不純物、例えば硼素が這い上って形成される
ものである。

ところで図示のＶＭＩＳメモリ・セルでは、通常、１個
のキャパシタ領域２に対して１個のＶ溝が対応している
。

従って、その製造時には、キャパシタ領域２と■溝形成
部分との位置合せに充分な注意を払う必要があり、また
、その位置合せ余裕を大きく採っておかないと全てのメ
モリ・セルを良品であるようにすることはできない。

第２図は他の従来例を説明する図であり、ａは要部平面
図、ｂはａの線Ａ−Ａ’に於ける断側面図を示し、第１
図に関して説明した部分と同部分を同記号で指示してあ
り、また、簡略化しである。

本従来例が第１図従来例と相違する点は、１本の■溝１
０の両側にキャパシタ領域２Ａ１，２Ａ２・・・及び２
Ｂ１，２Ｂ２・・・が形成されていることである。

即ち、列状に形成されたキャパシタ領域を１本の長い■
溝で分断した構成になっている。

本従来例の半導体装置を製造するには以下のような工程
が通常採用され、次に、第３図ａ−ｄを参照しつつ製造
工程の１例を説明する。

（ａ） 参照 （１）面指数が（１００）であるｐ＋＋シリコン半導体
基板１１に対し適当なマスクを形成して例えば砒素の如
く拡散速度が遅い０型不純物を導入して訂型埋没層１２
を形成する。

尚、基板１１に含まれるｐ型不純物は硼素の如く拡散速
度が速いものであること及び高濃度（例えば１０１７〔
ＣｒｆＬ−３〕以上）であることが必要である。

（２）適当なエピタキシャル成長法を適用してπ型（或
いはｐ−型）シリコン半導体層１４を成長させる。

この過程或いは後の熱処理工程に於いて、基板１１に含
まれるｐ型不純物が這上ってｐ型シリコン半導体層１３
が形成される。

尚、埋没層１２上には不純物拡散速度の差でｐ型不純物
がｎ型不純物を越えて拡散される。

（ｂ） 参照 （３）半導体層１４の表面に極く薄い二酸化シリコン膜
１４′を形成してから窒化シリコン膜１６を形成する。

尚、二酸化シリコン膜１４′を形成するのは窒化シリコ
ン膜１６が半導体層１４の表面を荒すのを防ぐためであ
る。

（４）通常のフォト・リングラフィ技術を適用し、フォ
ト・レジスト・マスク１８を利用して窒化シリコン膜１
６のパターニングを行なう。

（５）イオン注入法を適用し、例えば硼素イオンを選択
的に注入してｐ＋型チャネル・カット領域１５を形成す
る。

（ｃ） 参照 （６）フォト・レジスト・マスク１８を除去してから、
窒化シリコン膜１６をマスクとして選択的酸化法を適用
し、二酸化シリコンのフィールド用絶縁膜１７を形成す
る。

尚、図示の窒化シリコン膜１６は２度目のパターニング
を行なった状態を表わしているので小型になっている。

（７）通常のフォト・リソグラフィ技術を適用しフォト
・レジスト・マスク１８′を形成して窒化シリコン膜１
６のパターニングを行なってドレイン領域形成用窓１６
Ａを設ける。

（８）窒化シリコン膜１６をパターニングした際に用い
たフォト・レジスト・マスク１８′をそのまま残し、イ
オン注入法を適用して砒素イオンの注入を行ないｎ＋型
ドレイン領域１９を形成する。

勿論、これはビット線となる。（ｄ）参照 （９）フォト・レジスト・マスク１８′を除去してから
、窒化シリコン膜１６をマスクとして再び選択酸化を行
ない、ドレイン領域１９の表面に二酸化シリコンの絶縁
膜を形成する。

尚、この絶縁膜も記号１７で指示するものとする。

００）窒化シリコン膜１６及びその下の薄い二酸化シリ
コン膜１４′を除去する。

αυ 例えば水酸化カリウムを主成分とする異方性エツ
チング液を用いてシリコン・バルクのエツチングを行な
い■溝２０を形成する。

■溝２０はその先端がｎ＋型埋没層１２を分断する深さ
になるよう形成される。

従って、これに依りキャパシタ領域１２Ａ、１２Ｂが形
成される。

α望 この後、通常の技法に従って■溝２０内にゲート
絶縁膜２１を形成し、また、ワード線となるゲート電極
２２を形成して完成する。

この説明では平面で見た図が示されていないが、■溝２
０は第２図に関して説明したＶ溝１０同様に長いもので
あって、その形成に依り多数のメモリ・セルが形成され
る。

前記のようにすると１個の独立した埋没層を１本の■溝
で分断して２個のキャパシタ領域、従って２個のメモリ
・セルを形成するため、埋没層１２と■溝２０の相互配
置が正確になされていない場合には、分断された一方の
埋没層が小面積となり、これはメモリ・セルのキャパシ
タの容量値が所期の値より小さくなることを意味する。

この容量値は電荷保持時間、従ってリフレッシュ・サイ
クルに関連した記憶保持特性を決定することになるから
、その最小値は厳格に確保されねばならない。

それ故、上記従来例では埋没層の面積を■溝の配置位置
ずれを見越して太きくしておく必要があり、これが集積
密度を低下させる原因となっている。

特にＶ溝２０は、埋没層１２上にエピタキシャル層１４
が成長された後の段階で形成されるため、位置合せのた
めの明確な目標パターンがなく、大きな位置ずれを生じ
勝ちであるため、上記問題は一層深刻であった。

本発明は大面積の埋没層を複数の■溝で多数に分断して
キャパシタ領域を構成することに依り、位置合せ余裕を
あまり採らなくても済むようにして集積密度を向上し得
るようにするものである。

このようにすればキャパシタ領域の大きさは隣接するＶ
溝間隔によって規定されることになり、前記した相互位
置ずれによるキャパシタ領域面積のばらつきは生じない
。

但し、大面積の埋没層の端部で構成されるキャパシタ領
域のみは、上記従来例と同様の理由による面積のばらつ
きを生じ得るが、これは余裕をもって形成しておいても
素子全体の集積密度に与える影響は微々たるものである
。

以下本発明実施例につき詳細に説明する。

第４図は要部平面図、第５図は第４図の線Ａ −Ａ′に
於ける断面図、第６図は第４図の線Ｂ−Ｂ’に於ける断
面図である。

図に於いて、３１はｐ＋型半導体基板、３２はｎ＋型キ
ャパシタ領域、３３はπ型まれはｐ−型半導体層、３４
は二酸化シリコンのフィールド用絶縁膜、３５はｎ＋型
ドレイン領域（ビット線）、３６は二酸化シリコンのゲ
ート絶縁膜、３７はアイソレーション（チャネル・スト
ッパ）用ｐ＋型不純物領域、３８は多結晶シリコンのゲ
ート電極をそれぞれ示している。

尚、１点鎖線で囲み記号Ｍｃで指示した部分は１個分の
メモリ・セルを表わしており、また図示しないが、ｎ＋
型キャパシタ領域３２上には従来と全く同様の這上りに
依るｐ型層が形成されている。

本実施例では、キャパシタ領域３２は当初は線Ａ−Ａ’
と平行な帯状に形成されたものであり、それと複数のＶ
溝で分断することに依り図示の構造とするものであり、
また、ビット線となるドレイン領域３５も不純物を導入
した時点では全域に存在するが、同じく■溝を形成する
ことにより分割されてビット線として好適なパターンに
なる。

ｐ＋型不純物領域３７はＶ溝内に於ける各メモリ・セル
の分離を完全なものとする為、ワード線となる多結晶シ
リコンのゲート電極３８をマスクとして例えば硼素イオ
ンを注入するなどして形成するものである。

更にまた、記号Ｍｃと指示しであるところから明らかな
ように１個のメモリ・セルは隣接する二つのＶ溝の片側
壁面に形成された２個のＭＩＳ−ＦＥＴが１個のキャパ
シタ領域を共有したような構造からなっている。

従って、これを等価回路的に表わすと第７図に見られる
通りであり、図のＱｉ 、Ｑ２は２個のＭＩＳ−ＦＥＴ
を示し、その他の記号は第４図乃至第６図に関して説明
した部分と同部分を示している。

次に第８図ａ−ｇを参照しつつ第４図乃至第６図に示し
た実施例を製造する場合について説明する。

（ａ） 参照 （１）面指数（１００）、不純物濃度１０１７〜１０１
８（Ｃｒ１−３）程度のｐ＋型シリコン半導体基板３１
に二酸化シリコンのマスク３１Ｍを形成する。

このマスク３１Ｍはキャパシタ領域となるｎ＋型埋込み
層を形成する為の開口を有している。

（２）例えばイオン注入法を適用して砒素イオンの注入
を行ない、ｎ＋型埋没層を形成する。

（ｂ） 参照 （３）マスク３１Ｍを除去してからπ型（或いはｐ−型
）シリコン半導体層３３をエピタキシャル成長させる。

この成長では不純物を全く添加しないか、或いは極く微
量の硼素を導入する。

尚、図示しないが実際には、基板３１と半導体層３３と
の間にはｐ型シリコン半導体層が介在することになる。

その理由は第３図に関して説明した通りである。

（ｃ） 参照 （４）再び二酸化シリコンのマスク３１Ｍ′を形成し、
メモリ領域全体に砒素或いは燐を導入してｎ＋型不純物
領域を形成する。

（ａ） 参照 （５）半導体層３３の表面に二酸化シリコン膜３９を例
えば厚さ５００〔人〕程度成長させてから例えば化学気
相成長法を適用して窒化シリコン膜４０を形成する。

（６）フォト・リングラフィ技術を適用し、窒化シリコ
ン膜４０のパターニングを行ない、■溝形成部分以外の
部分上にあるものは除去する。

（ｅ） 参照 （７）窒化シリコン膜４０をマスクにして選択的酸化を
行なって０．５〜１．０〔μｍ〕程度のフィールド用絶
縁膜３４を形成する。

（８）窒化シリコン膜４０を除去してからその下に在っ
た二酸化シリコン膜３９を除去する。

この際、絶縁膜３４の表面もエツチングされるが厚いの
で問題は生じない。

この工程に依り■溝を形成すべきシリコン半導体層表面
が露出される。

（ｆ） 参照 （９）絶縁膜３４をマスクにしてシリコン・バルクのエ
ツチングを行なって■溝４０′を形成する。

この除用いるエツチング液は勿論異方性のものを用いる
。

これに依りｎ＋型埋没層及びｎ＋型不純物領域が分断さ
れ、キャパシタ領域３２及びドレイン領域３５が完成さ
れる。

（ｇ） 参照 （１０１１ｖ溝４０内にゲート絶縁膜３６を形成する。

αυ 例えば化学気相成長法を適用して多結晶シリコン
膜を形成する。

Ｃｌ２１ 通常のフォト・リソグラフィ技術にてフォ
トレジスト・マスク４１を形成し、多結晶シリコン膜の
パターニングを行ない、ゲート電極３８（ワード線）を
形成する。

（１３１フォト・レジスト・マスク４１をそのまま残し
、イオン注入法を適用して■溝４０の壁面に例えば硼素
イオンを注入しｐ＋型不純物領域３７（第５図参照）を
形成する。

（１４）この後、通常の技法を適用して配線などを形成
し、完成する。

この実施例に依れば■溝形成の位置合せが更に容易とな
り、また、位置合せ余裕も少なくて済むことは明らかで
ある。

以上の説明で判るように、本発明によれば、−導電型の
半導体基板に埋没された半導体領域、即ち、キャパシタ
領域に依って形成される接合容量に電荷を出入させ、情
報の読出し及び書込みを行なう■ＭＩＳトランジスタを
有する半導体装置に於いて、前記キャパシタ領域は大面
積のものを複数のＶ溝で分断することに依り形成される
ようになっているので、■溝形成時の位置合せは容易で
あり、また、その為の余裕は少なくて済むものである。

そして、それ等の効果はドレイン領域の形成をキャパシ
タ領域の形成と同様に■溝に依る分断で行なうようにす
れば一層向上される。

【図面の簡単な説明】

第１図は従来例の要部側断面図、第２図ａ、ｂは他の従
来例の要部平面図及びその線Ａ−Ａ’に於ける側断面図
、第３図ａ ＝ ｄは第２図従来例を製造する場合の工
程説明図、第４図は本発明一実施例の要部平面図、第５
図及び第６図は第４図の線Ａ−Ａ’及びＢ−Ｂ’に於け
る側断面図、第７図は等価回路図、第８図は第４図乃至
第６図に示した実施例を製造する場合の工程説明図であ
る。 図に於いて、１は基板、２Ａ１，２Ａ２・・・及び２Ｂ
１，２Ｂ２・・・はキャパシタ領域、３，４は半導体層
、６は絶縁膜、Ｉはドレイン領域、８はゲート絶縁膜、
９はゲート電極、１０は■溝である。

Claims (1)

【特許請求の範囲】
1. １ 半導体バルクに形成された■溝にゲートが形成され
   且つ■溝先端近傍に埋込み形成されたキャパシタ領域に
   依って生成される接合容量に電荷を出入させて情報のア
   クセスを行なうｖＭＩＳトランジスタを有する半導体装
   置に於いて、前記キャパシタ領域は大面積の埋没層を複
   数の■溝先端が貫通して分断形成されてなるものである
   ことを特徴とする半導体装置。