JPH03198377A - 浮遊ゲート型ｅｐｒｏｍ装置の製造方法 - Google Patents
浮遊ゲート型ｅｐｒｏｍ装置の製造方法Info
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- JPH03198377A JPH03198377A JP1339679A JP33967989A JPH03198377A JP H03198377 A JPH03198377 A JP H03198377A JP 1339679 A JP1339679 A JP 1339679A JP 33967989 A JP33967989 A JP 33967989A JP H03198377 A JPH03198377 A JP H03198377A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、浮遊ゲート型ＥＰＲＯＭ装置の製造方法に関
し、特に高集積化に適した浮遊ゲート型ＥＰＲＯＭ装置
のメモリセルの製造方法に関する。
し、特に高集積化に適した浮遊ゲート型ＥＰＲＯＭ装置
のメモリセルの製造方法に関する。
従来の浮遊ゲート型ＥＰＲＯＭ装置は、第３図（ｅ）に
示すような構造を採っており、その製造方法は、まず、
第３図（ａ）に示すようにＰ型Ｓｉ基板１上に、素子領
域部をフォトレジスト膜９で被覆した後、これをマスク
としてＰ型Ｓｔ基板１をエツチングすることによって深
さ約４．０μｍのトレンチ１５を形成する。その後、第
３図（ｂ）に示すように、トレンチ部にＣＶＤ法により
酸化シリコンなどの絶縁膜を堆積して埋込み、エッチバ
ックすることによって素子分離絶縁膜２を形成し、そし
て熱酸化法により第１ゲート絶縁膜５を形成する。次に
、第３図（ｃ）に示すように、リンをドープした浮遊ゲ
ート用の多結晶シリコン膜を凡そ０．２μｍの膜厚でＣ
ＶＤ法により堆積させ、リソグラフィー技術によって素
子領域上とオーバーラツプするようにパターニングする
。この方法によれば、必然的に素子領域に対する目合せ
精度分だけ、マージン（すなわちオーバーラツプ量に等
しい）を見込んで設計する必要がある。このようにして
浮遊ゲート（多結晶シリコン膜６′）を形成した後、熱
酸化法によって多結晶シリコ膜６′表面に第２ゲート絶
縁膜７を形成する０次に、第３図（ｄ）に示すように、
その上にリンをドープした多結晶シリコン膜をＣＶＤ法
により堆積し、パターニングすることによってワード線
８′を形成する。この後、第３図（ｅ）に示すように、
眉間絶縁膜１０及びＡ、ｉ２配線１１を形成する。
示すような構造を採っており、その製造方法は、まず、
第３図（ａ）に示すようにＰ型Ｓｉ基板１上に、素子領
域部をフォトレジスト膜９で被覆した後、これをマスク
としてＰ型Ｓｔ基板１をエツチングすることによって深
さ約４．０μｍのトレンチ１５を形成する。その後、第
３図（ｂ）に示すように、トレンチ部にＣＶＤ法により
酸化シリコンなどの絶縁膜を堆積して埋込み、エッチバ
ックすることによって素子分離絶縁膜２を形成し、そし
て熱酸化法により第１ゲート絶縁膜５を形成する。次に
、第３図（ｃ）に示すように、リンをドープした浮遊ゲ
ート用の多結晶シリコン膜を凡そ０．２μｍの膜厚でＣ
ＶＤ法により堆積させ、リソグラフィー技術によって素
子領域上とオーバーラツプするようにパターニングする
。この方法によれば、必然的に素子領域に対する目合せ
精度分だけ、マージン（すなわちオーバーラツプ量に等
しい）を見込んで設計する必要がある。このようにして
浮遊ゲート（多結晶シリコン膜６′）を形成した後、熱
酸化法によって多結晶シリコ膜６′表面に第２ゲート絶
縁膜７を形成する０次に、第３図（ｄ）に示すように、
その上にリンをドープした多結晶シリコン膜をＣＶＤ法
により堆積し、パターニングすることによってワード線
８′を形成する。この後、第３図（ｅ）に示すように、
眉間絶縁膜１０及びＡ、ｉ２配線１１を形成する。
以上説明したように、従来方法によると、必然的に素子
分離絶縁膜に対し浮遊ゲートをオーバーラツプさせた構
造となるが、このオーバーラツプ量が大きい程、浮遊ゲ
ート−制御ゲート（ワード線）間の絶縁膜容量が増加し
、読み出す際のオン電流が増えアクセススピードが増え
るという特色を有している。
分離絶縁膜に対し浮遊ゲートをオーバーラツプさせた構
造となるが、このオーバーラツプ量が大きい程、浮遊ゲ
ート−制御ゲート（ワード線）間の絶縁膜容量が増加し
、読み出す際のオン電流が増えアクセススピードが増え
るという特色を有している。
しかし、上述した浮遊ゲート型ＥＰＲＯＭ装置は、最近
のセル面積の縮小化に対応してこのオーバーラツプ量を
徐々に小さくしているが、従来の製造方法では、少くと
も目合せズレ程度のマージンを見込まなければならない
ので、セル面積の縮小化の障害となることは否定できな
い。
のセル面積の縮小化に対応してこのオーバーラツプ量を
徐々に小さくしているが、従来の製造方法では、少くと
も目合せズレ程度のマージンを見込まなければならない
ので、セル面積の縮小化の障害となることは否定できな
い。
本発明の浮遊ゲート型ＥＰＲＯＭ装置の製造方法は、半
導体基板主面上に全面に絶縁膜を形成したのち素子領域
となる所定部分の前記絶縁膜を除去して半導体面を露出
させ、その露出面上に選択エピタキシャル成長法によっ
てエピタキシャル膜を前記絶縁膜の高さよりも低い位置
まで成長させる工程と、前記エピタキシャル膜表面に第
１ゲート絶縁膜を形成したのちＣＶＤ法により前記エピ
タキシャル膜上の溝部を埋め尽くす程度にリンドープさ
れた多結晶シリコン膜を成長させ、エッチバック法によ
り、前記溝部にのみ前記リンドープされた多結晶シリコ
ン膜を残して浮遊ゲート用の多結晶シリコン膜を形成す
る工程と、前記浮遊ゲート用の多結晶シリコン膜上に第
２ゲート絶縁膜を形成した後、ワード線用の多結晶シリ
コン膜をＣＶＤ法によって堆積したのちパターニングし
てワード線を形成し、該ワード線をマスクとして前記浮
遊ゲート用の多結晶シリコ膜をエツチングして浮遊ゲー
トを形成する工程とを有するというものである。
導体基板主面上に全面に絶縁膜を形成したのち素子領域
となる所定部分の前記絶縁膜を除去して半導体面を露出
させ、その露出面上に選択エピタキシャル成長法によっ
てエピタキシャル膜を前記絶縁膜の高さよりも低い位置
まで成長させる工程と、前記エピタキシャル膜表面に第
１ゲート絶縁膜を形成したのちＣＶＤ法により前記エピ
タキシャル膜上の溝部を埋め尽くす程度にリンドープさ
れた多結晶シリコン膜を成長させ、エッチバック法によ
り、前記溝部にのみ前記リンドープされた多結晶シリコ
ン膜を残して浮遊ゲート用の多結晶シリコン膜を形成す
る工程と、前記浮遊ゲート用の多結晶シリコン膜上に第
２ゲート絶縁膜を形成した後、ワード線用の多結晶シリ
コン膜をＣＶＤ法によって堆積したのちパターニングし
てワード線を形成し、該ワード線をマスクとして前記浮
遊ゲート用の多結晶シリコ膜をエツチングして浮遊ゲー
トを形成する工程とを有するというものである。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に示す半導体チップの断面図、第２図（ａ）
は一実施例による浮遊ゲート型ＥＰＲＯＭ装置のメモリ
セル・マトリクスを示す半導体チップの平面図、第２図
（ｂ）は第２図（ａ）のＢ−Ｂ線断面図である。なお、
第１図（ａ）〜（ｄ）、第１図（ｇ）は第２図（ａ）の
Ａ−Ａ線相当部で切断した断面図、第１図（ｅ）。
めの工程順に示す半導体チップの断面図、第２図（ａ）
は一実施例による浮遊ゲート型ＥＰＲＯＭ装置のメモリ
セル・マトリクスを示す半導体チップの平面図、第２図
（ｂ）は第２図（ａ）のＢ−Ｂ線断面図である。なお、
第１図（ａ）〜（ｄ）、第１図（ｇ）は第２図（ａ）の
Ａ−Ａ線相当部で切断した断面図、第１図（ｅ）。
（ｆ）は第２図（ａ）のＢ−Ｂ線相当部で切断した断面
図である。
図である。
先ず第１図（ａ）に示すように、Ｐ型Ｓｉ基板１の一主
表面全面に厚さ４μｍ程の絶縁膜（酸化シリコン膜）を
形成した後、素子領域となる部分の絶縁膜を写真蝕刻法
によって選択的に除去しＰ型Ｓｉ基板表面を露出させて
素子分離絶縁膜２で区画された溝３を形成する０次に、
第１図（ｂ）に示すように、選択エピタキシャル成長法
によ゛って、先にエツチング除去した溝３部をエピタキ
シャル膜４で充填していく、そして、素子分離絶縁膜２
の高さよりも、約０．２μｍ低い位置まで成長させたこ
とろで完了する。次に、第１図（Ｃ）に示すように、エ
ピタキシャル膜４表面に熱酸化法により第一ゲート絶縁
膜５を形成した後、リンをドープした浮遊ゲート用の多
結晶シリコン膜６を少くとも０．２μｍ以上の膜厚でＣ
ＶＤ法により堆積させる。さらに、これをエッチバック
法によって素子分離絶縁ｇ１２上にある多結晶シリコン
膜６を除去して、溝内にある多結晶シリコン膜６′のみ
残す。そして第１図（ｄ）に示すように、熱酸化法によ
り、多結晶シリコン膜６゛表面に第２ゲート絶縁膜７を
形成する。
表面全面に厚さ４μｍ程の絶縁膜（酸化シリコン膜）を
形成した後、素子領域となる部分の絶縁膜を写真蝕刻法
によって選択的に除去しＰ型Ｓｉ基板表面を露出させて
素子分離絶縁膜２で区画された溝３を形成する０次に、
第１図（ｂ）に示すように、選択エピタキシャル成長法
によ゛って、先にエツチング除去した溝３部をエピタキ
シャル膜４で充填していく、そして、素子分離絶縁膜２
の高さよりも、約０．２μｍ低い位置まで成長させたこ
とろで完了する。次に、第１図（Ｃ）に示すように、エ
ピタキシャル膜４表面に熱酸化法により第一ゲート絶縁
膜５を形成した後、リンをドープした浮遊ゲート用の多
結晶シリコン膜６を少くとも０．２μｍ以上の膜厚でＣ
ＶＤ法により堆積させる。さらに、これをエッチバック
法によって素子分離絶縁ｇ１２上にある多結晶シリコン
膜６を除去して、溝内にある多結晶シリコン膜６′のみ
残す。そして第１図（ｄ）に示すように、熱酸化法によ
り、多結晶シリコン膜６゛表面に第２ゲート絶縁膜７を
形成する。
次に、第１図（ｅ）に示すようにＣＶＤ法によって、ワ
ード線用の多結晶シリコン膜８を形成して、写真蝕刻法
により制御ゲート（ワード線）形成の為のフォトレジス
ト膜９をパターニングする。
ード線用の多結晶シリコン膜８を形成して、写真蝕刻法
により制御ゲート（ワード線）形成の為のフォトレジス
ト膜９をパターニングする。
そして、第１図（ｆ）に示すように、フォトレジスト膜
９をマスクにして多結晶シリコン膜８、第２ゲート絶縁
１！？、多結晶シリコン膜６°を順次異方性ドライエツ
チングすることによってＥＰＲＯＭセルの二層ゲート電
極を形成する。
９をマスクにして多結晶シリコン膜８、第２ゲート絶縁
１！？、多結晶シリコン膜６°を順次異方性ドライエツ
チングすることによってＥＰＲＯＭセルの二層ゲート電
極を形成する。
以下、従来の製造方法と同様にして、第１図（ｇ）、第
２図（ａ）、（ｂ）に示すように、ソース拡散層１２、
ドレイン拡散層１３をイオン注入法により形成し眉間絶
縁膜１０をＣＶＤ法により形成し、コンタクトを写真蝕
刻法によりパターニングしてエツチングして形成した後
、リンドープした多結晶シリコン層を埋め込みプラグコ
ンタクト１４を形成する。
２図（ａ）、（ｂ）に示すように、ソース拡散層１２、
ドレイン拡散層１３をイオン注入法により形成し眉間絶
縁膜１０をＣＶＤ法により形成し、コンタクトを写真蝕
刻法によりパターニングしてエツチングして形成した後
、リンドープした多結晶シリコン層を埋め込みプラグコ
ンタクト１４を形成する。
上述したように、従来の浮遊ゲート型ＥＰＲＯＭ装置の
製造方法に対し、本発明は、セルトランジスタの活性領
域と浮遊ゲートを、各々従来のようなＬＯＣＯＳ法やト
レンチ分離法による素子分離と写真蝕刻法による浮遊ゲ
ート形成を行なうのでなく、選択エピタキシャル成長法
を用いることによってエピタキシャル膜を形成するが、
側壁となる素子分離絶縁膜の高さよりも幾分低い位置で
止め、このエピタキシャル膜上に残した溝を多結晶シリ
コン膜で埋めることによって浮遊ゲート用の多結晶シリ
コン膜の原型を形成する方法を用いる。浮遊ゲート用の
多結晶シリコン膜もまたエピタキシャル膜と同様、側面
を素子分離絶縁膜と接して形成される為、結果としてセ
ルのチャンネル領域と浮遊ゲート間のオーバーラツプマ
ージンがない形で形成できる。
製造方法に対し、本発明は、セルトランジスタの活性領
域と浮遊ゲートを、各々従来のようなＬＯＣＯＳ法やト
レンチ分離法による素子分離と写真蝕刻法による浮遊ゲ
ート形成を行なうのでなく、選択エピタキシャル成長法
を用いることによってエピタキシャル膜を形成するが、
側壁となる素子分離絶縁膜の高さよりも幾分低い位置で
止め、このエピタキシャル膜上に残した溝を多結晶シリ
コン膜で埋めることによって浮遊ゲート用の多結晶シリ
コン膜の原型を形成する方法を用いる。浮遊ゲート用の
多結晶シリコン膜もまたエピタキシャル膜と同様、側面
を素子分離絶縁膜と接して形成される為、結果としてセ
ルのチャンネル領域と浮遊ゲート間のオーバーラツプマ
ージンがない形で形成できる。
第４図（ａ）、（ｂ）は本発明の一実施例の変形を説明
するための半導体チップの断面図である。
するための半導体チップの断面図である。
第４図（ａ）に示すように、素子領域となる部分の絶縁
膜を写真蝕刻法及びエツチングを行なうことによって除
去してＰ型Ｓｔ基板表面を露出させた後、選択エピタキ
シャル成長をする前に、Ｐ＋型の埋込拡散層１６を前記
露出させた部分に形成しておく。その後、第４図（ｂ）
に示すように、一実施例と同様に選択エピタキシャル成
長を行なう、以後の工程は一実施例と同じである。
膜を写真蝕刻法及びエツチングを行なうことによって除
去してＰ型Ｓｔ基板表面を露出させた後、選択エピタキ
シャル成長をする前に、Ｐ＋型の埋込拡散層１６を前記
露出させた部分に形成しておく。その後、第４図（ｂ）
に示すように、一実施例と同様に選択エピタキシャル成
長を行なう、以後の工程は一実施例と同じである。
このようにすると、埋込拡散層を容易に形成することが
できる。この埋込拡散層は、基板抵抗を下げる為、書込
み時に生じるスナップバックの発生開始電圧をより高電
圧側ヘシフトさせ、チャネルホットエレクトロン注入で
書込む場合には、より高い電圧をデジット線へ印加する
ことができる為、書込スピードが上がる。
できる。この埋込拡散層は、基板抵抗を下げる為、書込
み時に生じるスナップバックの発生開始電圧をより高電
圧側ヘシフトさせ、チャネルホットエレクトロン注入で
書込む場合には、より高い電圧をデジット線へ印加する
ことができる為、書込スピードが上がる。
以上説明したように本発明は、半導体基板の一主面上に
形成した絶縁膜に溝を設け、選択エピタキシャル成長法
を用いてこの溝を埋めて素子領域エピタキシャル膜を形
成し、その際エピタキシャル膜の側壁となっている素子
分離絶縁膜の高さよりも幾分低い位置で止め、熱酸化を
したのち残された溝部を他の多結晶シリコン膜で埋め、
エッチバックすることにより、溝部にのみ残った他の多
結晶シリコン膜を浮遊ゲートとすることにより、浮遊ゲ
ートと素子領域エピタキシャル膜とが自己整合的に、す
なわち、セルのチャネル領域と浮遊ゲート間のオーバー
ラツプマージンがない形でセルを構成できる。従って、
従来セルよりも一段と縮小化されたセルを実現すること
ができる効果があり、また、浮遊ゲートが素子分離絶縁
膜中に埋め込まれた形となるので、ワード線方向におい
てもより平坦な構造となる効果もある。
形成した絶縁膜に溝を設け、選択エピタキシャル成長法
を用いてこの溝を埋めて素子領域エピタキシャル膜を形
成し、その際エピタキシャル膜の側壁となっている素子
分離絶縁膜の高さよりも幾分低い位置で止め、熱酸化を
したのち残された溝部を他の多結晶シリコン膜で埋め、
エッチバックすることにより、溝部にのみ残った他の多
結晶シリコン膜を浮遊ゲートとすることにより、浮遊ゲ
ートと素子領域エピタキシャル膜とが自己整合的に、す
なわち、セルのチャネル領域と浮遊ゲート間のオーバー
ラツプマージンがない形でセルを構成できる。従って、
従来セルよりも一段と縮小化されたセルを実現すること
ができる効果があり、また、浮遊ゲートが素子分離絶縁
膜中に埋め込まれた形となるので、ワード線方向におい
てもより平坦な構造となる効果もある。
散層、１３・・・ドレイン拡散層、１４・・・プラグコ
ンタクト、１５・・・トレンチ、１６・・・埋込拡散層
。
ンタクト、１５・・・トレンチ、１６・・・埋込拡散層
。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に示す半導体チップの断面図、第２図（ａ）
は一実施例による浮遊ゲート型ＥＰＲＯＭ装置のメモリ
セル・マトリクスを示す半導体チップの平面図、第２図
（ｂ）は第２図（ａ）のＢ−Ｂ線断面図、第３図（ａ）
〜（ｅ）は従来例を説明するための工程順に示す半導体
チップの断面図、第４図（ａ）、（ｂ）は一実施例の変
形を説明するための工程順に示す半導体チップの断面図
である。
めの工程順に示す半導体チップの断面図、第２図（ａ）
は一実施例による浮遊ゲート型ＥＰＲＯＭ装置のメモリ
セル・マトリクスを示す半導体チップの平面図、第２図
（ｂ）は第２図（ａ）のＢ−Ｂ線断面図、第３図（ａ）
〜（ｅ）は従来例を説明するための工程順に示す半導体
チップの断面図、第４図（ａ）、（ｂ）は一実施例の変
形を説明するための工程順に示す半導体チップの断面図
である。
Claims (1)
- 半導体基板主面上に全面に絶縁膜を形成したのち素子領
域となる所定部分の前記絶縁膜を除去して半導体面を露
出させ、その露出面上に選択エピタキシャル成長法によ
ってエピタキシャル膜を前記絶縁膜の高さよりも低い位
置まで成長させる工程と、前記エピタキシャル膜表面に
第１ゲート絶縁膜を形成したのちＣＶＤ法により前記エ
ピタキシャル膜上の溝部を埋め尽くす程度にリンドープ
された多結晶シリコン膜を成長させ、エッチバック法に
より、前記溝部にのみ前記リンドープされた多結晶シリ
コン膜を残して浮遊ゲート用の多結晶シリコン膜を形成
する工程と、前記浮遊ゲート用の多結晶シリコン膜上に
第２ゲート絶縁膜を形成した後、ワード線用の多結晶シ
リコン膜をＣＶＤ法によって堆積したのちパターニング
してワード線を形成し、該ワード線をマスクとして前記
浮遊ゲート用の多結晶シリコ膜をエッチングして浮遊ゲ
ートを形成する工程とを有することを特徴とする浮遊ゲ
ート型ＥＰＲＯＭ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339679A JPH03198377A (ja) | 1989-12-26 | 1989-12-26 | 浮遊ゲート型ｅｐｒｏｍ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339679A JPH03198377A (ja) | 1989-12-26 | 1989-12-26 | 浮遊ゲート型ｅｐｒｏｍ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03198377A true JPH03198377A (ja) | 1991-08-29 |
Family
ID=18329773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339679A Pending JPH03198377A (ja) | 1989-12-26 | 1989-12-26 | 浮遊ゲート型ｅｐｒｏｍ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03198377A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001041199A1 (en) * | 1999-12-03 | 2001-06-07 | Intel Corporation | Integrated memory cell and method of fabrication |
| US6469340B2 (en) | 2000-05-23 | 2002-10-22 | Nec Corporation | Flash memory device with an inverted tapered floating gate |
| JP2003068894A (ja) * | 2001-08-29 | 2003-03-07 | Sharp Corp | 半導体記憶装置およびその形成方法 |
| CN108807403A (zh) * | 2017-05-05 | 2018-11-13 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
-
1989
- 1989-12-26 JP JP1339679A patent/JPH03198377A/ja active Pending
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