KR0147869B1 - 반도체 장치의 제조방법 - Google Patents

Abstract

본 발명은 콘택홀 부분에 에치스톱층을 형성하여 하부의 절연막을 부호함으로써 콘택홀 형성 시 공정 얼라인마진을 확보하는 반도체장치의 구조 및 그 제조방법에 관한 것으로, 그 제조방법은 반도체기판의 소정부분에 필드산화막에 의해 한정된 액티브영역에 게이트 및 게이트 주변의 기판에 불순물을 도핑하여 형성하는 소오스 및 드레인영역을 형성시킨 트랜지스터를 제조하는 단계와, 트랜지스터가 형성된 기판 상에 게이트 및 필드산화막 측면을 덮고 소오스 및 드레인영역을 노출시키는 에치스톱용 사이드월을 형성하는 단계와, 반도체기판에 게이트를 덮고 소오스/드레인 영역을 노출시키는 콘택홀을 갖도록 절연층을 형성하는 단계와, 콘택홀에 소오스/드레인영역과 연결되도록 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.

따라서, 본 발명의 효과로는 추가로 형성하는 에치스톱층을 별도의 마스크없이 셀프얼라인으로 형성할 수 있으므로 추가공정이 없다. 그리고 에치스톱층으로 스트레스가 집중되는 부위를 보호하므로 졍션리키지의 발생점이 될 수 있는 부분을 식각공정으로부터 보호할 수 있으며, 에치스톱층에 의하여 게이트사이드월이 깎이는 것을 방지함으로서 게이트사이드월의 두께의 조절만으로 게이트와 콘택간의 파괴전압(Break Down Voltage)을 확보할 수 있다.

또한, 콘택사진시 얼라인 마진확보에 용이하다. 그리고 콘택홀 형성 후, 홀 내부에 별도의 사이드월을 사용하지 않으므로 콘택홀스케일다운에 용이한 잇점이 있다.

Description

반도체장치의 제조방법

제1도 및 제2도는 종래기술의 도면이고,

제3도 내지 제6도는 본 발명의 기술을 도시한 것이다.

* 도면의 주요부분에 대한 부호의 설명

11,21,31 : 반도체기판 12,22,32 : 필드산화막

13,23,33 : 소오스 및 드레인영역 14,24,34 : 게이트

14',24',25'34-1 : 사이드월 44-3 : 연결라인

15,25,35 : 층간절연막 57 : 단차

16,26,36 : 도전층

34-1,34-2,44-2,54-2,64-2,67 : 에치스톱층( 또는 에치스톱용 사이드월)

본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 콘택홀 형성시에 얼라인마진을 확보함으로써 소자의 특성을 개선하는 반도체장치의 제조방법에 관한 것이다.

제1도의 (a)는 종래의 반도체장치의 단면도이고, 제1도의 (b)는 종래기술의 문제점을 도시한 것이다.

제1도의 (a)에 도시한 구조를 만들기 위하여 먼저, 반도체기판(11)에 필드산화막(12)으로 액티브영역을 격리하고, 게이트산화막, 폴리 및 게이트캡을 차례로 증착한 후, 식각하여 MOS 게이트(14)를 형성한다.

다음 이온주입공정으로 저농도불순물영역을 형성하고 증착 및 에치백공정을 이용하여 게이트 사이드월(14')을 형성한 다음 사이드월을 마스크로 이온주입하여 고농도 불순물 영역을 형성하여 소오스 및 드레인영역(13)을 만든다.

다음 트랜지스터 상에 층간절연막(15)을 증착하고 층간절연막을 식각하여 소오스 및 드레인영역을 오픈하는 콘택홀을 형성한다.

이어 도전층(16)을 증착하여 트랜지스터의 소오스 및 드레인영역과 졍션콘택을 형성하도록 하여 공정을 완료한다.

제1도의 (b)에 도시한 바와 같이 위의 종래의 기술에서는 게이트와 졍션콘택간의 충분한 파괴전압을 확보하기 위한 층간절연막의 두께조절을 사진공정의 얼라인 정확도에 의존하게 된다.

그런데 미스얼라인 발생시 B부분과 같이 게이트사이드월(14')에 손상을 주어서 문제가 되거나, 액티브영역을 격리하는 필드산화막에도 손상(도면의 A부분)을 주게 되어 졍션리키지의 원인이 되었다.

따라서 이러한 문제점을 개선하고자 하는 노력으로 제2도에 도시한 바와 같은 구조가 제안되었다.

제2도의 (a)는 제1도의 구조를 개선한 단면도이고, (b)도는 제2도의 (a)의 문제발생부위의 단면도이다.

제2도의 (a)와 같이 일반적인 방법으로 트랜지스터를 형성한 다음, 층간의 격리를 위하여 층간절연막(25)을 증착하고 트랜지스터의 소오스 및 드레인영역이 오픈되도록 층간절연막을 식각하여 콘택홀을 형성한다.

여기서 도면부호 21은 반도체기판, 22는 필드산화막, 24는 게이트, 24'는 게이트사이드월을 나타낸다.

다음 얼라인 마진을 확보하여 파괴전압 특성을 좋게 하기 위하여 증착 및 에치백공정을 사용하여 콘택홀 내부의 층간절연막 측벽에 사이드월(25')을 형성한다.

다음 전도성 물질을 증착하여 콘택홀 내에 도전층(26)을 형성한다.

그러나 제2도의 (b)에 도시한 바와 같이 콘택홀 내부의 층간절연막 측벽에 사이드월을 형성하는 공정은 콘택얼라인이 마진에서 벗어나서 콘택홀이 게이트의 턱에 걸쳐지는 경우 C부분에서 파괴전압에 의한 문제가 발생할 수 있는 문제가 있다.

또한 고집적화 경향에 따라 콘택홀의 사이즈가 일정사이즈 이하로 작게 디파인 되었을 경우, 층간절연막 측벽의 사이드월형성공정에 의하여 콘택홀의 내부를 필링하는 효과가 발생하게 되고, 이로 인해 콘택오픈(도면의 D부분)에 문제가 발생하며 소자의 스케일 다운에도 문제가 있다.

본 발명은 이와 같은 문제를 해결하기 위하여 안출되었으며, 콘택홀부분에 에치스톱층을 형성하여 하부의 절연막을 보호함으로서 콘택홀 형성시 공정 얼라인바진을 확보하는 반도체소자의 구조 및 그 제조방법에 관한 것이다.

본 발명의 반도체소자는 반도체기판 상에 필드산화막으로 정의한 액티브영역에 게이트산화막, 도전층 게이트캡으로 형성하며 게이트사이드월을 형성한 게이트와, 소오스 및 드레인영역으로 구성한 트랜지스터와, 트랜지스터상에 형성한 층간절연막과, 트랜지스터의 소오스 및 드레인영역을 오픈하며 상기 층간절연막을 관통하는 콘택홀과, 콘택홀을 채우는 도전층을 포함한다.

본 발명의 반도체소자의 제조방법은 반도체기판의 소정부분에 필드산화막에 의해 한정된 액티브영역에 게이트 및 게이트 주변의 기판에 불순물을 도핑하여 형성하는 소오스 및 드레인영역을 형성시킨 트랜지스터를 제조하는 단계와, 트랜지스터가 형성된 기판 상에 게이트 및 필드산화막 측면을 덮고 소오스 및 드레인 영역을 노출시키는 에치스톱용 사이드월을 형성하는 단계와, 반도체기판에 게이트를 덮고 소오스/드레인영역을 노출시키는 콘택홀을 갖도록 절연층을 형성하는 단계와, 콘택홀에 소오스/드레인영역과 연결되도록 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.

본 발명의 반도체소자의 제조방법은 반도체기판의 소정부분에 필드산화막에 의해 한정된 액티브영역에 게이트 및 게이트 주변의 기판에 불순물을 도핑하여 형성하는 소오스 및 드레인영역을 형성시킨 트랜지스터를 제조하는 단계와, 소오스 및 드레인영역 상에 잔류되도록 에치스톱층을 형성하는 단계와, 트랜지스터가 형성된 기판 상에 게이트 및 필드산화막 측면을 덮고 소오스 및 드레인영역을 노출시키는 에치스톱용 사이드월을 형성하는 단계와, 반도체기판에 상기 게이트를 덮고 에치스톱층을 노출시키는 콘택홀을 갖도록 절연층을 형성하는 단계와, 콘택홀에 상기 에치스톱층과 연결되는 도전층을 채우도록 형성하는 단계를 포함한 것이 특징이다.

본 발명의 반도체소자의 제조방법은 반도체기판의 소정부분에 필드산화막에 의해 한정된 액티브영역에 게이트 및 게이트 주변의 기판에 불순물을 도핑하여 형성하는 소오스 및 드레인영역을 형성시킨 트랜지스터를 제조하는 단계와, 필드산화막 및 게이트를 마스크로 하여 소오스 및 드레인영역의 기판에 단차를 형성하는 단계와, 상술한 단차진 기판 상에 게이트 및 필드산화막 측면을 덮고 소오스 및 드레인영역을 노출시키는 에치스톱용 사이드월을 형성하는 단계와, 반도체기판에 게이트를 덮고 소오스/드레인영역을 노출시키는 콘택홀을 갖도록 절연층을 형성하는 단계와, 콘택홀에 소오스/드레인영역과 연결되는 도전층을 형성하는 단계를 포함한 것이 특징이다.

제3도는 본 발명의 방법에 의한 반도체장치의 제조공정을 도시한 것이다.

도면을 참조하여 본 발명의 일실시예를 설명하면 다음과 같다.

제3도의 (a)에서 도시하여 보인 바와 같이, 반도체기판(31)에 필드산화막(32)을 형성하여 액티브영역을 주변의 액티브영역과 전기적으로 격리시키고, 게이트산화막, 폴리 및 게이트캡을 차례로 증착한 후, 식각하여 MOS 게이트(34)를 형성한다.

다음 이온주입공정으로 저농도불순물영역을 형성하고 증착 및 에치백공정을 이용하여 게이트 사이드월(34-1)을 형성한 다음 사이드월을 마스크로 이온주입하여 고농도 불순물영역을 형성하여 소오스 및 드레인영역(33)을 만든다.

이러한 공정까지는 종래의 공정과 동일하게 진행한다.

다음 제3도의 (b)와 같이 게이트사이드월의 표면에 이후의 공정에서 형성하는 층간절연막과 식각선택비가 큰 물질을 증착한 후, 에치백하여서 콘택식각공정의 에치스톱층(34-2)을 사이드월의 형태로 불순물영역의 둘레에 형성한다.

이때 에치스톱층은 전도성 또는 비전도성 물질로 형성하며, 추가 마스크 없이 하층에 형성한 단차부분을 이용하여 증착 및 에치백공정으로 사이드월형태로 형성한다.

제3도의 (c)와 같이 층간절연막(35)을 증착하고 에치스톱층(34-2)의 범위에서 벗어나지 않도록 층간절연막을 식각하여 콘택홀을 형성한다.

제3도의 (d)와 같이 다음 전도성 물질로 형성한 도전층(36)으로 트랜지스터의 소오스 및 드레인영역과 졍션콘택을 형성하도록 한다.

제4도는 본 발명의 제2실시예를 도시한 것으로서, 제1실시예의 에치스톱층형성시 이용하는 하층의 단차가 불충분 할 경우, 인접해서 지나가는 내부연결라인(44-3) 또는 더미패턴(Dummy Patern)의 단차를 이용하여 에치스톱층(44-2)을 형성하는 방법이다.

제5도는 본 발명의 제 3 실시예의 도면이다.

에치스톱층을 형성하기 위한 하층의 단차가 불충분하고 제 2 실시예의 방법을 사용할 수 없을 경우, 기판 상의 산화막(필드산화막, 게이트사이드월, 캡산화막)을 마스크로 하여 반도체기판을 식각하여 단차를 임의로 형성한 단차(57)를 이용하여 에치스톱층(54-2) 형성을 위한 단차를 확보하는 방법을 사용한다.

이를 상세히 설명하면, 반도체기판(51)의 소정부분에 필드산화막(52)에 의해 한정된 액티브영역에 게이트(54) 및 게이트 주변의 기판에 불순물을 도핑하여 형성하는 소오스 및 드레인영역(53)을 형성시키어 트랜지스터를 제조한다.

그리고, 필드산화막(52) 및 게이트(54)를 마스크로 하여 소오스 및 드레인영역(53)의 기판에 단차를 형성한다. 이 후, 단차진 기판 상에 게이트 및 필드산화막 측면을 덮고 소오스 및 드레인영역을 노출시키는 에치스톱용 사이드월(54-2)을 형성한다. 다음에, 반도체기판(51)에 게이트를 덮고 소오스/드레인영역을 노출시키는 콘택홀을 갖도록 절연층(55)을 형성한다. 그리고 콘택홀에 소오스/드레인영역과 연결되는 도전층을 형성한다.

제6도는 본 발명의 또다른 실시예이다.

제1 내지 제5실시예의 에치스톱용 사이드월 형성시 비등방성식각으로 인한 하층의 손상을 방지하기 위하여 에치스톱용 사이드월(64-2) 형성전에 또하나의 에치스톱층(67-1)을 소오스 및 드레인영역(63) 상에 형성하는 기술이다.

이를 상세히 설명하면 다음과 같다.

제6도와 같이, 반도체기판(60)에 필드산화막(62)을 형성하여 액티브영역을 주변의 액티브영역과 전기적으로 격리시키고, 게이트산화막, 폴리 및 게이트캡을 차례로 증착한 후, 식각하여 MOS 게이트(64)를 형성한다.

다음에, 이온주입공정으로 저농도불순물영역을 형성하고 증착 및 에치백공정을 이용하여 게이트 사이드월(64-1)을 형성한 다음, 사이드월(64-1)을 마스크로 이온주입하여 고농도 불순물영역인 소오스 및 드레인영역(63)을 만든다.

그리고, 상기 구조를 덮도록 전도성 또는 비전도성 물질층을 형성한 후, 소오스/드레인영역(63)과 대응된 부위에 잔류시키어 에치스톱층(67)을 형성한다. 이 에치스톱층은 이 후의 콘택홀 형성을 위한 절연막 식각 공정에서 식각정지점으로 사용된다.

다음, 기판 상에 게이트 사이드월(64-1)을 덮도록, 이후의 공정에서 형성하는 층간절연막과 식각선택비가 큰, 에치스톱용 물질을 증착한 후에 에치백하여서 에치스톱용 사이드월(64-2)의 형태로 불순물영역(63)의 둘레에 형성한다.

이때, 게이트 사이드월(64-1)은 전도성 또는 비전도성 물질로 형성하며, 추가 마스크 없이 하층에 형성한 단차부분을 이용하여 증착 및 에치백공정으로 사이드월형태로 형성한다.

그리고, 전면에 층간 격리용 절연층(66)을 형성한 후, 포토리쏘그래피공정을 이용하여 사이드월 안쪽에 에치스톱층의 범위 내에 콘택홀을 형성하여 소오스 및 드레인영역을 오픈하고, 오픈 부위에 도전층(66)을 연결한다.

상술한 바와 같이, 에치스톱용 사이드월(64-2) 및 에치스톱층(67)의 재질은 전도성 또는 비전도성 물질 모두 가능하며 비전도성물질로 형성할 경우 콘택홀 형성시 식각하여 제거한다.

본 발명의 효과는 다음과 같다.

첫째, 본 발명에서 추가로 형성하는 에치스톱층을 별도의 마스크없이 셀프얼라인으로 형성할 수 있으므로 추가공정이 없다.

둘째, 에치스톱층으로 스트레스가 집중되는 부위를 보호하므로 졍션리키지의 발생점이 될 수 있는 부분을 식각공정으로부터 보호할 수 있다.

셋째, 에치스톱층에 의하여 게이트사이드월이 깎이는 것을 방지함으로서 게이트사이드월의 두께의 조절만으로 게이트와 콘택간의 파괴전압(Break Down Voltage)을 확보할 수 있다.

넷째, 콘택사진시 얼라인 마진확보에 용이하다.

다섯째, 콘택홀 형성 후, 홀 내부에 별도의 사이드월을 사용하지 않으므로 콘택홀스케일다운에 용이하다.

Claims (17)

1. 반도체소자의 제조방법에 있어서 가) 반도체기판의 소정부분에 필드산화막에 의해 한정된 액티브영역에 게이트 및 상기 게이트 주변의 기판에 불순물을 도핑하여 형성하는 소오스 및 드레인영역을 형성시킨 트랜지스터를 제조하는 단계와, 나) 상기 트랜지스터가 형성된 기판 상에 상기 게이트 및 필드산화막측면을 덮고 상기 소오스 및 드레인영역을 노출시키는 에치스톱용 사이드월을 형성하는 단계와, 다) 상기 반도체기판에 상기 게이트를 덮고 상기 소오스/드레인영역을 노출시키는 콘택홀을 갖도록 절연층을 형성하는 단계와, 라) 상기 콘택홀에 상기 소오스/드레인영역과 연결되도록 도전층을 형성하는 단계를 포함하는 반도체소자 제조방법.
2. 제1항에 있어서, 상기 에치스톱용 사이드월은 전도성물질인 것이 특징인 반도체소자 제조방법.
3. 제1항에 있어서, 상기 에치스톱용 사이드월은 비전도성 물질인 것이 특징인 반도체소자 제조방법.
4. 제1항에 있어서, 상기 에치스톱용 사이드월은 인접한 하층의 연결라인의 단차를 이용하여 형성하거나, 혹은 인접한 더미패턴을 형성하여 그 단차를 이용하는 것이 특징인 반도체소자 제조방법.
5. 반도체소자의 제조방법에 있어서, 가) 반도체기판의 소정부분에 필드산화막에 의해 한정된 액티브영역에 게이트 및 상기 게이트 주변의 기판에 불순물을 도핑하여 형성하는 소오스 및 드레인영역을 형성시킨 트랜시스터를 제조하는 단계와, 나) 상기 소오스 및 드레인영역 상에 잔류되도록 에치스톱층을 형성하는 단계와, 다) 상기 트랜지스터가 형성된 기판 상에 상기 게이트 및 필드산화막 측면을 덮고 상기 소오스 및 드레인영역을 노출시키는 에치스톱용 사이드월을 형성하는 단계와, 라) 상기 반도체기판에 상기 게이트를 덮고 상기 에치스톱층을 노출시키는 콘택홀을 갖도록 절연층을 형성하는 단계와, 마) 상기 콘택홀에 상기 에치스톱층과 연결되는 도전층을 채우도록 형성하는 단계를 포함하는 반도체소자 제조방법.
6. 제5항에 있어서, 상기 에치스톱용 사이드월은 전도성물질인 것이 특징인 반도체장치의 제조방법.
7. 제5항에 있어서, 상기 에치스톱용 사이드월은 비전도성물질인 것이 특징인 반도체장치의 제조방법.
8. 제6항에 있어서, 상기 에치스톱층은 전도성물질인 것이 특징인 반도체소자 제조방법.
9. 제5항에 있어서, 상기 에치스톱층은 비전도성물질이며, 콘택홀 형성시 함께 제거하는 것이 특징인 반도체장치의 제조방법.
10. 반도체소자의 제조방법에 있어서, 가) 반도체기판의 소정부분에 필드산화막에 의해 한정된 액티브영역에 게이트 및 상기 게이트 주변의 기판에 불순물을 도핑하여 형성하는 소오스 및 드레인영역을 형성시킨 트랜지스터를 제조하는 단계와, 나) 상기 필드산화막 및 상기 게이트를 마스크로 하여 상기 소오스 및 드레인영역의 기판에 단차를 형성하는 단계와, 다) 상기 단차진 기판 상에 상기 게이트 및 필드산화막 측면을 덮고 상기 소오스 및 드레인영역을 노출시키는 에치스톱용 사이드월을 형성하는 단계와, 라) 상기 반도체기판에 상기 게이트를 덮고 상기 소오스/드레인영역을 노출시키는 콘택홀을 갖도록 절연층을 형성하는 단계와, 마) 상기 콘택홀에 상기 소오스/드레인영역과 연결되는 도전층을 형성하는 단계를 포함하는 반도체소자 제조방법.
11. 제10항에 있어서, 상기 에치스톱용 사이드월은 전도성물질인 것이 특징인 반도체소자 제조방법.
12. 제10항에 있어서, 상기 에치스톱용 사이드월은 비전도성물질인 것이 특징인 반도체소자 제조방법.
13. 반도체기판 상에 필드산화막으로 정의한 액티브영역에 게이트산화막, 도전층 게이트캡으로 형성하며 게이트사이드월을 형성한 게이트와, 소오스 및 드레인 영역으로 구성한 트랜지스터와, 상기 트랜지스터상에 형성한 층간절연막과, 트랜지스터의 소오스 및 드레인영역을 오픈하며 상기 층간 절연막을 관통하는 콘택홀과 상기 콘택홀을 채우는 도전층을 포함하는 반도체장치에 있어서, 상기 소오스 및 드레인영역 둘레의 영역에 층간절연막 아래에 층간절연막과 식각선택비가 큰 물질을 형성한 것이 특징인 반도체소자 제조방법.
14. 제13항에 있어서, 상기 식각선택비가 큰 물질은 전도성물질인 것이 특징인 반도체장치.
15. 제1항에 있어서, 상기 에치스톱용 사이드월은 상기 절연층과 식각선택비가 다른 물질을 이용한 것이 특징인 반도체소자 제조방법.
16. 제5항에 있어서, 상기 에치스톱용 사이드월은 상기 절연층과 식각선택비가 다른 물질을 이용한 것이 특징인 반도체소자 제조방법.
17. 제10항에 있어서, 상기 에치스톱용 사이드월은 상기 절연층과 식각선택비가 다른 물질을 이용한 것이 특징인 반도체소자 제조방법.