KR960009001A - 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 콘택홀부분에 에치스톱층을 형성하여 하부의 절연막을 보호함으로서 콘택홀 형성시 공정 얼라인마진을 확보하는 반도체장치의 구조 및 그 제조방법에 관한 것이다.
본 발명은 반도체장치의 제조방법에 있어서, 가)반도체기판 상의 액티브영역에 게이트와 게이트 주변의 기판에 불순물을 도핑하여 형성하는 소오스 및 드레인영역을 만들어서 트랜지스터를 제조하는 단계와, 나)상기 트랜지스터의 전면에 이후의 공정에서 형성할 층간절연막과 식각선택비가 큰 물질을 증착한 후, 비등방성식각공정으로 에치백하여 상기 소오스 및 드레인영역 둘레에 에치스톱층을 형성하는 단계와, 다)전면에 층간 격리용절연물질을 증착한 후, 포토리소그래피공정을 이용하여 사이드월 안쪽에 에치스톱층의 범위 내에 콘택홀을 형성하여 소오스 및 드레인영역을 오픈하고, 오픈 부위에 도전층을 연결하는 단계를 포함하는 방법으로 제조한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도 내지 제6도는 본 발명의 기술을 도시한 것이다.
Claims (15)
- 반도체장치의 제조방법에 있어서, 가)반도체기판 상의 액티브영역에 게이트와 게이트 주변의 기판에 불순물을 도핑하여 형성하는 소오스 및 드레인영역을 만들어서 트랜지스터를 제조하는 단계와, 나)상기 트랜지스터의 전면에 이후의 공정에서 형성할 층간절연막과 식각선택비가 큰 물질을 증착한 후, 비등방성식각공정으로 에치백하여 상기 소오스 및 드레인영역 둘레에 에치스톱층을 형성하는 단계와, 다)전면에 층간 격리용 절연물질을 증착한 후, 포토리소그래피공정을 이용하여 사이드월 안쪽에 에치스톱층의 범위 내에 콘택홀을 형성하여 소오스 및 드레인영역을 오픈하고, 오픈 부위에 도전층을 연결하는 단계를 포함하는 반도체장치 제조방법.
- 제1항에 있어서, 상기 에치스톱용 사이드월은 전도성물질인 것이 특징인 반도체장치 제조방법.
- 제1항에 있어서, 상기 에치스톱용 사이드월은 비전도성 물질인 것이 특징인 반도체장치 제조방법.
- 제1항에 있어서, 상기 사이드월의 형성은 하층의 단차를 이용하는 것이 특징인 반도체장치 제조방법.
- 제1항에 있어서, 상기 사이드월은 인접한 하층의 연결라인의 단차를 이용하거나, 혹은 인접한 더미패턴을 형성하여 그 단차를 이용하는 것이 특징인 반도체장치 제조방법.
- 반도체장치의 제조방법에 있어서, 가)반도체기판 상의 액티브영역에 게이트와 게이트 주변의 기판에 불순물을 도핑하여 형성하는 소오스 및 드레인영역을 만들어서 트랜지스터를 제조하는 단계와, 나)상기 소오스 및 드레인영역 상에 제2에치스톱층을 형성하는 단계와, 다)상기 트랜지스터의 전면에 이후의 공정에서 형성할 층간절연막과 식각선택비가 큰 물질을 증착한 후, 비등방성식각공정으로 에치백하여 상기 소오스 및 드레인영역 둘레에 제1에치스톱층을 형성하는 단계와, 라)전면에 층간 격리용 절연물질을 증착한 후, 포토리소그래피공정을 이용하여 사이드월 안쪽에 에치스톱층의 범위 내에 콘택홀을 형성하여 소오스 및 드레인영역을 오픈하고, 오픈 부위에 도전층을 연결하는 단계를 포함하는 반도체장치 제조방법.
- 제6항에 있어서, 상기 제1에치스톱층은 전도성물질인 것이 특징인 반도체장치 제조방법.
- 제6항에 있어서, 상기 제1에치스톱층은 비전도성물질인 것이 특징인 반도체장치 제조방법.
- 제6항에 있이시, 상기 제2에치스톱층은 전도성물질인 것이 특징인 반도체장치 제조방법.
- 제6항에 있어서, 상기 제2에치스톱층은 비전도성 물질이며, 콘택홀형성시 함께 제거하는 것이 특징인 반도체장치 제조방법.
- 반도체장치의 제조방법에 있어서, 가)반도체기판 상의 필드산화막으로 정의한 액티브영역에 게이트와 게이트 주변의 기판에 불순물을 도핑하여 형성하는 소오스 및 드레인영역을 만들어서 트랜지스터를 제조하는 단계와, 나)트랜지스터를 형성하는 절연막 및 필드산화막을 마스크로 하여 반도체기판을 셀프얼라인으로 식각하여 소오스 및 드레인영역의 기판에 단차를 형성하는 단계와, 다)상기 트랜지스터의 전면에 이후의 공정에서 형성할 층간절연막과 식각선택비가 큰 물질을 증착한 후, 비등방성식각공정으로 에치백하여 상기 기판의 단차를 이용하여 소오스 및 드레인영역 둘레에 에치스톱층을 형성하는 단계와, 라)전면에 층간절연막을 증착한 후, 포토리소그래피공정을 이용하여 사이드월 안쪽에 에치스톱층의 범위 내에 콘택홀을 형성하여 소오스 및 드레인영역을 오픈하고, 오픈 부위에 도전층을 연결하는 단계를 포함하는 반도체장치 제조방법.
- 제11항에 있어서, 상기 제1에치스톱층은 전도성물질인 것이 특징인 반도체장치 제조방법.
- 제11항에 있어서, 상기 제1에치스톱층은 비전도성물질인 것이 특징인 반도체장치 제조방법.
- 반도체기판 상에 필드산화막을 정의 한 액티브영역에 게이트산화막, 도전층 게이트캡으로 형성하며 게이트사이드월을 형성한 게이트와, 소오스 및 드레인영역으로 구성한 트랜지스터와, 상기 트랜지스터상에 형성한 층간절연막과, 트랜지스터의 소오스 및 드레인영역을 오픈하여 상기 층간절연막을 관통하는 콘택홀과, 상기 콘택홀을 채우는 도전층을 포함하는 반도체장치에 있어서, 상기 소오스 및 드레인영역 둘레의 영역에 층간절연막 아래에 층간절연막과 식각선택비가 큰 물질을 형성한 것이 특징인 반도체장치.
- 제14항에 있어서, 상기 식각선택비가 큰 물질은 전도성물질인 것이 특징인 반도체장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940021255A KR0147869B1 (ko) | 1994-08-27 | 1994-08-27 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940021255A KR0147869B1 (ko) | 1994-08-27 | 1994-08-27 | 반도체 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960009001A true KR960009001A (ko) | 1996-03-22 |
| KR0147869B1 KR0147869B1 (ko) | 1998-11-02 |
Family
ID=19391276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940021255A KR0147869B1 (ko) | 1994-08-27 | 1994-08-27 | 반도체 장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0147869B1 (ko) |
-
1994
- 1994-08-27 KR KR1019940021255A patent/KR0147869B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0147869B1 (ko) | 1998-11-02 |
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