KR950000853B1 - 반도체소자 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1a 도는 종래의 반도체소자의 일부분을 도시한 레이아웃도.
제 1b 도는 제 1a 도에서 형성되는 소자의 등가회로도.
제 2a 도 내지 제 2d 도는 종래의 기술로 반도체소자를 제조하는 단계를 제 1a 도의 A-A를 따라 도시한 단면도.
제 3 도는 본 발명에 의해 제조되는 반도체소자의 레이아웃도.
제 4 도 내지 제 9 도는 본 발명에 의해 반도체소자를 제조하는 단계를 제 3 도의 B-B를 따라 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 실리콘기판 2, 12 : 필드산화막
3, 13 : 게이트산화막 4, 14 : 제 1 폴리실리콘막
5, 17 : 제 2 폴리실리콘막 6, 15, 18 : 감광막패턴
7, 19 : 게이트 8, 16 : 접합영역
20 : 트렌치 30 : 액티브지역
40 : 필드지역 50 : 게이트선
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 SRAM 메모리 또는 반도체 집적회로에서 게이트전극을 기판에 형성된 접합영역에 직접 콘택할때 기판이 손상되지 않도록 하는 반도체소자 제조방법에 관한 것이다.
일반적으로 SRAM에서는 예정된 트랜지스터의 게이트전극을 다른 트랜지스터의 소오스 또는 드레인 접합영역에 콘택해야 한다.
종래의 기술로 상기한 게이트전극을 기판에 형성된 소오스, 드레인 접합영역에 콘택하는 방법으로 2가지로 분류되는데, 그 첫번째에 있어서는, 실리콘기판 상부에 게이트산화막을 형성하고 콘택지역의 게이트산화막을 식각한다음, 게이트전극용 폴리실리콘막을 중착하여 상기 접합영역에 콘택되는 게이트패턴을 형성하였다. 그러나, 이러한 방법은 포토공정에 의해 게이트산화막의 특성이 저하되는 결함이 있다.
이와같이 게이트산화막의 특성이 저하되는 것을 방지하기 위하여 두번째 방법으로 실리콘기판상에 게이트산화막을 형성시킨 후 그 상부에 얇은 제 1 폴리실리콘막을 증착하고, 콘택지역의 제 1 폴리실리콘막과 게이트산화막을 식각하여 하부의 기판을 노출시키고, 그 상부에 제 2 폴리실리콘막을 증착하고 나서 게이트패턴을 형성하였다.
그러나, 게이트패턴을 형성할때 콘택지역이 완전히 오버랩되지 않아서 기판에 불필요한 트렌치가 형성되어 기판에 손상을 주며, 또한 게이트전극과 접합영역사이의 구조상 불완전한 연결이 발생되는 결함이 있다.
종래의 기술을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제 1a 도는 반도체소자에서 게이트전극을 소오스, 드레인 접합영역에 콘택하는 것을 일부분 도시한 레이아웃도로서, 기판에는 액티브지역(30)과 필드지역(40)으로 크게 나누어지고, 그 상부에 게이트선(50)이 오버랩되고, 게이트선(50) 양측의 액티브지역(30)에 소오스, 드레인 접합영역이 형성된다. 제 1b 도는 제 1a 도에 형성되는 소자의 등가회로로 도시한 것이다.
제 2a 도 내지 제 2d 도는 반도체소자 제조과정을 제 1a 도의 A-A를 따라 도시한 단면도이다.
제 2a 도는 실리콘기판(11) 상부에 소자분리용 필드산화막(12) 및 게이트산화막(13)을 형성하고, 상기 필드산화막(12) 및 게이트산화막(13) 상부에 제 1 폴리실리콘막(14)을 증착한 단면도이다.
제 2b 도는 상기 제 1 폴리실리콘막(14) 상부에 콘택마스크용 감광막패턴(15)를 형성하고, 콘택지역의 제 1 폴리실리콘막(14)와 게이트산화막(13)을 식각하여 기판을 노출시키고, 불순물을 주입하여 소오스, 드레인용 접합영역(16)을 형성한 단면도이다.
제 2c 도는 상기 감광막패턴(15)을 제거하고, 콘택지역과 제 1 폴리실리콘막(14) 상부에 제 2 폴리실리콘막(17)을 증착하고, 그 상부에 게이트마스크용 감광막패턴(18)을 형성한 단면도이다.
제 2d 도는 노출된 제 2 폴리실리콘막(17)과 그 하부의 제 1 폴리실리콘막(14)을 식각하여 게이트(19)패턴을 형성한 단면도로서, 상기 감광막패턴(18)이 콘택지역을 완전히 오버랩되지 않아서 콘택홀의 제 2 폴리실리콘막(17)을 식각할때 노출되는 접합영역(16)이 식각되어 트렌치(20)가 형성됨을 도시한다.
이와같이 형성되는 트렌치는 기판에 손상을 주며, 또한 게이트와 접합영역 사이의 구조상 불완전한 연결이 발생되는 결함이 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 콘택지역을 완전히 오버랩되도록 하는 게이트패턴을 형성하여 하부의 기판에 트렌치가 형성되는 문제점을 해결하는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 게이트가 하부의 접합영역에 콘택할때 콘택저항을 최소화하기 위하여 게이트용 폴리실리콘막을 콘택지역에 증착한다음, 불순물을 이온주입하는 방법을 제공하는데 또다른 목적이 있다.
이하, 첨부된 도면을 참고하여 본 발명을 더욱 상세하게 설명하기로 한다.
제 3 도는 본 발명에 따라 게이트선의 선폭이 콘택지역을 오버랩할 수 있도록 한 것으로 기판상에 액티브지역(30)과 필드지역(40)으로 크게 나누고, 그 상부에 게이트선(50)이 종래 기술보다 일정폭 더 넓게 되도록 형성하고, 게이트선(50) 양측의 엑티브지역(30)에 소오스, 드레인 접합영역이 형성됨과 접합영역을 형성하는 이온주입식 상기 콘택지역을 충분하게 오버랩되도록 하기 위해 불순물 주입영여(70)이 넓어진 것을 도시한 레이아웃도이다.
제 4 도 내지 제 9 도는 본 발명에 따라 반도체소자의 제조공정을 순차적으로 나타내기 위해, 제 3 도에 도시된 B-B부분의 단면을 따라 도시하였다.
제 4 도는 실리콘기판(1)상에 소자분리용 필드산화막(2) 및 게이트산화막(3)을 형성한 단면도이다.
제 5 도는 상기 필드산화막(2) 및 게이트산화막(3) 상부에 제 1 폴리실리콘막(4)을 증착한 단면도이다.
제 6 도는 상기 제 1 폴리실리콘막(4) 상부에 콘택마스크(도시안됨)를 사용한 식각공정으로 콘택지역의 제 1 폴리실리콘막(4)과 게이트산화막(3)을 식각하여 기판(1)이 노출되는 콘택홀(10)을 형성한 단면도이다.
제 7 도는 전체구조 상부에 제 2 폴리실리콘막(5)을 증착하여, 상기 콘택홀(10) 저부의 기판(1)에 직접 콘택되게 한 단면도이다.
제 8 도는 제 3 도에 도시된 불순물 주입영역(70)에 불순물을 주입하기 위하여 이온주입 마스크용 감광막패턴(6)을 형성한다음, 불순물을 상기 제 2 폴리실리콘막(5)을 통해 기판(1)으로 주입하여 접합영역(8)을 형성한 단면도이다.
제 9 도는 상기 감광막패턴(6)을 제거한후 게이트마스크(도시안됨)를 이용한 식각공정으로 노출된 제 2 폴리실리콘막(5)과 그 하부의 제 1 폴리실리콘막(4)을 식각하여 게이트(11)패턴을 형성한 단면도이다.
상기한 바와같이, 본 발명에 의하면 예정된 트랜지스터의 게이트전극을 다른 트랜지스터의 소오스 또는 드레인 접합영역에 콘택할때 실리콘기판에 트렌치가 형성되는 것을 방지할 수가 있고, 콘택저항을 최소화하여 게이트와 접합영역과의 전기적인 연결특성도 양호하게 되는 효과를 가진다.
Claims (2)
- 예정된 트랜지스터의 게이트전극을 다른 트랜지스터의 소오스 또는 드레인 접합영역에 콘택하는 반도체소자 제조방법에 있어서, 실리콘기판 상부에 소자분리용 필드산화막 및 게이트산화막을 형성하고 전체구조 상부에 제 1 폴리실리콘막을 증착하는 단계와, 콘택마스크를 이용한 식각공정으로 제 1 폴리실리콘막과 게이트산화막을 식각하여 기판이 노출되는 콘택홀을 형성하는 단계와, 전체적으로 제 2 폴리실리콘막을 증착하고, 이온주입 마스크를 이용한 이온주입공정으로 콘택지역의 기판으로 불순물을 주입하여 접합영역을 형성하는 단계와, 상기 콘택홀이 완전히 오버랩되는 게이트마스크를 이용한 식각공정으로 제 2 폴리실리콘막과 제 1 폴리실리콘막을 식각하여 게이트패턴을 형성하는 단계를 포함하는 반도체소자 제조방법.
- 제 1 항에 있어서, 상기 이온주입 마스크는 상기 콘택홀의 면적보다 더 넓게 형성된 것을 특징으로 하는 반도체소자 제조방법.
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