KR0167890B1 - 박막 트랜지스터 제조 방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 44
- 229920005591 polysilicon Polymers 0.000 claims description 44
- 229920002120 photoresistant polymer Polymers 0.000 claims description 43
- 238000005530 etching Methods 0.000 claims description 20
- 230000004888 barrier function Effects 0.000 claims description 18
- 239000010408 film Substances 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 3
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 2
- 230000010354 integration Effects 0.000 abstract description 3
- 108091006146 Channels Proteins 0.000 description 7
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자 제조 방법
2. 발명이 해결하려고 하는 기술적 과제
SRAM에서 고부하저항으로 이용되는 박막 트랜지스터를 제조하는데 있어서, 종래에는 점유 면적을 효율적으로 줄여 고집적화하기 어렵다는 문제점을 해결하고자 함
3. 발명의 해결방법의 요지
게이트 전극을 형성하기 전에 소스/드레인 영역의 도핑으로 소스/드레인 라인을 설정하고 게이트 전극이 형성될 부위에 원형의 트렌치를 형성한 후 게이트 전극을 형성하므로서 트렌치형의 게이트 전극을 갖는 고집적이 용이한 박막 트랜지스터를 제조하고자 함
4. 발명의 중요한 용도
고집적 박막 트랜지스터 제조에 이용됨
Description
제1a도 내지 제1c도는 본 발명의 제1실시예에 따른 박막 트랜지스터 제조 방법의 공정도
제1d도는 본 발명의 제1실시예에 따른 박막 트랜지스터의 평면도.
제2a도 내지 제2c도는 본 발명의 제2실시예에 따른 박막 트랜지스터 제조 방법의 공정도
제2d도는 본 발명의 제2실시예에 따른 박막 트랜지스터의 평면도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 반도체 기판 2,12 : 산화막
3, 13 : 소스/드레인용 폴리실리콘 4 : 측벽용 폴리실리콘
5, 15 : 게이트 산화막 6, 16' : 게이트 전극
14 : 포토레지스트 16 : 게이트용 폴리실리콘
본 발명은 일반적으로 반도체 소자 제조 방법에 관한 것으로서, 특히 게이트 전극을 형성하기 전에 소스/드레인 라인을 형성하고 원형의 트렌치를 형성하여 단면이 T자형인 게이트 전극을 형성하므로서 좁은 면적에서 고집적의 박막 트랜지스터(Thin Film Transistor)를 제조하는 방법에 관한 것이다.
SRAM에서 고부하저항(High Load Resistor)으로 이용되는 박막 트랜지스터를 제조하는 데 있어서, 종래에는 점유 면적을 줄여 효율적으로 고집적화 한 박막 트랜지스터를 제조하기 어렵다는 문제점이 있었다.
따라서 전술한 바와 같은 문제점을 해결하기 위해 안출된 본 발명은 게이트 전극을 형성하기 전에 소스/드레인 영역의 도핑으로 소스/드레인 라인을 설정하고 게이트 전극이 형성될 부위에 원형의 트렌치를 형성한 후 게이트 전극을 형성하므로서 트렌치형의 게이트 전극을 갖는 고집적이 용이한 박막 트랜지스터를 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 한 실시예에 따른 박막 트랜지스터 제조 방법은, 반도체 기판상에 산화막을 성장시키고 소스/드레인용 폴리실리콘을 증착하고 도핑을 실시하는 단계와, 소스/드레인 라인을 형성하기 위한 제1포토레지스트 패턴을 형성하고 이를 식각 베리어로 이용하여 상기 소스/드레인용 폴리실리콘을 식각해서 소스/드레인 라인을 형성한 후 잔류 포토레지스트를 제거하는 단계와, 게이트 전극이 형성될 부위에 거의 원형의 트렌치를 형성하기 위한 제2포토레지스트 패턴을 형성하고 이를 식각 배리어로 이용하여 상기 소스/드레인용 폴리실리콘과 산화막의 일부를 식각하여 트렌치를 형성한 후, 잔류 포토레지스트를 제거하는 단계와, 측벽용 폴리실리콘을 증착하고 도핑을 실시한 후 상기 측벽용 폴리실리콘을 블랭킷 식각하여 상기 트렌치측벽에 채널영역을 형성하는 단계와, 게이트 산화막을 성장시키고 게이트용 폴리실리콘을 증착하고 도핑을 실시하는 단계 및, 게이트 전극형성을 위한 제3포토레지스트 패턴을 형성하고 이를 식각 배리어로 이용하여 상기 게이트용 폴리실리콘을 식각해서 게이트 전극을 형성하고 잔류 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 다른 박막 트랜지스터 제조 방법은, 반도체 기판 위에 산화막이 형성된 구조 상에 소스/드레인용 폴리실리콘을 증착하고 도핑을 실시하는 단계와, 소스/드레인 라인을 형성하기 위한 제1포토레지스트 패턴을 형성하고 이를 식각 배리어로 이용하여 상기 소스/드레인용 폴리실리콘을 식각한 후 잔류 포토레지스트를 제거하는 단계와, 게이트 전극이 형성될 부위에 거의 원형의 트렌치를 형성하기 위한 제2포토레지스트 패턴을 형성하고 이를 식각 배리어로 이용하여 소스/드레인용 폴리실리콘의 일부를 식각하는 단계와, 이온주입을 실시하고 어닐링하여 소스/드레인용 폴리실리콘에 주입되어 있는 이온 타입을 바꾸어 채널영역을 형성하게 한 후, 잔류 포토레지스트를 제거하는 단계와, 게이트 산화막을 성장시키고 게이트용 폴리실리콘을 증착하고 도핑을 실시하는 단계 및, 게이트 전극 형성을 위한 제3포토레지스트 패턴을 형성하고 이를 식각 배리어로 이용하여 상기 게이트용 폴리실리콘을 식각하여 게이트 전극을 형성한 후 잔류 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 한다.
이제 본 발명의 박막 트랜지스터의 제조 방법의 실시예에 대하여 첨부 도면은 참조하여 보다 상세하게 설명하게 된다. 먼저 제1a도 내지 제1d도를 참조하여 원통형의 트렌치 측벽을 따라 원형으로 채널이 형성되는 한 실시예에 대하여 설명하면 제1a도에 도시된 바와 같이 반도체 기판(1)상에 산화막(2)을 성장시키고 소스/드레인용 폴리실리콘(3)을 증착하고 POCl3로 N+형의 도핑을 실시한다. 그리고 소스/드레인 라인을 형성하기 위한 제1포토레지스트 패턴을 형성하고 이를 식각 배리어로 이용하여 소스/드레인용 폴리실리콘(3)을 식각해서 소스/드레인 라인을 형성한 후 잔류 포토레지스트를 제거한다. 다음으로 제1b도에 도시된 바와 같이 게이트 전극이 형성될 부위에 거의 원형의 트렌치를 형성하기 위한 제2포토레지스트 패턴을 형성하고 이를 식각 배리어로 이용하여 소스/드레인용 폴리실리콘(3)과 절반 두께의 산화막(2)을 식각하여 원형의 트렌치를 형성한 후, 잔류 포토레지스트를 제거한다. 그리고 측벽용 폴리실리콘(4)을 증착하고 P-형의 도핑을 실시한 후 상기 측벽용 폴리실리콘(4)을 블랭킷 식각하여 상기 트렌치의 측벽에 원형으로 채널영역을 형성한다. 다음으로 제1c도에 도시된 바와 같이 게이트 산화막(5)을 성장시키고 게이트용 폴리실리콘을 증착하고 P+형의 도핑을 실시한다. 그리고 게이트 전극 형성을 위한 제3포토레지스트 패턴을 형성하고 이를 식각 배리어로 이용하여 게이트용 폴리실리콘을 식각해서 게이트 전극(6)을 형성하고 잔류 포토레지스트를 제거한다. 전술한 바와 같은 공정을 따르면 평면도 제1d도에 도시된 바와 같이 채널이 원형의 트렌치의 벽면을 따라 형성되고 게이트 전극은 트렌치 구조를 이루어서 고집적화가 용이한 박막 트랜지스커를 형성하게 된다. 다음으로 제2a도 내지 제2d도에 도시된 바와 같이 소스/드레인용 폴리실리콘을 일부는 식각하여 트렌치를 형성하고 일부는 채널 영역으로 사용하도록 하는 실시예에 대하여 상세하게 설명하게 된다. 제2a도에 도시된 바와 같이 반도체 기판(11)위에 산화막(12)이 형성된 구조 상에 소스/드레인용 폴리실리콘(13)을 약 3000A°두께로 증착하고 POCl3으로 도핑을 실시한다. 그리고 소스/드레인 라인을 형성하기 위한 포토레지스트 패턴을 형성하고 이를 식각 배리어로 이용하여 소스/드레인용 폴리실리콘(13)을 식각한 후 잔류 포토레지스트를 제거한다. 다음으로 게이트 전극이 형성될 부위에 거의 원형의 트렌치를 형성하기 위한 포토레지스트 패턴(14)을 형성하고 이를 식각 배리어로 이용하여 상기 소스/드레인용 폴리실리콘(13)을 약 1000A° 두께만큼 남기고 식각을 실시한다. 다음으로 제2b도에 도시된 바와 같이 BF2를 이온주입하고 어닐링하여 상기 소스/드레인용 폴리실리콘에 주입되어 있는 N+형의 이온 상태를 바꾸어 P-형의 채널영역을 형성하게 한 후, 잔류 포토레지스트를 제거한다. 그리고 게이트 산화막(15)을 성장시키고 게이트용 폴리실리콘(16)을 증착하고 게이트 전극을 형성하기 위한 P+형의 도핑을 실시한다. 마지막으로 제2c도에 도시된 바와 같이 게이트 전극 형성을 위한 포토레지스트 패턴을 형성하고 이를 식각 배리어로 이용하여 게이트용 폴리실리콘(16)을 식각하여 게이트 전극(16')을 형성한 후 잔류 포토레지스트를 제거한다. 전술한 바와 같은 공정을 따르면 평면도 제2d도와 같이 소스/드레인 영역과 반대 타입의 이온 주입을 실시하여 채널 영역을 형성하고 트렌치 구조의 게이트 전극을 형성하므로서, 고집적화가 용이한 박막 트랜지스터를 형성하게 된다.
박막 트랜지스터를 제조시, 전술한 바와 같은 본 발명에 따라 소스/드레인 영역을 식각하여 원형의 트렌치 모양의 게이트 전극을 형성하므로서, 평면상의 점유면적을 줄이면서 충분한 크기의 게이트 전극을 갖는 고집적화가 용이한 박막 트랜지스터를 제조할 수 있다.
Claims (5)
- 박막 트랜지스터를 제조하는 방법에 있어서, 반도체 기판상에 산화막을 성장시키고 소스/드레인용 폴리실리콘을 증착하고 도핑을 실시하는 단계와, 소스/드레인 라인을 형성하기 위한 제1포토레지스트 패턴을 형성하고 이를 식각 배리어로 이용하여 상기 소스/드레인용 폴리실리콘을 식각해서 소스/드레인 라인을 형성한 후 잔류 포토레지스트를 제거하는 단계와, 게이트 전극이 형성될 부위에 거의 원형의 트렌치를 형성하기 위한 제2포토레지스트 패턴을 형성하고 이를 식각 배리어로 이용하여 상기 소스/드레인용 폴리실리콘과 산화막의 일부를 식각하여 트렌치를 형성한 후, 잔류 포토레지스트를 제거하는 단계와, 측벽용 폴리실리콘을 증착하고 도핑을 실시한 후 상기 측벽용 폴리실리콘을 블랭킷 식각하여 상기 트렌치 측벽에 채널영역을 형성하는 단계와, 게이트 산화막을 성장시키고 게이트용 폴리실리콘을 증착하고 도핑을 실시하는 단계 및, 게이트 전극 형성을 위한 제3포토레지스트 패턴을 형성하고 이를 식각 배리어로 이용하여 상기 게이트용 폴리실리콘을 식각해서 게이트 전극을 형성하고 잔류 포토레지스트를 제거하는 단계를 포함해서 이루어진 박막 트랜지스터 제조 방법.
- 제1항에 있어서 상기 산화막의 식각되는 부분의 두께는 기형성된 산화막 두께의 약 1/2 인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 박막 트랜지스터를 제조하는 방법에 있어서, 반도체 기판 위에 산화막이 형성된 구조상에 소스/드레인용 폴리실리콘을 증착하고 도핑을 실시하는 단계와, 소스/드레인 라인을 형성하기 위한 제1포토레지스트 패턴을 형성하고 이를 식각 배리어로 이용하여 상기 소스/드레인용 폴리실리콘을 식각한 후 잔류 포토레지스트를 제거하는 단계와, 게이트 전극이 형성될 부위에 거의 원형의 트렌치를 형성하기 위한 제2포토레지스트 패턴을 형성하고 이를 식각 배리어로 이용하여 소스/드레인용 폴리실리콘의 일부를 식각하는 단계와, 이온주입을 실시하고 어닐링하여 소스/드레인용 폴리실리콘에 주입되어 있는 이온 타입을 바꾸어 채널영역을 형성하게 한 후, 잔류 포토레지스트를 제거하는 단계와, 게이트 산화막을 성장시키고 게이트용 폴리실리콘을 증착하고 도핑을 실시하는 단계 및, 게이트 전극형성을 위한 제3포토레지스트 패턴을 형성하고 이를 식각 배리어로 이용하여 상기 게이트용 폴리실리콘을 식각하여 게이트 전극을 형성한 후 잔류 포토레지스트를 제거하는 단계를 포함해서 이루어진 박막 트랜지스터 제조 방법.
- 제3항에 있어서, 상기 소스/드레인용 폴리실리콘의 증착되는 두께는 약 3000A°이고 증착된 폴리실리콘의 식각되지 않고 잔류하는 부분의 두께는 약 1000A°인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제3항에 있어서, 상기 소스/드레인용 폴리실리콘에 도핑하는 물질은 POCl3이고 채널 영역 형성을 위하여 상기 소스/드레인 영역과 반대 이온타입으로 주입하는 물질은 BF2인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013875A KR0167890B1 (ko) | 1995-05-30 | 1995-05-30 | 박막 트랜지스터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013875A KR0167890B1 (ko) | 1995-05-30 | 1995-05-30 | 박막 트랜지스터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960043252A KR960043252A (ko) | 1996-12-23 |
| KR0167890B1 true KR0167890B1 (ko) | 1999-01-15 |
Family
ID=19415891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950013875A KR0167890B1 (ko) | 1995-05-30 | 1995-05-30 | 박막 트랜지스터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0167890B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100762232B1 (ko) * | 2005-11-25 | 2007-10-01 | 주식회사 하이닉스반도체 | 리세스된 셀어레이 트랜지스터의 제조방법 |
-
1995
- 1995-05-30 KR KR1019950013875A patent/KR0167890B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100762232B1 (ko) * | 2005-11-25 | 2007-10-01 | 주식회사 하이닉스반도체 | 리세스된 셀어레이 트랜지스터의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960043252A (ko) | 1996-12-23 |
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