KR100192474B1 - 모스 트랜지스터 제조방법 - Google Patents
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Abstract
고집적 소자의 제조에 적합한 모스 트랜지스터 제조를 위해, 기판위에 게이트 형성이후 진행되는 모스 트랜지스터 제조공정에 있어서, 저농도 이온을 주입하여 저농도 소오스/드레인 영역을 형성하기 위한 스텝, 제1산화막 및 제2산화막을 차례로 형성하고 이 제2산화막을 에치하여 게이트측벽 산화막을 형성하기 위한 스텝, 상기 게이트측벽 폴리실리콘막을 형성하는 스텝, 어닐링을 실시하여 고농도 이온을 기판에 확산시킴으로써 고농도 소오스/드레인을 형성하기 위한 스텝, 절연막을 전체적으로 증착후 포토/에치공정을 거쳐 게이와 소오스 및 드레인 각각의 콘택트를 형성하기 위한 스텝이 차례로 포함된다.
Description
제1도는 종래의 앤모스 트랜지스터 구조 단면도.
제2도는 본 발명의 앤모스 트랜지스터 구조 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 기판 2 : 게이트 산화막
3 : 게이트 폴리실리콘막 4 : 게이트 캡산화막
5 : 저농도 소오스/드레인영역 6 : 제1산화막
7 : 제2산화막 7a : 게이측벽 산화막
8, 8a : 고농도 소오스/드레인영역 9 : 언도우프된 폴리실리콘막
9a : n+형 게이트측벽 폴리실리콘막 10 : 절연막
11-13 : 메탈전극 PR : 감광제
본 발명은 모스 트랜지스터(MOS Transistor) 제조방법에 관한 것으로, 특히 고집적회로에 적당하도록 한 것이다.
종래 모스 트랜지스터 제조공정을 통상적인 앤모스(NMOS) 트랜지스터 구조인 제1도를 참조하여 약술하면 다음과 같다.
먼저, P형기판(20) 위에 필드산화막(21)을 형성하고 게이트산화막(22)과 n형 이온이 도우프된 게이트 폴리실리콘막(23)을 형성한 후 n-형 이온을 P형기판(20) 내에 주입하여 저농도 소오스/드레인(24)을 형성한다.
이어, 전체적으로 산화막을 형성한 후 RIE(Reactive Ion Etching)법으로 에치하여 게이트측벽 산화막(25)을 형성한다. 그리고 n+형 이온을 주입하여 고농도 소오스/드레인(26)(26a)을 형성한다음 전체적으로 산화막(27)을 형성한다.
이어 산화막(27) 상에 포토/에치공정을 실시하여 각 콘택트를 형성한 후 게이트 폴리실리콘막(23)과 고농도 소오스/드레인(26)(26a)상에 메탈콘택트영역을 각각 형성한다. 이어 상기 메탈콘택트영역들 내에 각 메탈전극(28)(29)(30)을 형성한다.
상기 제1도에 도시된 구조는 4M 소자를 기준으로 한 것으로 산화막(27)의 폭은 0.5㎛, 메탈전극(28)의 폭은 0.8㎛, 측벽산화막(25)의 폭은 0.2㎛, 게이트 폴리실리콘막(23)의 폭은 1.0㎛로 한 것이었다. 이와같이 상기 종래기술에 따르면, 제1도와 같이 소오스/드레인 콘택트 부위가 차지하는 폭(2a=2×1.8=3.6)과 게이트의 폭(b=1.0)과의 비율은 3.6:1이 된다.
따라서, 게이트에 비해 소오스/드레인 메탈 콘택트영역이 차지하는 비율이 너무 크므로 초고집적 모스소자의 제조에는 한계가 있었다.
본 발명은 상기 단점을 제거키 위한 것으로, 소오스/드레인 메탈 콘택트영역을 축소시킴으로써 초고집적 모스소자의 제조에 적합하도록 한 모스 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 기판위에 필드산화막과 게이트를 형성한 이후의 모스 트랜지스터 제조공정에 있어서, 설정된 게이트 측벽 스페이서 폭의 절반에 해당되는 폭만큼 게이트 측벽 산화막을 형성하기 위한 스텝과, 설정된 게이트측벽 스페이서폭의 나머지 절반에 해당되는 폭만큼에는 소오스/드레인 영역의 전극형성용 콘택트영역으론 사용될 측벽 폴리실리콘막을 형성하기 위한 스텝을 차례로 포함한다.
본 발명은 앤모스 제조공정인 첨부된 제2도 (a) 내지 제2도 (e)를 참조하여 상세히 설명하면 다음과 같다.
먼저, 제2도 (a)와 같이 P형기판(1) 위에 게이트산화막(2)과 약 6000Å의 게이트 폴리실리콘막(3) 및 약 5000Å의 게이트 캡산화막(4)을 차례로 증착한 다음 감광제(PR)를 이용하여 게이트 폭을 한정한다.
이어 제2도 (b)와 같이 포토/에치공정을 거쳐 상기 게이트산화막(2)과 게이트 폴리실리콘막(3)을 게이트 캡산화막(4)의 불필요한 부분을 제거함으로써 게이트를 완성한 다음 n-형 이온을 P형기판(1) 내에 주입하여 저농도 소오스/드레인영역(5)을 형성한다.
그리고 전체적으로 수백 Å의 열적으로 제1산화막(6)을 증착한 후 다시 CVD법으로 소정두께의 제2산화막(7)을 증착한다.
본 실시예는 앤모스의 경우에 해당되는 것이나 피모스(PMOS) 또는 시모스(CMOS) 경우에는 p-형 이온 또는 p-형 및 n-형을 동시에 이용하여 저농도 소오스/드레인 영역을 형성한다.
그리고 제2도 (c)와 같이 상기 제2산화막(7)을 RIE(Reactive Ion Etch)법으로 에치하여 게이트 측벽산화막(7a)을 형성한다. 이 게이트 측벽산화막(7a)의 폭은 게이트의 측면으로부터 약 0.2㎛ 정도이다. 이어 n+형 이온을 주입하여 고농도 소오스/드레인영역(8)(8a)을 형성한다. 이때 게이트측벽 산화막(7a)이 마스크 역할을 하게 된다.
그리고 제2도 (d)와 같이 전체적으로 언도우프된(Undoped) 폴리실리콘막(9)을 약 10,000A(1㎛)의 두께로 형성한 후 n+형 이온을 도핑시키고, RIE법으로 에치하여 고농도 소오스/드레인영역(8)(8a)의 표면을 완전히 커버하도록 n+형 게이트 측벽 폴리실리콘막(9a)을 형성한 다음 소정상태하에서 어닐링(Annealing)을 실시한다.
이때 상기 n+형 게이트 측벽 폴리실리콘막(9a)의 n+형 이온이 P형 기판(1)으로 확산되어 고농도 소오스/드레인영역(8)(8a)이 완성된다. 여기서, 피모스일 경우는 n+형 이온 대신 p+형 이온을 시모스일 경우는 n+형 및 p+형 이온을 다른 부위에 동시에 주입한다.
이때, 상기 n+게이트측벽 폴리실리콘막(9a)은 각각 소오스 및 드레인의 콘택트 영역으로 사용된다. 이때 역시 피모스 시모스의 경우에는 도핑되는 이온의 형을 달리 사용한다.
이어 제2도 (e)와 같이 전체적으로 절연막(10)을 증착하고 포토/에치공정을 거쳐 게이트 상측부위 및 n+형 게이트측벽 폴리실리콘막(9a) 상에 각각 소정의 콘택트들을 형성한 다음 이 콘택트들 내에 메탈을 증착시켜 게이트와 소오스 및 드레인의 메탈전극(11-13)을 형성한다. 여기서, 게이트의 폭(b')은 1.0㎛, 게이트 측벽의 총 폭(a')은 1.7㎛로 하였다.
이상과 같이 본 발명에 의하면 게이트측벽 폴리실리콘 형성공정을 추가하여 이 게이트측벽 폴리실리콘을 소오스와 드레인의 콘택트 영역으로 사용함으로써 소오스/드레인의 콘택트 영역과 게이트 및 필드산화막 상호간의 간격을 줄일 수 있으며, 0.5㎛ 정도의 콘택트 영역을 용이하게 한정할 수 있게 된다.
즉, 제2도 (d)에 나타낸 바와같이, 소오스/드레인 콘택트영역의 폭(a')과 게이트의 폭(b')의 비율을 약 1:1로 만들 수 있으므로 고집적 소자의 제조에 효과적이다.
Claims (1)
- 기판위에 필드산화막 및 게이트형성이후 진행되는 모스 트랜지스터 제조공정에 있어서, 게이트를 마스크로 저농도 이온을 주입하여 저농도 소오스/드레인영역을 형성하기 위한 스텝, 전체적으로 열적으로 제1산화막을 얇게 형성시킨 후 이어 제2산화막을 소정두께로 증착하고 이 제2산화막을 에치하여 게이트 측벽 산화막을 형성하기 위한 스텝, 전체적으로 언도우프된 폴리실리콘막을 증착하고 이것에 소오스/드레인영역과 동형의 고농도 이온을 도핑한 후 에치하여 소오스/드레인의 콘택트로 사용될 게이트측벽 폴리실리콘막을 각각 형성하기 위한 스텝, 어닐링을 실시하여 게이트 측벽 폴리실리콘막의 고농도 이온을 기판에 확산시킴으로써 고농도 소오스/드레인을 형성하기 위한 스텝, 절연막을 전체적으로 증착후 포토/에치공정을 거쳐 게이트 상측과 상기 게이트측벽 폴리실리콘막의 상측부위를 제거함으로써 각 콘택트를 형성하기 위한 스텝이 차례로 수행되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
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