JPH0794715A - Ｍｏｓ型トランジスタの製造方法 - Google Patents
Ｍｏｓ型トランジスタの製造方法Info
- Publication number
- JPH0794715A JPH0794715A JP23452493A JP23452493A JPH0794715A JP H0794715 A JPH0794715 A JP H0794715A JP 23452493 A JP23452493 A JP 23452493A JP 23452493 A JP23452493 A JP 23452493A JP H0794715 A JPH0794715 A JP H0794715A
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- JP
- Japan
- Prior art keywords
- forming
- substrate
- oxide film
- mos transistor
- photoresist pattern
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- Pending
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Abstract
(57)【要約】
【目的】 特に高精度の装置を用いることなく、微細ゲ
ートのMOS型トランジスタを得ることのできる製造方法
を提供する。 【構成】 P型基板１表面上の、将来ゲート電極が形成
される領域にフォトレジストパターン１１を形成した
後、このパターン１１をマスクに、りん(P)を注入しLDD
拡散層５を形成する。引き続き、砒素を注入し、ソー
ス、ドレイン拡散層７、８を形成する。次に、基板１上
のパターン１１が形成された領域以外の領域に、選択的
にシリコン酸化膜１２を形成する。パターン１１を除去
した後、開口部１３の内側にシリコン酸化膜の側壁１４
０を形成する。次に、開口部１３内で露呈している基板
１の表面にゲート酸化膜３を形成する。最後に、LPCVD
法によりポリシリコン１５を300nmの厚さで堆積し、エ
ッチバックすることによりゲート電極１５０を形成す
る。
ートのMOS型トランジスタを得ることのできる製造方法
を提供する。 【構成】 P型基板１表面上の、将来ゲート電極が形成
される領域にフォトレジストパターン１１を形成した
後、このパターン１１をマスクに、りん(P)を注入しLDD
拡散層５を形成する。引き続き、砒素を注入し、ソー
ス、ドレイン拡散層７、８を形成する。次に、基板１上
のパターン１１が形成された領域以外の領域に、選択的
にシリコン酸化膜１２を形成する。パターン１１を除去
した後、開口部１３の内側にシリコン酸化膜の側壁１４
０を形成する。次に、開口部１３内で露呈している基板
１の表面にゲート酸化膜３を形成する。最後に、LPCVD
法によりポリシリコン１５を300nmの厚さで堆積し、エ
ッチバックすることによりゲート電極１５０を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明はMOS型トランジスタの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化、高速化に
伴い、構成主要素子であるMOSトランジスタは微細化の
一途をたどっている。
伴い、構成主要素子であるMOSトランジスタは微細化の
一途をたどっている。
【０００３】以下図面を参照しながら、従来のMOS型ト
ランジスタの製造方法について説明する。
ランジスタの製造方法について説明する。
【０００４】図２は従来のLDD構造を有したNチャネルMO
S型トランジスタの製造方法を示す工程断面図である。
図２(ａ)に示すように、P型シリコン基板１上に素子分
離領域２を形成した後、厚さ１０nmのゲート酸化膜３を
形成する。ゲート酸化膜３上に多結晶シリコン膜４を３
５０nm堆積する。次に図２(ｂ)に示すように、フォトレ
ジストをマスクとしてドライエッチングを用いてゲート
電極４０を形成する。次にりん(P)イオンを例えば、ド
ーズ量２.０E１３cm-2、加速エネルギー３０keVで注入
してライトリドープトドレイン（Lightly Doped Drain
(LDD))拡散層５を形成する。次に図２(ｃ)に示すよう
に、シリコン酸化膜を１５０nm堆積した後、エッチバッ
ク法を用いて側壁６を形成する。次にゲート電極４０を
マスクとして砒素(As）イオンを例えば、ドーズ量４E１
５cm-2、加速エネルギー４０keVで注入し、ソース拡散
層７、ドレイン拡散層８を形成する。最後に、拡散層の
活性化を目的とした熱処理を行なうことにより、MOS型
トランジスタを得る。
S型トランジスタの製造方法を示す工程断面図である。
図２(ａ)に示すように、P型シリコン基板１上に素子分
離領域２を形成した後、厚さ１０nmのゲート酸化膜３を
形成する。ゲート酸化膜３上に多結晶シリコン膜４を３
５０nm堆積する。次に図２(ｂ)に示すように、フォトレ
ジストをマスクとしてドライエッチングを用いてゲート
電極４０を形成する。次にりん(P)イオンを例えば、ド
ーズ量２.０E１３cm-2、加速エネルギー３０keVで注入
してライトリドープトドレイン（Lightly Doped Drain
(LDD))拡散層５を形成する。次に図２(ｃ)に示すよう
に、シリコン酸化膜を１５０nm堆積した後、エッチバッ
ク法を用いて側壁６を形成する。次にゲート電極４０を
マスクとして砒素(As）イオンを例えば、ドーズ量４E１
５cm-2、加速エネルギー４０keVで注入し、ソース拡散
層７、ドレイン拡散層８を形成する。最後に、拡散層の
活性化を目的とした熱処理を行なうことにより、MOS型
トランジスタを得る。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の製造方法では、ゲート電極の加工限界寸法は
フォトリソグラフィー技術の解像力及びドライエッチン
グ技術によって決定されることになり、その微細化に限
界が生じるという問題がある。
うな従来の製造方法では、ゲート電極の加工限界寸法は
フォトリソグラフィー技術の解像力及びドライエッチン
グ技術によって決定されることになり、その微細化に限
界が生じるという問題がある。
【０００６】本発明はフォトリソグラフィ技術及びドラ
イエッチング技術の加工限界以上に微細化されたゲート
電極を有するMOSトランジスタの製造方法を提供するこ
とを目的とする。
イエッチング技術の加工限界以上に微細化されたゲート
電極を有するMOSトランジスタの製造方法を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のMOS型トランジスタの製造方法は、 一導電
型半導体基板表面の将来ゲート電極を形成すべき領域に
フォトレジストパターンを形成した後、前記フォトレジ
ストパターンをマスクとしてイオン注入を行ない、ソー
ス、ドレイン拡散層を形成し、次に基板表面の前記フォ
トレジストパターンが形成された領域以外の領域にシリ
コン酸化膜を選択的に形成した後、フォトレジストパタ
ーンを除去し開口部に側壁を形成した後、前記開口部に
ゲート絶縁膜を形成し、最後に、前記ゲート絶縁膜上に
導電体膜を堆積した後エッチバックし、ゲート電極を形
成するという構成を備えたものである。
めに本発明のMOS型トランジスタの製造方法は、 一導電
型半導体基板表面の将来ゲート電極を形成すべき領域に
フォトレジストパターンを形成した後、前記フォトレジ
ストパターンをマスクとしてイオン注入を行ない、ソー
ス、ドレイン拡散層を形成し、次に基板表面の前記フォ
トレジストパターンが形成された領域以外の領域にシリ
コン酸化膜を選択的に形成した後、フォトレジストパタ
ーンを除去し開口部に側壁を形成した後、前記開口部に
ゲート絶縁膜を形成し、最後に、前記ゲート絶縁膜上に
導電体膜を堆積した後エッチバックし、ゲート電極を形
成するという構成を備えたものである。
【０００８】
【作用】本発明は上記した構成によって、基板表面に形
成した開口部に側壁を設け、その間にゲート電極を形成
するため、この側壁の間隔によってゲート長が決定され
ることになり、フォトリソグラフィー装置の性能による
制約を受けることなく、比較的少ない工程で、微細なゲ
ートの形成が可能になる。
成した開口部に側壁を設け、その間にゲート電極を形成
するため、この側壁の間隔によってゲート長が決定され
ることになり、フォトリソグラフィー装置の性能による
制約を受けることなく、比較的少ない工程で、微細なゲ
ートの形成が可能になる。
【０００９】また、本発明では、ドライエッチングによ
るパターンニング（例えば、従来例で示した、ゲート電
極のパターンニング）を一切用いず、エッチバックによ
ってのみ、ゲート電極形成を含むMOS型トランジスタの
形成を行っているため、高精度のドライエッチング装置
が不要になり、将来、より微細なゲート電極を形成する
場合でも、高精度の装置に更新する必要がない。
るパターンニング（例えば、従来例で示した、ゲート電
極のパターンニング）を一切用いず、エッチバックによ
ってのみ、ゲート電極形成を含むMOS型トランジスタの
形成を行っているため、高精度のドライエッチング装置
が不要になり、将来、より微細なゲート電極を形成する
場合でも、高精度の装置に更新する必要がない。
【００１０】
【実施例】以下本発明の実施例のMOS型トランジスタの
製造方法について、図面を参照しながら説明する。図１
は本発明の実施例におけるMOS型トランジスタの製造方
法の工程断面図である。
製造方法について、図面を参照しながら説明する。図１
は本発明の実施例におけるMOS型トランジスタの製造方
法の工程断面図である。
【００１１】先ず、図１(ａ)では、P型基板１表面に、
素子分離領域２を形成した後、９００℃で８分間酸化
し、シリコン酸化膜２０を形成する。次に、既知のフォ
トリソグラフィー技術を用いたパターンニングにより、
将来ゲート電極が形成される領域にフォトレジストパタ
ーン１１を形成する。フォトレジストパターン１１の最
小幅は装置の性能により決定されるが、ここでは、0.4
μｍとする。次に、フォトレジストパターン１１をマス
クに、りん(P)を例えば、６０keVのエネルギーで基板の
法線方向と45度の角度で、1E13(cm-2)注入しLDD拡散層
５を形成する。引き続き、砒素を例えば4０keVのエネル
ギーで基板の法線方向と７度の角度で、5E15(cm-2)注入
し、ソース、ドレイン拡散層７、８を形成する。
素子分離領域２を形成した後、９００℃で８分間酸化
し、シリコン酸化膜２０を形成する。次に、既知のフォ
トリソグラフィー技術を用いたパターンニングにより、
将来ゲート電極が形成される領域にフォトレジストパタ
ーン１１を形成する。フォトレジストパターン１１の最
小幅は装置の性能により決定されるが、ここでは、0.4
μｍとする。次に、フォトレジストパターン１１をマス
クに、りん(P)を例えば、６０keVのエネルギーで基板の
法線方向と45度の角度で、1E13(cm-2)注入しLDD拡散層
５を形成する。引き続き、砒素を例えば4０keVのエネル
ギーで基板の法線方向と７度の角度で、5E15(cm-2)注入
し、ソース、ドレイン拡散層７、８を形成する。
【００１２】次に、濃度2mol/lの珪弗化水素酸（H2SiF
6）水溶液に、粒系5〜10μｍの二酸化硅素粉末を溶解、
飽和させた水溶液に、濃度0.05mol/lのホウ酸水溶液を
添加し、その液温を40℃に保ったまま、基板を２時間浸
漬することにより、厚さ200nmのシリコン酸化膜12を堆
積する。この酸化膜形成方法では、シリコン酸化膜はシ
リコン酸化膜上にのみ選択的に形成され、フォトレジス
ト上には形成されない（特開平３-２２５５１号公報参
照）ため、図１(Ｃ)に示すように、基板１上のレジスト
パターン１１が存在しない領域にのみ、シリコン酸化膜
１２が形成される。
6）水溶液に、粒系5〜10μｍの二酸化硅素粉末を溶解、
飽和させた水溶液に、濃度0.05mol/lのホウ酸水溶液を
添加し、その液温を40℃に保ったまま、基板を２時間浸
漬することにより、厚さ200nmのシリコン酸化膜12を堆
積する。この酸化膜形成方法では、シリコン酸化膜はシ
リコン酸化膜上にのみ選択的に形成され、フォトレジス
ト上には形成されない（特開平３-２２５５１号公報参
照）ため、図１(Ｃ)に示すように、基板１上のレジスト
パターン１１が存在しない領域にのみ、シリコン酸化膜
１２が形成される。
【００１３】次に、図１(ｄ)に示すように、フォトレジ
ストパターン１１を除去し、開口部１３を形成した後、
MOS型トランジスタのしきい値電圧制御、パンチスルー
ストップのために、Bをそれぞれ3e12cm-2,30keV、3e12c
m-2,60keVの条件で注入する。次に、LPCVD法により、シ
リコン酸化膜１４を100nmの厚さで堆積した後エッチバ
ックし、開口部１３の内側にシリコン酸化膜の側壁１４
０を形成する。この場合、側壁１４０の幅は約100nmと
なり、その結果、側壁間隔は約２００nmとなる。つま
り、ゲート長は、シリコン酸化膜１４の膜厚により決定
されるため、シリコン酸化膜１４の膜厚を適宜変更する
ことにより、所望のゲート長を得ることができる。この
状態で、開口部１３内で露呈している基板１の表面にゲ
ート酸化膜３を形成する。次に、LPCVD法によりポリシ
リコン１５を500nmの厚さで堆積した後、導電性をもた
せるために、リンを1e21cm-2から1e22cm-2程度ドーピン
グする。
ストパターン１１を除去し、開口部１３を形成した後、
MOS型トランジスタのしきい値電圧制御、パンチスルー
ストップのために、Bをそれぞれ3e12cm-2,30keV、3e12c
m-2,60keVの条件で注入する。次に、LPCVD法により、シ
リコン酸化膜１４を100nmの厚さで堆積した後エッチバ
ックし、開口部１３の内側にシリコン酸化膜の側壁１４
０を形成する。この場合、側壁１４０の幅は約100nmと
なり、その結果、側壁間隔は約２００nmとなる。つま
り、ゲート長は、シリコン酸化膜１４の膜厚により決定
されるため、シリコン酸化膜１４の膜厚を適宜変更する
ことにより、所望のゲート長を得ることができる。この
状態で、開口部１３内で露呈している基板１の表面にゲ
ート酸化膜３を形成する。次に、LPCVD法によりポリシ
リコン１５を500nmの厚さで堆積した後、導電性をもた
せるために、リンを1e21cm-2から1e22cm-2程度ドーピン
グする。
【００１４】最後に、図１(ｅ)に示すように、ポリシリ
コン１５をエッチバックしゲート電極１５０を形成し、
MOS型トランジスタを得る。
コン１５をエッチバックしゲート電極１５０を形成し、
MOS型トランジスタを得る。
【００１５】以上の本実施例において注目すべき点は開
口部１３に形成された、シリコン酸化膜側壁１４０の幅
により、ゲート電極１５０のゲート長が決まる点であ
り、シリコン酸化膜１４の膜厚及びそのエッチング条件
の組み合わせにより、任意に、フォトリソグラフィーの
解像力以上に微細なゲート電極を形成できる。
口部１３に形成された、シリコン酸化膜側壁１４０の幅
により、ゲート電極１５０のゲート長が決まる点であ
り、シリコン酸化膜１４の膜厚及びそのエッチング条件
の組み合わせにより、任意に、フォトリソグラフィーの
解像力以上に微細なゲート電極を形成できる。
【００１６】また、本実施例においてもう一点注目すべ
き点は、本発明ではドライエッチングによるパターンニ
ングを一切用いず、エッチバックによってのみ、ゲート
電極形成を含むMOS型トランジスタの形成を行っている
ため、高精度のドライエッチング装置が不要であり、将
来、より微細なゲート電極を形成する場合でも、高精度
の装置に更新する必要がない。
き点は、本発明ではドライエッチングによるパターンニ
ングを一切用いず、エッチバックによってのみ、ゲート
電極形成を含むMOS型トランジスタの形成を行っている
ため、高精度のドライエッチング装置が不要であり、将
来、より微細なゲート電極を形成する場合でも、高精度
の装置に更新する必要がない。
【００１７】なお、本実施例では、NチャネルMOSトラン
ジスタの例について説明したが、PチャネルMOSトランジ
スタについても、半導体基板及び各拡散層の導電型を本
実施例と逆にすれば同様の効果が得られる。
ジスタの例について説明したが、PチャネルMOSトランジ
スタについても、半導体基板及び各拡散層の導電型を本
実施例と逆にすれば同様の効果が得られる。
【００１８】また、開口部１３の側壁として、シリコン
酸化膜１４を用いたが、シリコン窒化膜等の絶縁膜でも
同様の効果が得られる。
酸化膜１４を用いたが、シリコン窒化膜等の絶縁膜でも
同様の効果が得られる。
【００１９】
【発明の効果】以上のように本発明によれば、MOS型ト
ランジスタのゲート電極を、基板上に形成した酸化膜の
開口内部に側壁を形成した状態で、その内部に導電体膜
を堆積することにより得ているため、ゲート長はサイド
ウオール間隔で決定され、特に高精度の装置を用いる事
なく、比較的少ない工程で、微細なゲートを形成するこ
とが可能になった。
ランジスタのゲート電極を、基板上に形成した酸化膜の
開口内部に側壁を形成した状態で、その内部に導電体膜
を堆積することにより得ているため、ゲート長はサイド
ウオール間隔で決定され、特に高精度の装置を用いる事
なく、比較的少ない工程で、微細なゲートを形成するこ
とが可能になった。
【図１】本発明の一実施例におけるMOS型トランジスタ
の製造方法を示す工程断面図
の製造方法を示す工程断面図
【図２】従来のMOS型トランジスタの製造方法の概略図
１ P型シリコン基板 ２ 素子分離領域 ３ ゲート酸化膜 ４ ポリシリコン ５ LDD拡散層 ６ 側壁 ７ ソース拡散層 ８ ドレイン拡散層 １１ フォトレジストパターン １２ シリコン酸化膜 １３ 開口部 １４ シリコン酸化膜 １５ ポリシリコン ２０ シリコン酸化膜 １４０ 側壁 １５０ ゲート電極
Claims (4)
- 【請求項１】一導電型半導体基板表面の将来ゲート電極
を形成すべき領域にフォトレジストパターンを形成する
第１の工程と、 前記フォトレジストパターンをマスクとして基板表面か
らイオン注入し、前記基板表面に高濃度導電層を形成す
る第２の工程と、 前記基板表面の前記フォトレジストパターンが形成され
た領域以外の領域にシリコン酸化膜を形成する第３の工
程と、 前記フォトレジストパターンを除去し開口部を形成する
第４の工程と、 前記開口部にサイドウオールを形成する第５の工程と、 前記開口部にゲート絶縁膜を形成する第６の工程と、 前記ゲート絶縁膜上に導電体膜を堆積しエッチバックす
る第７の工程とを備えたMOS型トランジスタの製造方
法。 - 【請求項２】第３の工程は、珪弗化水素酸（H2SiF6）水
溶液に二酸化硅素粉末を溶解、飽和せしめた水溶液に珪
弗化水素酸を消費するような添加物を添加して常時過飽
和状態に保たれた水溶液中に基板を浸漬せしめることに
よりシリコン酸化膜を形成することを特徴とする請求項
１記載のMOS型トランジスタの製造方法。 - 【請求項３】さらにフォトレジストパターンを形成した
後、斜め方向からのイオン注入により、低濃度導電層を
形成する工程を有することを特徴とする請求項１記載の
MOS型トランジスタの製造方法。 - 【請求項４】さらに開口部を形成した後、基板表面から
イオン注入し、パンチスルーストッパを形成する工程を
有することを特徴とする請求項１記載のMOS型トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23452493A JPH0794715A (ja) | 1993-09-21 | 1993-09-21 | Ｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23452493A JPH0794715A (ja) | 1993-09-21 | 1993-09-21 | Ｍｏｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794715A true JPH0794715A (ja) | 1995-04-07 |
Family
ID=16972382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23452493A Pending JPH0794715A (ja) | 1993-09-21 | 1993-09-21 | Ｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794715A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100275115B1 (ko) * | 1997-09-04 | 2000-12-15 | 김영환 | 스토리지도트형성방법및그를이용한단일전자메모리제조방법 |
| JP2001291867A (ja) * | 2000-03-09 | 2001-10-19 | Samsung Electronics Co Ltd | ダマシンゲート工程で自己整合コンタクトパッド形成方法 |
| KR100321707B1 (ko) * | 1998-06-29 | 2002-03-08 | 박종섭 | 반도체소자의게이트전극형성방법 |
| KR100451038B1 (ko) * | 2000-12-13 | 2004-10-02 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| KR100444016B1 (ko) * | 1997-12-01 | 2004-10-14 | 삼성전자주식회사 | 반도체 소자 형성방법 |
| KR100453910B1 (ko) * | 2003-01-30 | 2004-10-20 | 아남반도체 주식회사 | 모스 트랜지스터 제조 방법 |
| KR100503379B1 (ko) * | 2002-10-31 | 2005-07-26 | 동부아남반도체 주식회사 | 반도체 소자의 게이트 전극 형성 방법 |
| KR100604759B1 (ko) * | 1999-12-30 | 2006-07-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP2006352158A (ja) * | 1996-07-12 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
| KR100723246B1 (ko) * | 2005-12-27 | 2007-05-29 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| JP2007150321A (ja) * | 2006-11-30 | 2007-06-14 | Toshiba Corp | 半導体装置の製造方法 |
| JP2009518822A (ja) * | 2005-12-06 | 2009-05-07 | 韓國電子通信研究院 | 半導体素子の製造方法 |
-
1993
- 1993-09-21 JP JP23452493A patent/JPH0794715A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006352158A (ja) * | 1996-07-12 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP4580914B2 (ja) * | 1996-07-12 | 2010-11-17 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100275115B1 (ko) * | 1997-09-04 | 2000-12-15 | 김영환 | 스토리지도트형성방법및그를이용한단일전자메모리제조방법 |
| KR100444016B1 (ko) * | 1997-12-01 | 2004-10-14 | 삼성전자주식회사 | 반도체 소자 형성방법 |
| KR100321707B1 (ko) * | 1998-06-29 | 2002-03-08 | 박종섭 | 반도체소자의게이트전극형성방법 |
| KR100604759B1 (ko) * | 1999-12-30 | 2006-07-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP2001291867A (ja) * | 2000-03-09 | 2001-10-19 | Samsung Electronics Co Ltd | ダマシンゲート工程で自己整合コンタクトパッド形成方法 |
| KR100451038B1 (ko) * | 2000-12-13 | 2004-10-02 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| KR100503379B1 (ko) * | 2002-10-31 | 2005-07-26 | 동부아남반도체 주식회사 | 반도체 소자의 게이트 전극 형성 방법 |
| KR100453910B1 (ko) * | 2003-01-30 | 2004-10-20 | 아남반도체 주식회사 | 모스 트랜지스터 제조 방법 |
| JP2009518822A (ja) * | 2005-12-06 | 2009-05-07 | 韓國電子通信研究院 | 半導体素子の製造方法 |
| KR100723246B1 (ko) * | 2005-12-27 | 2007-05-29 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US7749878B2 (en) | 2005-12-27 | 2010-07-06 | Dongbu Hitek Co., Ltd. | Method for manufacturing a semiconductor device |
| JP2007150321A (ja) * | 2006-11-30 | 2007-06-14 | Toshiba Corp | 半導体装置の製造方法 |
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