KR19990071114A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 모스 전계 효과 트랜지스터(MOSFET)의 제조 공정시 듀얼 게이트(dual gate)의 프로파일이 동일하게 형성되도록 하고, 게이트의 두께에 따른 이온주입의 난점(難點)을 보완하기 위한 것이며, 그 구성은 반도체 기판(31)을 제공하는 공정과; 상기 반도체 기판(31)의 상면에 제 1 절연층(33)을 형성하는 공정과; 상기 제 1 절연층(33)의 상면에 제 1 폴리실리콘층(35)을 형성하는 공정과; 상기 제 1 폴리실리콘층(35)의 상면에 제 1 포토레지스트 패턴층(37)을 형성하는 공정과; 상기 제 1 폴리실리콘층(35) 및 제 1 절연층(33)을 식각하여 제 1 게이트(39)를 형성하는 공정과; 상기 상기 반도체 기판(31) 및 제 1 게이트(39) 상에 제 2 절연층(41)을 형성하는 공정과; 상기 제 2 절연층(41)의 상면에 제 2 폴리실리콘층(43)을 형성하는 공정과; 상기 제 2 폴리실리콘층(43)의 상면에 제 2 포토레지스트 패턴층(45)을 형성하는 공정과; 그리고, 상기 제 2 폴리실리콘층(43) 및 제 2 절연층(41)을 식각하여 제 2 게이트(47)를 형성하는 공정을 포함한다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 모스 전계 효과 트랜지스터(MOSFET)의 제조 공정중에서 듀얼 게이트(dual gate)의 제조 방법에 관한 것이다.
도 1(A) - 도 1(D)은 종래 MOSFET의 듀얼 게이트를 형성하는 방법을 설명하기 위한 순차적인 종단면도이다.
도 1(A)에서, 실리콘 기판(11)을 제공하고, 그 실리콘 기판(11)의 상면에 게이트 옥사이드층(13)을 형성한다. 그 게이트 옥사이드층(13)의 상면에 도핑되지 않은 폴리실리콘층(undoped polysilicon layer)(15)을 형성한다. 상기 도핑되지 않은 폴리실리콘층(15)의 상면에 제 1 포토 레지스트 패턴층(17)을 형성한다. 상기 제 1 포토레지스 패턴층(17)은 상기 전체 도핑되지 않은 폴리실리콘층(15) 중에서 n형 폴리실리콘층이 형성될 부위만 오픈 되도록 패터닝된 포토 레지스트(photo resist pattern)층이다. 이어, P+ 또는 As+와 같은 5가 이온의 이온 주입 공정을 실시하여 상기 오픈된 도핑되지 않은 폴리실리콘층(15) 내에 n형 이온으로 도핑된 폴리실리콘층 영역(15a)을 형성한다.
도 1(B)에서, 상기 제 1 포토레지스트 패턴층(17)을 제거하고, 상기 도핑되지 않은 폴리실리콘층(15)의 상면에 제 2 포토 레지스트 패턴층(19)을 형성한다. 상기 제 2 포토레지스 패턴층(19)은 상기 전체 도핑되지 않은 폴리실리콘층(15) 중에서 p형 폴리실리콘층이 형성될 부위만 오픈 되도록 패터닝된 포토 레지스트(photo resist pattern)층이다. 이어, B+ 또는 BF2+와 같은 3가 이온의 주입 공정을 실시하여 상기 제 2 포토레지스트 패턴층(19)으로부터 오픈된 도핑되지 않은 폴리실리콘층(15) 내에 p형 이온으로 도핑된 폴리실리콘층 영역(15b)을 형성한다.
도 1(C)에서, n형 및 p형 이온이 주입된 상기 폴리실리콘층(15)의 상면에 제 3 포토 레지스트 패턴층(21)을 형성한다. 상기 제 3 포토레지스트 패턴층(21)은 게이트가 형성될 부분에 대응되도록 패터닝한다.
도 1(D)에서, 상기 제 3 포토레지스트 패턴층(21)을 마스크로 이용하여 상기 n형 및 p형 이온이 주입된 상기 폴리실리콘층(15) 및 상기 게이트 옥사이드층(13)을 식각함으로써 제 1 게이트(22) 및 제 2 게이트(23)를 형성한 후, 상기 제 3 포토레지스트 패턴층(21)을 제거한다. 상기 제 1 및 제 2 게이트(22)(23)를 듀얼 게이트라 한다.
그러나, 상기와 같은 종래의 듀얼 게이트 제조 방법에 의하면, 서로 다른 이온으로 도핑된 폴리실리콘층 영역들(15a)(15b)을 동일한 식각법(etching recipe)으로 동시에 식각하여 제 1 및 제 2 게이트(22)(23)를 형성하기 때문에, 상기 제 1 게이트(22)와 제 2 게이트(23)의 프로파일(profile)이 서로 다르게 나타나는 문제점이 있었다. 또한, 상기 게이트(22)(23)의 두께를 얇게 형성해야 할 경우 그 게이트내에 이온을 도핑하기 어려워지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 모스 전계 효과 트랜지스터(MOSFET)의 제조 공정시 듀얼 게이트(dual gate)의 프로파일이 동일하게 형성되도록 하고, 게이트의 두께에 따른 이온주입의 난점(難點)을 보완하기 위한 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
상기와 같은 문제점을 해결하기 위하여 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판을 제공하는 공정과, 상기 반도체 기판의 상면에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층의 상면에 제 1 폴리실리콘층을 형성하는 공정과, 상기 제 1 폴리실리콘층의 상면에 제 1 포토레지스트 패턴층을 형성하는 공정과, 상기 제 1 포토레지스트 패턴층을 마스크로 이용하여 상기 제 1 폴리실리콘층 및 제 1 절연층을 식각하므로써 제 1 게이트를 형성하는 공정과, 상기 제 1 게이트를 포함하는 상기 반도체 기판상에 제 2 절연층을 형성하는 공정과, 상기 제 2 절연층의 상면에 제 2 폴리실리콘층을 형성하는 공정과, 상기 제 2 폴리실리콘층의 상면에 제 2 포토레지스트 패턴층을 형성하는 공정과, 그리고 상기 제 2 포토레지스트 패턴층을 마스크로 이용하여 상기 제 2 폴리실리콘층 및 제 2 절연층을 식각하므로써 제 2 게이트를 형성하는 공정을 포함하여 구성된다.
상기 제 1 폴리실리콘층은 제 1 도전형의 이온이 도핑된 폴리실리콘층이고, 제 2 폴리실리콘층은 제 2 도전형의 이온이 도핑된 폴리실리콘층이다. 상기 제 1 도전형은 n+(또는 p+)형이고 제 2 도전형은 p+(또는 n+)형이다.
도 1(A) - 도 1(D)은 종래 MOSFET의 듀얼 게이트를 형성하는 방법을 설명하기 위한 순차적인 종단면도.
도 2(A) - 도 2(E)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 순차적인 종단면도
*도면의 주요 부분에 대한 부호의 설명*
31 : 반도체 기판 33 : 제 1 절연막
35 : 제 1 폴리실리콘층 37 : 제 1 포토레지스트 패턴층
39 : 제 1 게이트 41 : 제 2 절연막
43 : 제 2 폴리실리콘층 45 : 제 2 포토레지스트 패턴층
47 : 제 2 게이트
이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 반도체 소자의 제조 방법에 대하여 설명하기로 한다.
도 2(A) - 도 2(E)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 순차적인 종단면도이다.
도 2(A)에 도시된 바와 같이, 반도체 기판(31)을 제공하고, 상기 반도체 기판(31)의 상면에 옥사이드로된 제 1 절연층(33)을 형성한다. 상기 제 1 절연층(33)의 상면에 제 1 폴리실리콘층(15)을 형성한다. 상기 제 1 폴리실리콘층(35)은 n+(또는 p+)형 이온이 도핑된 폴리실리콘층이다. 상기 제 1 폴리실리콘층(35)의 상면에 제 1 포토레지스트 패턴층(37)을 형성한다. 상기 제 1 포토레지스트 패턴층(37)은 후에 형성될 제 1 게이트(39)의 패턴에 대응하도록 형성한다.
도 2(B)에 도시된 바와 같이, 상기 제 1 포토레지스트 패턴층(37)을 마스크로 이용하여 상기 제 1 폴리실리콘층(35) 및 제 1 절연층(33)을 식각함으로써 제 1 게이트(39)를 형성한 후, 상기 제 1 포토레지스트 패턴층(37)을 제거한다.
도 2(C)에 도시된 바와 같이, 상기 반도체 기판(31)과 상기 제 1 게이트(39) 상에 옥사이드로된 제 2 절연막(41)을 형성한다.
도 2(D)에 도시된 바와 같이, 상기 절연막(41) 상에 제 2 폴리실리콘층(43)을 형성한다. 상기 제 2 폴리실리콘층(43)은 p+(또는 n+)형 이온이 도핑된 폴리실리콘층이다. 상기 제 2 폴리실리콘층(43)의 상면에 제 2 포토레지스트 패턴층(45)을 형성한다. 상기 제 2 포토레지스트 패턴층(45)은 후에 형성될 제 2 게이트(47)의 패턴에 대응하도록 형성한다.
마지막으로, 도 2(E)에 도시된 바와 같이, 상기 제 2 포토레지스트 패턴층(45)을 마스크로 이용하여 상기 제 2 폴리실리콘층(43) 및 제 2 절연층(41)을 식각함으로써 제 2 게이트(47)를 형성한 다음, 상기 제 2 포토레지스트 패턴층(45)을 제거한다.
이상, 상세히 설명한 바와 같이 본 발명에 따른 반도체 소자의 제조 방법에 의하면, 게이트내에 도핑된 폴리실리콘층을 형성하기 위하여 이온 주입 공정을 별도로 실시할 필요가 없고 인시튜(insitu)로 도핑된 폴리실리콘층을 형성하기 때문에 공정을 단순화하고, 두께가 얇은 게이트의 제조시의 단점인 이온 주입의 난점을 극복할 수 있는 효과가 있다. 또한 n형 이온이 도핑된 폴리실리콘층과 p형 이온이 도핑된 폴리실리콘층을 동시에 식각하지 않고 각각 식각하기 때문에 사용자가 원하는 제 1 및 제 2 게이트의 프로파일을 얻을 수 있고, 제 2 절연막의 형성시 그 절연막의 두께를 조절하여 NMOS와 PMOS의 게이트 옥사이드를 다르게 형성할 수 있다.

Claims (4)

  1. 반도체 기판(31)을 제공하는 공정과;
    상기 반도체 기판(31)의 상면에 제 1 절연층(33)을 형성하는 공정과;
    상기 제 1 절연층(33)의 상면에 제 1 폴리실리콘층(35)을 형성하는 공정과;
    상기 제 1 폴리실리콘층(35)의 상면에 제 1 포토레지스트 패턴층(37)을 형성하는 공정과;
    상기 제 1 폴리실리콘층(35) 및 제 1 절연층(33)을 식각하여 제 1 게이트(39)를 형성하는 공정과;
    상기 상기 반도체 기판(31) 및 제 1 게이트(39) 상에 제 2 절연층(41)을 형성하는 공정과;
    상기 제 2 절연층(41)의 상면에 제 2 폴리실리콘층(43)을 형성하는 공정과;
    상기 제 2 폴리실리콘층(43)의 상면에 제 2 포토레지스트 패턴층(45)을 형성하는 공정과; 그리고
    상기 제 2 폴리실리콘층(43) 및 제 2 절연층(41)을 식각하여 제 2 게이트(47)를 형성하는 공정을 포함하여 구성된 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 폴리실리콘층(35)은 제 1 도전형의 이온이 도핑되어 있고, 상기 제 2 폴리실리콘층(43)은 제 2 도전형의 이온이 도핑되어 있는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서, 상기 제 1 도전형은 n+형이고 제 2 도전형은 p+형인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서, 상기 제 1 도전형은 p+형이고 제 2 도전형은 n+형인 것을 특징으로 하는 반도체 소자의 제조 방법.
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