KR19980085205A - 반도체 소자의 살리사이드 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 살리사이드 제조방법에 관한 것으로, 종래 반도체 소자의 살리사이드 제조방법은 그 살리사이드를 이차원적으로 형성함으로써 고집적화로 인한 패턴의 크기가 작아 질수록 그 패턴의 상부에 형성되는 살리사이드의 크기도 작아지게 되어 살리사이드의 저항이 커지고, 결과적으로 접촉저항을 증가시켜 반도체 소자를 열화시키는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판과 필드산화막의 상부에 게이트 산화막, 게이트전극, 유전막을 순차적으로 증착하고 저농도 불순물이온을 주입하여 게이트의 측면에 저농도 소스 및 드레인을 형성하는 단계와; 상기 게이트 산화막, 게이트전극, 유전막을 포함하는 게이트의 측면에 유전막 측벽을 형성하고 고농도 불순물 이온을 이온주입하여 고농도 소스 및 드레인을 형성하는 단계와; 상기 게이트 전극의 상부에 증착된 유전막을 식각하는 단계와; 상기 유전막 측벽의 양측면에 다결정 실리콘을 증착하여 다결정 실리콘측벽을 형성하는 단계와; 상기 다결정 실리콘측벽, 게이트전극 및 고농도 소스/드레인의 상부에 티타늄이온을 주입하여 살리사이드를 형성하는 단계로 입체적인 살리사이드를 제조함으로써, 그 표면적의 증가에 의한 살리사이드의 저항감소로 인한 반도체 소자의 접합저항을 감소시켜 반도체 소자의 특성을 향상시키는 효과가 있다.
Description
본 발명은 반도체 소자의 살리사이드 제조방법에 관한 것으로, 특히 살리사이드를 3차원적으로 구현하여 살리사이드의 표면적을 증가시킴으로써, 게이트 저항을 감소시키는데 적당하도록 한 반도체 소자의 살리사이드 제조방법에 관한 것이다.
일반적으로, 살리사이드(SELF-ALIGNED SILICIDE)는 자기정렬에 의해 형성되는 실리사이드를 특별히 칭하는 명칭이며, 반도체 소자의 살리사이드는 게이트, 소스, 드레인, 전극 등의 상부에 형성되어 이후의 공정에서 금속 등과의 접합저항을 감소시키는 역할을 한다. 또한 종래의 살리사이드는 이차원적으로 형성하였으며, 이와 같은 종래 반도체 소자의 살리사이드 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1f는 종래 반도체 소자의 살리사이드 제조공정 수순단면도로서, 이에 도시한 바와 같이 P형 기판(1)의 일부에 N형 불순물이온을 주입하여 N웰(2)을 형성하고, 그 N웰(1)과 상기 P형 기판(1)의 사이에 필드산화막(3)을 증착하는 단계(도1a)와; 상기 필드산화막(3)간의 사이에 노출된 기판(1) 및 N웰(2)의 상부에 게이트산화막(4)을 증착하고, 그 게이트산화막(4)의 상부중앙에 게이트전극(5)을 형성하는 단계(도1b)와; 상기 형성된 게이트전극(5)의 하부 기판(1) 및 하부 N웰(2)과 상기 필드산화막(2)의 사이에 저농도의 N형 불순물 이온 및 저농도의 P형 불순물 이온을 주입하여 저농도 N형 소스 및 드레인(7) 및 P형 소스 및 드레인(6)을 형성하는 단계(도1c)와; 상기 게이트전극(5)의 측면에 측벽(8)을 형성하는 단계(도1d)와; 상기 측벽(8)과 필드산화막(3) 사이의 기판(1) 및 N웰(2)의 하부에 고농도 N형 소스 및 드레인(10) 과 고농도 P형 소스 및 드레인(9)을 형성하는 단계(도1e)와; 상기 측벽(8)과 필드산화막(3) 사이의 게이트산화막(4)의 상부 및 게이트전극(5)의 상부에 티타늄이온을 이온주입하여 살리사이드(11)를 형성하는 단계(도1f)로 구성된다.
이하, 상기와 같이 구성된 종래 반도체 소자의 살리사이드 제조방법을 좀더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 P형 기판(1)의 일부에 N형 불순물 이온을 이온주입하여 N웰(2)을 형성한다. 상기 P형 기판(1)의 상부에는 N형 모스 트랜지스터를 제조하고, 상기 N웰(2)의 상부에는 P형 모스 트랜지스터를 제조하여 씨모스 트랜지스터를 제조하게 되며, 상기 기판(1)과 N웰(2)간의 분리를 위한 필드산화막(3)을 상기 기판(1)과 N웰(2)의 접합면 상부에 증착한다.
그 다음, 도1b에 도시한 바와 같이 상기 필드산화막(3)으로 분리되는 기판(1)과 N웰(2)의 상부에 게이트산화막(4)을 증착하고, 그 게이트산화막(4)의 상부중앙에 게이트전극(5)을 형성한다.
그 다음, 도1c에 도시한 바와 같이 상기 게이트전극(5)과 필드산화막(3) 사이의 기판(1) 및 N웰(2)의 하부에 각각 저농도 N형 불순물 이온 및 저농도 P형 불순물 이온을 주입하여 저농도 N형 소스 및 드레인(7)과 저농도 P형 소스 및 드레인(6)을 각각 형성한다.
그 다음, 도1d에 도시한 바와 같이 상기 게이트전극(5)의 양측면에 질화막 측벽(8)을 형성한다.
그 다음, 도1e에 도시한 바와 같이 포토레지스트(도면생략)를 N웰(2)의 상부전면에 도포하고 노광한 후, 상기 게이트전극(5)의 양측면에 형성된 질화막 측벽(8)을 이온주입 마스크로 하여 그 측벽(8)과 필드산화막(3)의 사이에 노출된 P형 기판(1)의 하부에 고농도 N형 불순물 이온을 주입하여 고농도 N형 소스 및 드레인(10)을 형성하고, 상기 N웰(2)의 상부에 도포한 포토레지스트를 제거하고, 상기 고농도 N형 소스 및 드레인(10)과 저농도 N형 소스 및 드레인(7)이 그 하부에 형성된 기판(1)의 상부에 포토레지스트(도면생략)를 도포 및 노광한 후, 상기 측벽(8)과 필드산화막(3)의 사이에 노출된 N웰(2)의 하부에 고농도 P형 소스 및 드레인(9)을 형성한다.
그 다음, 도1f에 도시한 바와 같이 상기 형성된 고농도 N형 및 P형 소스, 드레인(10),(9)의 상부와 상기 게이트전극(5)의 상부에 티타늄이온을 이온주입하여 살리사이드(11)를 형성한다.
상기한 바와 같이 종래 반도체 소자의 살리사이드 제조방법은 그 살리사이드를 이차원적으로 형성함으로써 고집적화로 인한 패턴의 크기가 작아 질수록 그 패턴의 상부에 형성되는 살리사이드의 크기도 작아지게 되어 살리사이드의 저항이 커지고, 결과적으로 접촉저항을 증가시켜 반도체 소자를 열화시키는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 살리사이드의 표면적을 넓게하여 저항을 줄이는 반도체 소자의 살리사이드 제조방법의 제공에 그 목적이 있다.
도1a 내지 도1f는 종래 반도체 소자의 살리사이드 제조공정 수순단면도.
도2a 내지 도2e는 본 발명에 의한 반도체 소자의 살리사이드 제조공정 수순단면도.
*도면의 주요 부분에 대한 부호의 설명*
21:기판22:필드산화막
23:게이트 산화막24:게이트전극
25:유전막26:유전막 측벽
27:다결정 실리콘측벽28:살리사이드
상기한 바와 같은 목적은 게이트전극의 상부에 유전층을 형성하고, 그 유전층을 포함하는 게이트의 측면에 측벽을 형성한후, 상기 게이트 전극의 상부에 형성한 유전층을 식각하여 게이트 보다 높은 측벽을 형성하는 단계와, 상기 게이트 전극의 상부로 돌출된 측벽에 다결정 실리콘을 증착하여 측벽을 형성하는 단계와, 상기 다결정 실리콘 측벽과 게이트 전극에 살리사이드를 형성하는 단계로 게이트 전극의 상부에 3차원구조의 넓은 표면적을 갖는 살리사이드를 제조함으로써 달성되는 것으로, 이와 같은 본 발명에 의한 반도체 소자의 살리사이드 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2e는 본 발명 반도체 소자의 살리사이드 제조방법의 일실시예도로서, 이에 도시한 바와 같이 기판(21)과 필드산화막(22)의 상부에 게이트 산화막(23), 게이트전극(24), 유전막(25)을 순차적으로 증착하고 저농도 불순물이온을 주입하여 게이트의 측면에 저농도 소스 및 드레인(도면 미도시)을 형성하는 단계(도2a)와; 상기 게이트 산화막(23), 게이트전극(24), 유전막(25)을 포함하는 게이트의 측면에 유전막 측벽(26)을 형성하고 고농도 불순물 이온을 이온주입하여 고농도 소스 및 드레인(도면 미도시)을 형성하는 단계(도2b)와; 상기 게이트 전극(24)의 상부에 증착된 유전막(25)을 식각하는 단계(도2c)와; 상기 유전막 측벽(26)의 양측면에 다결정 실리콘을 증착하여 다결정 실리콘측벽(27)을 형성하는 단계(도2d)와; 상기 다결정 실리콘측벽(27), 게이트 전극(24) 및 고농도 소스/드레인의 상부에 티타늄이온을 주입하여 살리사이드(28)를 형성하는 단계(도2e)로 이루어진다.
이하, 상기와 같은 본 발명 반도체 소자의 살리사이드 제조방법을 좀더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(21)의 일부에 필드산화막(22)을 형성하고, 그 필드산화막(22) 및 기판(21)의 상부에 게이트 산화막(23)을 증착하고, 그 게이트 산화막(23)의 상부에 다결정 실리콘을 증착하여 게이트전극(24)을 형성한다. 또한 그 게이트전극(24)의 상부에 유전물질을 증착하여 유전막(25)을 형성한후, 소정의 게이트 패턴을 형성하여 상기 유전막(25), 게이트전극(24), 게이트 산화막(23)을 소정의 패턴으로 식각하여 게이트를 형성하며, 게이트의 양측면 기판(21)에 저농도 불순물 이온을 주입하여 저농도 소스 및 드레인을 형성한다.
그 다음, 도2b에 도시한 바와 같이 상기 게이트 산화막(23), 게이트전극(24), 유전막(25)을 포함하는 게이트의 측면에 유전막 측벽(26)을 형성하며, 그 유전막 측벽(26)의 좌우측 기판(21)의 하부에 고농도 불순물 이온을 이온주입하여 고농도 소스 및 드레인을 형성한다.
그 다음, 도2c에 도시한 바와 같이 상기 게이트전극(24)의 상부에 증착된 유전막(25)을 식각하여 상기 유전막 측벽(26)이 게이트전극(24)의 상부에 돌출 되도록 한다.
그 다음, 도2d에 도시한 바와 같이 다결정실리콘을 증착하여 상기 돌출된 유전막 측벽(26)의 양측면, 즉 각각이 게이트 전극(24)의 상부 및 유전막 측벽(26)의 측면에 접합되고, 기판(21)과 상기 유전막 측벽(26)의 측면에 접합하도록 다결정 실리콘측벽(27)을 형성한다.
그 다음, 도2e에 도시한 바와 같이 상기 다결정 실리콘측벽(27), 게이트 전극(24), 고농도 소스 및 드레인의 상부에 티타늄이온을 주입하여 그 다결정 실리콘측벽(27), 게이트 전극(24), 고농도 소스 및 드레인의 상부에 살리사이드(28)를 형성한다. 이때의 살리사이드(28)는 상기 다결정 실리콘측벽(27)과 게이트전극(24)에 형성되어 그 표면적이 넓은 특징이 있다.
상기한 바와 같이 본 발명 반도체 소자의 살리사이드 제조방법은 게이트 양측면의 측벽을 높게 형성하고, 그 측벽의 양측면에 다결정 실리콘측벽을 형성한후, 그 다결정 실리콘측벽과 게이트전극에 입체적인 살리사이드를 형성함으로써, 그 표면적의 증가에 의한 살리사이드의 저항감소로 인한 반도체 소자의 접합저항을 감소시켜 반도체 소자의 특성을 향상시키는 효과가 있다.
Claims (1)
- 게이트 및 측벽을 형성하는 단계와, 이온주입으로 소스 및 드레인을 형성하는 단계와, 상기 게이트, 소스 및 드레인에 이온을 주입하여 살리사이드를 제조하는 반도체 소자의 살리사이드 제조방법에 있어서, 상기 측벽을 게이트보다 높게 형성하고, 그 측벽의 양측면에 다결정 실리콘 측벽을 형성하는 단계를 더 포함하여 된 것을 특징으로 하는 반도체 소자의 살리사이드 제조방법.
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| KR1019970021203A KR19980085205A (ko) | 1997-05-28 | 1997-05-28 | 반도체 소자의 살리사이드 제조방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100632047B1 (ko) * | 2002-09-17 | 2006-10-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 형성 방법 |
| KR100674645B1 (ko) * | 2002-02-25 | 2007-01-25 | 매그나칩 반도체 유한회사 | 반도체 소자 제조 방법 |
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1997
- 1997-05-28 KR KR1019970021203A patent/KR19980085205A/ko not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100632047B1 (ko) * | 2002-09-17 | 2006-10-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 형성 방법 |
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Patent event code: PA02012R01D Patent event date: 19970528 Comment text: Request for Examination of Application |
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| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 19990820 Patent event code: PE09021S01D |
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| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 19991103 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 19990820 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |