KR100348312B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100348312B1 KR100348312B1 KR1020000041989A KR20000041989A KR100348312B1 KR 100348312 B1 KR100348312 B1 KR 100348312B1 KR 1020000041989 A KR1020000041989 A KR 1020000041989A KR 20000041989 A KR20000041989 A KR 20000041989A KR 100348312 B1 KR100348312 B1 KR 100348312B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- region
- well
- polysilicon layer
- mask
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 229920005591 polysilicon Polymers 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 150000002500 ions Chemical class 0.000 claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 8
- 230000009977 dual effect Effects 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 26
- 238000002955 isolation Methods 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000004886 process control Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 듀얼 게이트를 형성시 공정단순화를 위한 반도체 소자의 제조방법에 관한 것으로서, 제 1 영역과 제 2 영역으로 정의된 반도체 기판의 제 1 영역에 제 1 도전형 웰을 형성하는 단계와, 상기 반도체 기판의 전면에 게이트 절연막 및 언도우프트 폴리 실리콘층을 차례로 형성하는 단계와, 상기 제 1 영역에만 마스크층을 형성하는 단계와, 상기 마스크층을 마스크로 이용하여 상기 반도체 기판의 제 2 영역에 제 2 도전형 웰을 형성하는 단계와, 상기 마스크층을 마스크로 이용하여 상기 폴리 실리콘층에 제 1 도전형 불순물 이온을 도핑하는 단계와, 상기 마스크층을 제거하는 단계와, 상기 폴리 실리콘층을 선택적으로 제거하여 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 양측의 제 1 도전형 웰과 제 2 도전형 웰에 각각 반대 도전형의 불순물 이온을 선택적으로 주입하여 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 듀얼 게이트(DualGate)를 형성하는 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 0.25㎛ 이하급 로직(Logic)공정에서 적용되고 있는 듀얼 게이트 전극는 언도우프트 폴리 실리콘(Undoped Polysilicon)을 증착하고, n-채널 게이트에 n형 불순물을 이온주입하고, p-채널 게이트에는 p형 불순물을 이온주입하여 n형과 p형 게이트 전극을 독립적으로 형성한다.
이때 사용되는 n형 불순물은 주로 P 또는 As를 사용하고, p형 불순물로는 B+ 또는 BF2를 사용한다.
한편, 도핑(Doping) 공정의 1차 목표는 도핑 효율을 최대화하는 것이며, 2차적으로 공정단순화 측면에서 도핑 공정을 추가 마스크 스텝(Step)없이 기존의 정션(Junction) 공정을 조절하여 동시에 이온주입하는 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)의 필드영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(12)을 형성하고, 상기 반도체 기판(11)에 선택적으로 n형 불순물 또는 p형 불순물을 고에너지(High Energy) 이온주입하여 반도체 기판(11) 표면내에 P-웰(P-well)(13)과 N-웰(N-well)(14)을 각각 형성한다.
즉, 상기 P-웰(13)을 형성할 때는 N-웰(14)이 형성될 측을 마스킹한 후에 p형 불순물 이온을 주입하고, 반대로 N-웰(14)을 형성할 때는 P-웰(13)이 형성될 영역을 마스킹한 후에 n형 불순물 이온을 주입한다.
이어, 상기 반도체 기판(11)의 전면에 게이트 절연막(15)을 형성하고, 상기 게이트 절연막(15)상에 언도우프트 폴리 실리콘층(16)을 형성한다.
도 1b에 도시한 바와 같이, 상기 폴리 실리콘층(16)상에 제 1 포토레지스트(17)를 도포한 후, 노광 및 현상공정으로 N-웰(14)의 상측에만 남도록 제 1 포토레지스트(17)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(17)를 마스크로 이용하여 상기 P-웰(13) 상측의 폴리 실리콘층(16)에 p형 불순물 이온을 도핑한다.
도 1c에 도시한 바와 같이, 상기 제 1 포토레지스트(17)를 제거하고, 포토 및 식각공정을 통해 상기 폴리 실리콘층(16)을 선택적으로 제거하여 P-웰(13)과 N-웰(14)의 상측에 제 1, 제 2 게이트 전극(16a,16b)을 각각 형성한다.
이어, 상기 반도체 기판(11)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 제 1, 제 2 게이트 전극(16a,16b)의 양측면에 절연막 측벽(18)을 형성한다.
그리고 상기 반도체 기판(11)의 전면에 제 2 포토레지스트(19)를 도포한 후, 노광 및 현상공정으로 N-웰(14)의 상측에만 남도록 제 2 포토레지스트(19)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(19) 및 제 1 게이트 전극(16a)을 마스크로 이용하여 노출된 P-웰(13)에 n형 불순물 이온(예를 들면 As)을 주입하여 제 1 소오스/드레인 불순물 영역(20a)(이하, n-정션이라고도 한다)을 형성한다.
한편, 공정단순화 측면에서 n형 도핑을 위해 도 1b의 공정을 생략하고, 도 1c의 제 1 소오스/드레인 불순물 영역(20a)의 공정에서 n-게이트 도핑과 n-정션 이온주입을 동시에 행하는 경우도 있으나, 이 경우에는 정션 프로파일(Junction Profile)과 도핑 효율을 동시에 만족시키기 어려워 공정 제어도를 저하시킨다.
이러한 현상은 게이트 도핑에 주로 사용되는 불순물 이온(P)과 정션 형성에 사용되는 불순물 이온(As+)간의 열확산 계수 차이에서 발생한다.
도 1d에 도시한 바와 같이, 상기 제 2 포토레지스트(19)를 제거하고, 상기 반도체 기판(11)의 전면에 제 3 포토레지스트(21)를 도포한 후, 노광 및 현상공정으로 P-웰(13) 상측에만 남도록 제 3 포토레지스트(21)를 패터닝한다.
이어, 상기 패터닝된 제 3 포토레지스트(21) 및 제 2 게이트 전극(16b)을 마스크로 이용하여 노출된 N-웰(14)에 p형 불순물 이온(11B+또는 49BF2)을 주입하여 제 2 소오스/드레인 불순물 영역(20b)을 형성한다.
한편, 상기 N-웰(14) 상측에 형성된 제 2 게이트 전극(16b)은 제 2 소오스/드레인 불순물 영역(20b) 형성시 주입된 p형 불순물 이온이 도핑된다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, n-게이트 도핑을 별도의 마스크 공정을 이용하여 진행함으로 공정 스텝이 증가하여 제조 TAT(Turn Around Time)를 증가시키어 제조 코스트 증가 및 수율 감소를 초래한다.
둘째, n형 소오스/드레인 불순물 영역에서 n-게이트 도핑공정을 동시에 진행하는 경우 게이트 도핑 효율과 쉐도우 정션(Shallow Junction) 형성의 두 가지 목적을 동시에 만족할 수 없어 소자 퍼포먼스(Performance)의 감소를 초래한다.
셋째, 게이트 도핑 효율과 정션 공정이 연계되어 있어 공정제어 능력이 떨어짐으로써 양산 수율 향상의 제약이 따른다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 n-게이트 도핑을 P-웰 이온주입 공정에서 진행함으로서 공정단순화 및 TAT 감소 그리고 수율 증가 및 n-게이트 도핑 공정의 안정성을 향상하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자 격리막
33 : N-웰 34 : 게이트 절연막
35 : 폴리 실리콘층 36 : 제 1 포토레지스트
37 : P-웰 38 : 절연막 측벽
39 : 제 2 포토레지스트 40a : 제 1 소오스/드레인 불순물 영역
40b : 제 2 소오스/드레인 불순물 영역
41 : 제 3 포토레지스트 35a,35b : 제 1, 제 2 게이트 전극
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 제 1 영역과 제 2 영역으로 정의된 반도체 기판의 제 1 영역에 제 1 도전형 웰을 형성하는 단계와, 상기 반도체 기판의 전면에 게이트 절연막 및 언도우프트 폴리 실리콘층을 차례로 형성하는 단계와, 상기 제 1 영역에만 마스크층을 형성하는 단계와, 상기 마스크층을 마스크로 이용하여 상기 반도체 기판의 제 2 영역에 제 2 도전형 웰을 형성하는 단계와, 상기 마스크층을 마스크로 이용하여 상기 폴리 실리콘층에 제 1 도전형 불순물 이온을 도핑하는 단계와, 상기 마스크층을 제거하는 단계와, 상기 폴리 실리콘층을 선택적으로 제거하여 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 양측의 제 1 도전형 웰과 제 2 도전형 웰에 각각 반대 도전형의 불순물 이온을 선택적으로 주입하여 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)의 필드영역에 STI 구조를 갖는 소자 격리막(32)을 형성하고, 마스크 및 이온주입 공정을 이용하여 상기 반도체 기판(31)에 N-웰(33)을 선택적으로 형성한다.
이어, 상기 반도체 기판(31)의 전면에 게이트 절연막(34)을 형성하고, 상기 게이트 절연막(34)상에 언도우프트(Undoped) 폴리 실리콘층(35)을 형성한다.
도 2b에 도시한 바와 같이, 상기 반도체 기판(31)상에 제 1 포토레지스트(36)를 도포한 후, 노광 및 현상공정으로 상기 N-웰(33) 상측에만 남도록 제 1 포토레지스트(36)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(36)를 마스크로 이용하여 보론(B) 이온을 상기 반도체 기판(31)의 표면내에 주입하여 P-웰(37)을 형성한다.
계속해서 상기 제 1 포토레지스트(37)를 마스크로 이용하여 상기 노출된 폴리 실리콘층(35)내에 인(P) 이온을 도핑한다.
즉, 상기 P-웰(37)과 폴리 실리콘층(35)내에 도핑되는 불순물 이온은 불순물과 이온주입 에너지를 조절하여 P-웰(37)과 폴리 실리콘층(35)의 도핑을 동시에 진행한다.
한편, 상기 P-웰(37) 형성시 상기 폴리 실리콘층(35)을 관통해서 반도체 기판(31) 표면내에 주입되어야 하므로 종래의 방법에 비해 고에너지로 보론 이온을 주입하여 형성한다.
도 2c에 도시한 바와 같이, 상기 제 1 포토레지스트(36)를 제거하고, 포토 및 식각공정을 통해 상기 폴리 실리콘층(35)을 선택적으로 제거하여 P-웰(37)과 N-웰(34)의 상측에 제 1, 제 2 게이트 전극(35a,35b)을 각각 형성한다.
이어, 상기 반도체 기판(31)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 제 1, 제 2 게이트 전극(35a,35b)의 양측면에 절연막 측벽(38)을 형성한다.
그리고 상기 반도체 기판(31)의 전면에 제 2 포토레지스트(39)를 도포한 후, 노광 및 현상공정으로 N-웰(33)의 상측에만 남도록 제 2 포토레지스트(39)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(39) 및 제 1 게이트 전극(35a)을 마스크로 이용하여 노출된 P-웰(37)에 n형 불순물 이온(예를 들면 As)을 주입하여 제 1 소오스/드레인 불순물 영역(40a)을 형성한다.
도 2d에 도시한 바와 같이, 상기 제 2 포토레지스트(39)를 제거하고, 상기 반도체 기판(31)의 전면에 제 3 포토레지스트(41)를 도포한 후, 노광 및 현상공정으로 P-웰(37) 상측에만 남도록 제 3 포토레지스트(41)를 패터닝한다.
이어, 상기 패터닝된 제 3 포토레지스트(41) 및 제 2 게이트 전극(35b)을 마스크로 이용하여 노출된 N-웰(33)에 p형 불순물 이온(11B+또는 49BF2)을 주입하여 제 2 소오스/드레인 불순물 영역(40b)을 형성한다.
한편, 상기 N-웰(33) 상측에 형성된 제 2 게이트 전극(35b)은 제 2 소오스/드레인 불순물 영역(40b) 형성시 주입된 p형 불순물 이온이 도핑된다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있습니다.
첫째, P웰과 그 위에 형성된 폴리 실리콘층에 불순물 이온이 도핑시 한 번의 마스킹 공정을 사용함으로서 공정을 단순화함으로 공정 비용을 감소하며 제조 TAT를 줄일 수 있다.
둘째, n-형 정션 공정에서 n-게이트 도핑을 동시에 진행하는 경우보다 게이트 도핑 공정과 정션 이온주입 공정을 분리함으로서 각 공정의 제어능력을 향상할 수 있다.
셋째, 게이트 절연막 및 폴리 실리콘 증착후에 P-웰 이온주입 공정을 진행함으로서 게이트 절연막 형성공정에서 P-웰 표면 프로파일이 변형되는 것을 최소화할 수 있어 NMOS 트랜지스터의 좁은 채널 효과(Narrow Channel Effect) 감소를 위한 공정 제어 능력을 향상할 수 있다.
Claims (2)
- 제 1 영역과 제 2 영역으로 정의된 반도체 기판의 제 1 영역에 제 1 도전형 웰을 형성하는 단계;상기 반도체 기판의 전면에 게이트 절연막 및 언도우프트 폴리 실리콘층을 차례로 형성하는 단계;상기 제 1 영역에만 마스크층을 형성하는 단계;상기 마스크층을 마스크로 이용하여 상기 반도체 기판의 제 2 영역에 제 2 도전형 웰을 형성하는 단계;상기 마스크층을 마스크로 이용하여 상기 폴리 실리콘층에 제 1 도전형 불순물 이온을 도핑하는 단계;상기 마스크층을 제거하는 단계;상기 폴리 실리콘층을 선택적으로 제거하여 제 1, 제 2 게이트 전극을 형성하는 단계;상기 제 1, 제 2 게이트 전극 양측의 제 1 도전형 웰과 제 2 도전형 웰에 각각 반대 도전형의 불순물 이온을 선택적으로 주입하여 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 도전형 웰과 폴리 실리콘층내에 도핑하는 제 1 도전형 불순물 이온은 불순물과 이온주입 에너지를 조절하여 동시에 진행하는 것을특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000041989A KR100348312B1 (ko) | 2000-07-21 | 2000-07-21 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000041989A KR100348312B1 (ko) | 2000-07-21 | 2000-07-21 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020008952A KR20020008952A (ko) | 2002-02-01 |
| KR100348312B1 true KR100348312B1 (ko) | 2002-08-10 |
Family
ID=19679244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000041989A KR100348312B1 (ko) | 2000-07-21 | 2000-07-21 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100348312B1 (ko) |
-
2000
- 2000-07-21 KR KR1020000041989A patent/KR100348312B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020008952A (ko) | 2002-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10200109A (ja) | 半導体装置及びその製造方法及び半導体基板 | |
| US5612240A (en) | Method for making electrical connections to self-aligned contacts that extends beyond the photo-lithographic resolution limit | |
| KR100249159B1 (ko) | 반도체 소자의 제조방법 | |
| JP2003188277A (ja) | 二重ゲート酸化物層を形成する方法 | |
| KR100348312B1 (ko) | 반도체 소자의 제조방법 | |
| KR19990069745A (ko) | 씨모스 소자 및 그 제조방법 | |
| KR100718772B1 (ko) | 반도체 소자 제조방법 | |
| US6232162B1 (en) | Method of complementary metal-oxide semiconductor | |
| KR20010066327A (ko) | 듀얼 게이트전극 제조방법 | |
| KR19980034614A (ko) | 씨모스 소자의 구조 및 제조방법 | |
| KR100399911B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100198641B1 (ko) | Cmos 소자의 구조 및 제조방법 | |
| KR100275960B1 (ko) | 반도체장치의 제조방법 | |
| KR100234718B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100321758B1 (ko) | 반도체소자의제조방법 | |
| KR20010054164A (ko) | 듀얼 에스티아이(ｓｔｉ) 웰 형성방법 | |
| KR100198648B1 (ko) | 디램의 시모스 제조 방법 | |
| KR100396711B1 (ko) | 반도체 소자의 제조방법 | |
| KR100268928B1 (ko) | 반도체소자제조방법 | |
| KR20020000293A (ko) | 시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법 | |
| CN113506739A (zh) | Core MOS器件及工艺方法 | |
| KR100327438B1 (ko) | 저전압 트랜지스터의 제조방법 | |
| KR19980085205A (ko) | 반도체 소자의 살리사이드 제조방법 | |
| KR100503358B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100429229B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130620 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20140618 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20150617 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20160620 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20170626 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20180618 Year of fee payment: 17 |
|
| FPAY | Annual fee payment |
Payment date: 20190619 Year of fee payment: 18 |