JPH10200109A - 半導体装置及びその製造方法及び半導体基板 - Google Patents
半導体装置及びその製造方法及び半導体基板Info
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Abstract
(57)【要約】
【課題】 ゲートの局所的な被覆率の差を低減し、プロ
セス中の光の近接効果、ローディング効果を緩和し、ゲ
ートの寸法変動を改善してバラツキの少ないゲートを形
成して特性のバラツキが改善された半導体装置を提供す
る。 【解決手段】 ＭＯＳＦＥＴのゲート形成時にゲート以
外の領域に、このゲートと分離されたレジストパターン
をリソグラフィプロセスにて形成し、ゲート形成時に同
時にダミーゲートパターンを形成する。これにより各ゲ
ート周辺のパターン密度を均一にし、リソグラフィ工程
での近接効果、リソグラフィ工程の現像、エッチング工
程でのローディング効果等によるゲート寸法のバラツキ
を低減し、ゲート寸法精度の制御性を改善し、より高性
能な半導体装置ができる。またポケット領域はゲート近
傍のみに形成され、それ以外のソース／ドレイン領域下
には形成されないので接合容量の増大しない高性能なデ
バイス構造が実現できる。
セス中の光の近接効果、ローディング効果を緩和し、ゲ
ートの寸法変動を改善してバラツキの少ないゲートを形
成して特性のバラツキが改善された半導体装置を提供す
る。 【解決手段】 ＭＯＳＦＥＴのゲート形成時にゲート以
外の領域に、このゲートと分離されたレジストパターン
をリソグラフィプロセスにて形成し、ゲート形成時に同
時にダミーゲートパターンを形成する。これにより各ゲ
ート周辺のパターン密度を均一にし、リソグラフィ工程
での近接効果、リソグラフィ工程の現像、エッチング工
程でのローディング効果等によるゲート寸法のバラツキ
を低減し、ゲート寸法精度の制御性を改善し、より高性
能な半導体装置ができる。またポケット領域はゲート近
傍のみに形成され、それ以外のソース／ドレイン領域下
には形成されないので接合容量の増大しない高性能なデ
バイス構造が実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法において、ＭＯＳＦＥＴのゲートの形成方
法、及びゲートをマスクパターンとして形成する拡散層
の不純物プロファイルに関するものである。
の製造方法において、ＭＯＳＦＥＴのゲートの形成方
法、及びゲートをマスクパターンとして形成する拡散層
の不純物プロファイルに関するものである。
【０００２】
【従来の技術】半導体素子の製造における微細化技術の
進歩は、１チップ上により多くのデバイスの集積化を可
能にし、さらにより高性能なデバイスの開発を支えてき
た。この様な背景の中で微細なデバイスの集合体である
半導体装置（ＬＳＩ）では、個々のデバイスの性能バラ
ツキをいかにプロセス的に抑えるかが重要となる。図１
２乃至図１４の工程断面図を参照して従来の半導体装置
の製造方法を説明する。シリコン半導体基板１の表面領
域に、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを形成する不
純物拡散領域としてｐ型不純物領域（ｐウエル）２及び
ｎ型不純物拡散領域（ｎウエル）３を形成する。この
後、素子を電気的に分離するためのフィールド酸化膜
（ＳｉＯ2 ）４を選択酸化法を用いて形成する。次に、
ＭＯＳＦＥＴが形成されるシリコン半導体基板表面領域
の不純物濃度がそれぞれのＭＯＳＦＥＴに対して所望の
しきい値電圧（Ｖth）になるように、必要な不純物プロ
ファイルを、それぞれの領域に対しリソグラフィプロセ
スで形成したフォトレジストをマスクに用いてイオン注
入法により形成する。次に、シリコン半導体基板上にゲ
ート絶縁膜として用いるシリコン酸化膜５を熱酸化法で
形成し、その上に多結晶シリコン膜６をＬＰＣＶＤ(Low
Pressure Chemical Vapour Deposition) 法などにより
形成する。
進歩は、１チップ上により多くのデバイスの集積化を可
能にし、さらにより高性能なデバイスの開発を支えてき
た。この様な背景の中で微細なデバイスの集合体である
半導体装置（ＬＳＩ）では、個々のデバイスの性能バラ
ツキをいかにプロセス的に抑えるかが重要となる。図１
２乃至図１４の工程断面図を参照して従来の半導体装置
の製造方法を説明する。シリコン半導体基板１の表面領
域に、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを形成する不
純物拡散領域としてｐ型不純物領域（ｐウエル）２及び
ｎ型不純物拡散領域（ｎウエル）３を形成する。この
後、素子を電気的に分離するためのフィールド酸化膜
（ＳｉＯ2 ）４を選択酸化法を用いて形成する。次に、
ＭＯＳＦＥＴが形成されるシリコン半導体基板表面領域
の不純物濃度がそれぞれのＭＯＳＦＥＴに対して所望の
しきい値電圧（Ｖth）になるように、必要な不純物プロ
ファイルを、それぞれの領域に対しリソグラフィプロセ
スで形成したフォトレジストをマスクに用いてイオン注
入法により形成する。次に、シリコン半導体基板上にゲ
ート絶縁膜として用いるシリコン酸化膜５を熱酸化法で
形成し、その上に多結晶シリコン膜６をＬＰＣＶＤ(Low
Pressure Chemical Vapour Deposition) 法などにより
形成する。
【０００３】次に、リソグラフィプロセスによりゲート
電極パターンをフォトレジスト７に転写し（図１２
（ａ））、これをマスクにして、方向性をもち、ＳｉＯ
2 に対してエッチング選択比を持つＲＩＥ(Reactive Io
n Etching)などの異方性エッチングを多結晶シリコン膜
６に対して行うことにより、所定のパターンを有するゲ
ート８を形成する。この後、レジストを剥離後、ゲート
エッジの電界集中緩和のためシリコン半導体基板１のｐ
ウエル２及びｎウエル３上に形成されたゲート８の表面
に厚さ１０ｎｍ程度の酸化膜９を形成する（図１２
（ｂ））。次に、フォトレジストパターン１０を半導体
基板１上に形成し、ｎウエル３をフォトレジストパター
ン１０で被覆する。そして、フォトレジストパターン１
０とｐウエル２上のゲート８をマスクにしてイオン注入
を行って、エクステンション（Ｅｘｔｅｎｔｉｏｎ）領
域と呼ばれる５Ｅ１８〜１Ｅ２０ｃｍ-3程度の濃度とな
る中濃度領域で浅く急峻な不純物プロファイルを持つ不
純物拡散領域（ｎ型エクステンション領域）１１を形成
する（図１３（ａ））。
電極パターンをフォトレジスト７に転写し（図１２
（ａ））、これをマスクにして、方向性をもち、ＳｉＯ
2 に対してエッチング選択比を持つＲＩＥ(Reactive Io
n Etching)などの異方性エッチングを多結晶シリコン膜
６に対して行うことにより、所定のパターンを有するゲ
ート８を形成する。この後、レジストを剥離後、ゲート
エッジの電界集中緩和のためシリコン半導体基板１のｐ
ウエル２及びｎウエル３上に形成されたゲート８の表面
に厚さ１０ｎｍ程度の酸化膜９を形成する（図１２
（ｂ））。次に、フォトレジストパターン１０を半導体
基板１上に形成し、ｎウエル３をフォトレジストパター
ン１０で被覆する。そして、フォトレジストパターン１
０とｐウエル２上のゲート８をマスクにしてイオン注入
を行って、エクステンション（Ｅｘｔｅｎｔｉｏｎ）領
域と呼ばれる５Ｅ１８〜１Ｅ２０ｃｍ-3程度の濃度とな
る中濃度領域で浅く急峻な不純物プロファイルを持つ不
純物拡散領域（ｎ型エクステンション領域）１１を形成
する（図１３（ａ））。
【０００４】次に、フォトレジストパターン１０を除去
してからｐウエル２を被覆するフォトレジストパターン
１０′を形成し、これとｎウエル３上のゲート８をマス
クにイオン注入を行って、５Ｅ１８〜１Ｅ２０ｃｍ-3程
度の濃度となる中濃度領域で浅く急峻な不純物プロファ
イルを持つ不純物拡散領域（ｎ型エクステンション領
域）１２を形成する（図１３（ｂ））。この不純物拡散
領域１１、１２は、レジストパターン剥離後１０００
℃、３０秒程度のアニールにより活性化する。従来のＬ
ＤＤ構造を有するＭＯＳＦＥＴのＬＤＤ領域は、不純物
濃度が５Ｅ１８ｃｍ-3より低濃度であり、エクステンシ
ョン領域に比較して低濃度領域に相当する。一方、ＭＯ
ＳＦＥＴのソース／ドレイン領域は、通常１Ｅ２０ｃｍ
-3程度であり高濃度領域に相当する。したがって、濃度
により半導体基板の不純物拡散領域を規定すると、ＬＤ
Ｄ領域、エクステンション領域及びソース／ドレイン領
域は、順に低濃度領域、中濃度領域及び高濃度領域とす
ることができる。
してからｐウエル２を被覆するフォトレジストパターン
１０′を形成し、これとｎウエル３上のゲート８をマス
クにイオン注入を行って、５Ｅ１８〜１Ｅ２０ｃｍ-3程
度の濃度となる中濃度領域で浅く急峻な不純物プロファ
イルを持つ不純物拡散領域（ｎ型エクステンション領
域）１２を形成する（図１３（ｂ））。この不純物拡散
領域１１、１２は、レジストパターン剥離後１０００
℃、３０秒程度のアニールにより活性化する。従来のＬ
ＤＤ構造を有するＭＯＳＦＥＴのＬＤＤ領域は、不純物
濃度が５Ｅ１８ｃｍ-3より低濃度であり、エクステンシ
ョン領域に比較して低濃度領域に相当する。一方、ＭＯ
ＳＦＥＴのソース／ドレイン領域は、通常１Ｅ２０ｃｍ
-3程度であり高濃度領域に相当する。したがって、濃度
により半導体基板の不純物拡散領域を規定すると、ＬＤ
Ｄ領域、エクステンション領域及びソース／ドレイン領
域は、順に低濃度領域、中濃度領域及び高濃度領域とす
ることができる。
【０００５】次に、半導体基板１全面にＳｉ3 Ｎ4 を厚
さ１００ｎｍ程度ＬＰＣＶＤ法により堆積し、これを、
例えば、ＲＩＥなどの異方性エッチングにより、下の酸
化膜（ＳｉＯ2 ）９と選択的にエッチングし、ゲート８
の側面に側壁絶縁膜１３を形成する。さらに、先のエク
ステンションの形成と同様にリソグラフィプロセスによ
り形成したレジストパターン（図示せず）とゲートをマ
スクとして、１Ｅ２０〜１Ｅ２１ｃｍ-3程度の高濃度不
純物領域１４、１５をｎＭＯＳＦＥＴそれぞれに対して
イオン注入法により形成し、１０００℃、３０秒程度の
アニールによりこの不純物領域を活性化する。ｐウエル
２に形成されるｎＭＯＳＦＥＴの不純物拡散領域は、ｎ
型ソース／ドレイン領域１４となり、ｎウエル３に形成
されるｐＭＯＳＦＥＴの不純物拡散領域は、ｐ型ソース
／ドレイン領域１５になる。
さ１００ｎｍ程度ＬＰＣＶＤ法により堆積し、これを、
例えば、ＲＩＥなどの異方性エッチングにより、下の酸
化膜（ＳｉＯ2 ）９と選択的にエッチングし、ゲート８
の側面に側壁絶縁膜１３を形成する。さらに、先のエク
ステンションの形成と同様にリソグラフィプロセスによ
り形成したレジストパターン（図示せず）とゲートをマ
スクとして、１Ｅ２０〜１Ｅ２１ｃｍ-3程度の高濃度不
純物領域１４、１５をｎＭＯＳＦＥＴそれぞれに対して
イオン注入法により形成し、１０００℃、３０秒程度の
アニールによりこの不純物領域を活性化する。ｐウエル
２に形成されるｎＭＯＳＦＥＴの不純物拡散領域は、ｎ
型ソース／ドレイン領域１４となり、ｎウエル３に形成
されるｐＭＯＳＦＥＴの不純物拡散領域は、ｐ型ソース
／ドレイン領域１５になる。
【０００６】このソース／ドレイン領域１４、１５は、
先のエクステンション領域１１、１２がＭＯＳＦＥＴの
短チャネル効果抑制のため浅い急峻な不純物プロファイ
ルであるのに対し、形成した側壁長の距離だけチャネル
領域から離れているため、より深く高濃度な不純物領域
を形成し、ソース／ドレイン領域のシート抵抗を低減
し、高駆動のＭＯＳＦＥＴを供給できる。また、ゲート
への不純物のドーピングもソース／ドレイン領域のｎ＋
領域及びｐ＋領域の形成と同時に行う。この後は、ＬＰ
ＣＶＤ法により層間絶縁膜を形成し、通常のメタライゼ
ーション工程を経て配線層等を形成して半導体装置（Ｌ
ＳＩ）を完成させる。
先のエクステンション領域１１、１２がＭＯＳＦＥＴの
短チャネル効果抑制のため浅い急峻な不純物プロファイ
ルであるのに対し、形成した側壁長の距離だけチャネル
領域から離れているため、より深く高濃度な不純物領域
を形成し、ソース／ドレイン領域のシート抵抗を低減
し、高駆動のＭＯＳＦＥＴを供給できる。また、ゲート
への不純物のドーピングもソース／ドレイン領域のｎ＋
領域及びｐ＋領域の形成と同時に行う。この後は、ＬＰ
ＣＶＤ法により層間絶縁膜を形成し、通常のメタライゼ
ーション工程を経て配線層等を形成して半導体装置（Ｌ
ＳＩ）を完成させる。
【０００７】
【発明が解決しようとする課題】図１５は、従来技術の
ゲート電極パターンの一例を示したものである。半導体
装置（ＬＳＩ）中のゲート電極パターンは、この図に示
す様にそのピッチは多様であり、メモリの様に同様なパ
ターンの単純な繰り返しが多いパターンに於いてもセン
スアンプ部、周辺のＩ／０部では、その限りではなく、
さらにロジックの場合ではこの傾向はさらに顕著にな
る。一方、ＭＯＳＦＥＴのゲート寸法は、半導体装置
（ＬＳＩ）の性能を決める上では最も重要なパラメータ
の一つであり、ＭＯＳＦＥＴの微細化によるＬＳＩ性能
の高性能化はこのゲート幅（ゲート長）の微細化に大き
く依存している。しかしながら、リソグラフィの光の短
波長化、フォトレジスト材料の改善等により微細パター
ンの形成が可能になってはいるが、図に示すようなパタ
ーンの不均一性のためパターンピッチによる光の近接効
果、フォトレジストの現像／エッチング時のローディン
グ効果が微細化に対して大きく影響し、ゲートの寸法バ
ラツキがＬＳＩとしての歩留まり、マージン設計に大き
く影響し、ＭＯＳＦＥＴが本来持つ性能をＬＳＩとして
実現することが難しくなっている。
ゲート電極パターンの一例を示したものである。半導体
装置（ＬＳＩ）中のゲート電極パターンは、この図に示
す様にそのピッチは多様であり、メモリの様に同様なパ
ターンの単純な繰り返しが多いパターンに於いてもセン
スアンプ部、周辺のＩ／０部では、その限りではなく、
さらにロジックの場合ではこの傾向はさらに顕著にな
る。一方、ＭＯＳＦＥＴのゲート寸法は、半導体装置
（ＬＳＩ）の性能を決める上では最も重要なパラメータ
の一つであり、ＭＯＳＦＥＴの微細化によるＬＳＩ性能
の高性能化はこのゲート幅（ゲート長）の微細化に大き
く依存している。しかしながら、リソグラフィの光の短
波長化、フォトレジスト材料の改善等により微細パター
ンの形成が可能になってはいるが、図に示すようなパタ
ーンの不均一性のためパターンピッチによる光の近接効
果、フォトレジストの現像／エッチング時のローディン
グ効果が微細化に対して大きく影響し、ゲートの寸法バ
ラツキがＬＳＩとしての歩留まり、マージン設計に大き
く影響し、ＭＯＳＦＥＴが本来持つ性能をＬＳＩとして
実現することが難しくなっている。
【０００８】これらの寸法バラツキを抑制する方法とし
てはリソグラフィに用いるゲートマスクをこれらのプロ
セスに起因した要因での寸法変化を考慮しゲートのレイ
アウトデータを元にシュミレーションによりプロセス変
換差分を元々補正してマスクを作成する手法がある。し
かし補正のためには２次元的なプロセス要因の影響を考
慮する必要があり、ロジックデバイスのように多様なレ
イアウトが存在するＬＳＩではシュミレーションに要す
る時間が多大であり、実際の量産技術としては適さない
ものがある。また、シュミレーションではプロセスに用
いる材料、ガス等の変化に対してモデリング、確認等の
作業が必要となり、機敏にこれらの変化に対応していく
ことが難しい。
てはリソグラフィに用いるゲートマスクをこれらのプロ
セスに起因した要因での寸法変化を考慮しゲートのレイ
アウトデータを元にシュミレーションによりプロセス変
換差分を元々補正してマスクを作成する手法がある。し
かし補正のためには２次元的なプロセス要因の影響を考
慮する必要があり、ロジックデバイスのように多様なレ
イアウトが存在するＬＳＩではシュミレーションに要す
る時間が多大であり、実際の量産技術としては適さない
ものがある。また、シュミレーションではプロセスに用
いる材料、ガス等の変化に対してモデリング、確認等の
作業が必要となり、機敏にこれらの変化に対応していく
ことが難しい。
【０００９】また、従来の技術として、図１６の様に短
チャネル特性改善のためエクステンション領域下にポケ
ットと呼ばれる領域を形成する。このポケット領域には
エクステンション領域とは異なる導電型の不純物がイオ
ン注入され、こうすることにより前記エクステンション
領域の不純物プロファイルを急峻にしパンチスルー特性
を改善する半導体装置が知られている。このポケット領
域は、半導体基板と同じ導電型の不純物が含まれており
半導体基板の濃度より高濃度の１Ｅ１７ｃｍ-3以上の不
純物拡散領域である。このポケット領域は、エクステン
ション領域下の全面に形成されている。したがって、エ
クステンション領域とポケット領域との境界には接合容
量が発生することになる。本発明は、このような事情に
よりなされたもであり、ゲートの局所的な被覆率の差を
低減し、プロセス中の光の近接効果、ローディング効果
を緩和し、ゲートの寸法変動を改善してバラツキの少な
いゲートを形成することにより、トランジスタ特性のバ
ラツキが改善された半導体装置を提供する。また、ゲー
トの膜厚に依存せず、エクステンション領域下のポケッ
ト領域の不純物プロファイルを抑制することにより、パ
ンチスルーを抑制し、良好な短チャネル特性をもつ半導
体装置及びその製造方法を提供する。
チャネル特性改善のためエクステンション領域下にポケ
ットと呼ばれる領域を形成する。このポケット領域には
エクステンション領域とは異なる導電型の不純物がイオ
ン注入され、こうすることにより前記エクステンション
領域の不純物プロファイルを急峻にしパンチスルー特性
を改善する半導体装置が知られている。このポケット領
域は、半導体基板と同じ導電型の不純物が含まれており
半導体基板の濃度より高濃度の１Ｅ１７ｃｍ-3以上の不
純物拡散領域である。このポケット領域は、エクステン
ション領域下の全面に形成されている。したがって、エ
クステンション領域とポケット領域との境界には接合容
量が発生することになる。本発明は、このような事情に
よりなされたもであり、ゲートの局所的な被覆率の差を
低減し、プロセス中の光の近接効果、ローディング効果
を緩和し、ゲートの寸法変動を改善してバラツキの少な
いゲートを形成することにより、トランジスタ特性のバ
ラツキが改善された半導体装置を提供する。また、ゲー
トの膜厚に依存せず、エクステンション領域下のポケッ
ト領域の不純物プロファイルを抑制することにより、パ
ンチスルーを抑制し、良好な短チャネル特性をもつ半導
体装置及びその製造方法を提供する。
【００１０】
【課題を解決するための手段】本発明は、ＭＯＳＦＥＴ
のゲート形成時にゲート以外の領域に、このゲートと分
離されたレジストパターンをリソグラフィプロセスにて
形成し、ゲート形成時に同時にダミーゲートパターンを
形成することを特徴とする。これにより各ゲート周辺の
パターン密度を均一にし、リソグラフィ工程での近接効
果、リソグラフィ工程の現像、エッチング工程でのロー
ディング効果等によるゲート寸法のバラツキを低減し、
ゲート寸法精度の制御性を改善し、より高性能な半導体
装置を提供することができる。
のゲート形成時にゲート以外の領域に、このゲートと分
離されたレジストパターンをリソグラフィプロセスにて
形成し、ゲート形成時に同時にダミーゲートパターンを
形成することを特徴とする。これにより各ゲート周辺の
パターン密度を均一にし、リソグラフィ工程での近接効
果、リソグラフィ工程の現像、エッチング工程でのロー
ディング効果等によるゲート寸法のバラツキを低減し、
ゲート寸法精度の制御性を改善し、より高性能な半導体
装置を提供することができる。
【００１１】さらに、微細なＭＯＳＦＥＴにおいては良
好な短チャネル特性を実現するためゲート下のシリコン
半導体基板に隣接するソース／ドレイン領域からのパン
チスルー現象を抑制するため、ソース／ドレイン領域と
隣接するエクステンション領域下の不純物濃度を基板濃
度より高めて空乏層領域の広がりを抑える構成のトラン
ジスタがある。このトランジスタに対しても、本発明で
用いたダミーゲートパターンとゲートとをマスクとして
イオン注入法を用いてこの高濃度不純物領域をソース／
ドレイン領域のエクステンション領域下に形成すれば、
ゲート近傍のパンチスルー抑制に必要な不純物分布を形
成することができる。この高濃度不純物領域は、ポケッ
ト領域といわれる。半導体基板の不純物濃度が１Ｅ１５
〜１Ｅ１７ｃｍ-3である場合においてポケット領域の不
純物濃度は、１Ｅ１７ｃｍ-3以上の高濃度である。本発
明のポケット領域は、ゲート近傍のみに形成され、それ
以外のソース／ドレイン領域下には形成されないので接
合容量の増大しない高性能なデバイス構造が実現でき
る。
好な短チャネル特性を実現するためゲート下のシリコン
半導体基板に隣接するソース／ドレイン領域からのパン
チスルー現象を抑制するため、ソース／ドレイン領域と
隣接するエクステンション領域下の不純物濃度を基板濃
度より高めて空乏層領域の広がりを抑える構成のトラン
ジスタがある。このトランジスタに対しても、本発明で
用いたダミーゲートパターンとゲートとをマスクとして
イオン注入法を用いてこの高濃度不純物領域をソース／
ドレイン領域のエクステンション領域下に形成すれば、
ゲート近傍のパンチスルー抑制に必要な不純物分布を形
成することができる。この高濃度不純物領域は、ポケッ
ト領域といわれる。半導体基板の不純物濃度が１Ｅ１５
〜１Ｅ１７ｃｍ-3である場合においてポケット領域の不
純物濃度は、１Ｅ１７ｃｍ-3以上の高濃度である。本発
明のポケット領域は、ゲート近傍のみに形成され、それ
以外のソース／ドレイン領域下には形成されないので接
合容量の増大しない高性能なデバイス構造が実現でき
る。
【００１２】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。本発明は、ＭＯＳＦＥＴのゲート形
成時にゲート以外の領域に、このゲートと分離されたレ
ジストパターンをリソグラフィプロセスにて形成し、ゲ
ート形成時に同時にダミーゲートパターンを形成するこ
とを特徴とする。ゲート電極の局所的な被覆率の差を低
減するとともに、このプロセスを用いてソース／ドレイ
ン領域下のポケット領域を形成することにより接合容量
の小さい領域を有する半導体装置を形成することができ
る。
の形態を説明する。本発明は、ＭＯＳＦＥＴのゲート形
成時にゲート以外の領域に、このゲートと分離されたレ
ジストパターンをリソグラフィプロセスにて形成し、ゲ
ート形成時に同時にダミーゲートパターンを形成するこ
とを特徴とする。ゲート電極の局所的な被覆率の差を低
減するとともに、このプロセスを用いてソース／ドレイ
ン領域下のポケット領域を形成することにより接合容量
の小さい領域を有する半導体装置を形成することができ
る。
【００１３】まず、図１及び図２を参照して第１の実施
例を説明する。図１は、周辺が均一パターンとなるゲー
トの半導体基板上のパターンの平面図であり、ゲートを
レイアウト通り正確に形成する方法を説明する。図に示
すように、ゲート電極パターンに対し、ゲートがない領
域のデータをＬＳＩ中で用いられる最小ゲート間隔Ｓmi
n だけ離して配置することにより常にどのゲートに対し
てもゲート加工時に隣接するダミーゲートパターンは、
常にＳmin だけ離れており、局所的なゲート電極パター
ンの被覆率の差を低減し、プロセス／レイアウトによる
プロセス変動を抑制することができる。次に、図２を参
照して以下このゲートマスクを用いたＬＳＩの製造工程
を説明する。シリコン半導体基板１の表面領域に、ｎＭ
ＯＳＦＥＴ及びｐＭＯＳＦＥＴを形成する不純物拡散領
域としてｐウエル２及びｎウエル３を形成する。この
後、素子を電気的に分離するためのフィールド酸化膜
（ＳｉＯ2 ）４を選択酸化法を用いて形成する。次に、
トランジスタが形成されるシリコン半導体基板表面領域
の不純物濃度がそれぞれのトランジスタに対して所望の
しきい値電圧（Ｖth）になるように、必要な不純物プロ
ファイルをそれぞれの領域に対しリソグラフィプロセス
で形成したフォトレジストをマスクに用いてイオン注入
法により形成する。
例を説明する。図１は、周辺が均一パターンとなるゲー
トの半導体基板上のパターンの平面図であり、ゲートを
レイアウト通り正確に形成する方法を説明する。図に示
すように、ゲート電極パターンに対し、ゲートがない領
域のデータをＬＳＩ中で用いられる最小ゲート間隔Ｓmi
n だけ離して配置することにより常にどのゲートに対し
てもゲート加工時に隣接するダミーゲートパターンは、
常にＳmin だけ離れており、局所的なゲート電極パター
ンの被覆率の差を低減し、プロセス／レイアウトによる
プロセス変動を抑制することができる。次に、図２を参
照して以下このゲートマスクを用いたＬＳＩの製造工程
を説明する。シリコン半導体基板１の表面領域に、ｎＭ
ＯＳＦＥＴ及びｐＭＯＳＦＥＴを形成する不純物拡散領
域としてｐウエル２及びｎウエル３を形成する。この
後、素子を電気的に分離するためのフィールド酸化膜
（ＳｉＯ2 ）４を選択酸化法を用いて形成する。次に、
トランジスタが形成されるシリコン半導体基板表面領域
の不純物濃度がそれぞれのトランジスタに対して所望の
しきい値電圧（Ｖth）になるように、必要な不純物プロ
ファイルをそれぞれの領域に対しリソグラフィプロセス
で形成したフォトレジストをマスクに用いてイオン注入
法により形成する。
【００１４】次に、シリコン半導体基板上にゲート絶縁
膜として用いるシリコン酸化膜５を熱酸化法で形成し、
その上に多結晶シリコン膜６をＬＰＣＶＤ法などにより
形成する。次に、リソグラフィプロセスにより両サイド
に前述の最小ゲート間隔Ｓmin だけ離れて配置されたダ
ミーゲートパターン３７２を有するゲート電極パターン
３７１をフォトレジスト３７に転写する（図２
（ａ））。そしてこれをマスクにして方向性をもち、Ｓ
ｉＯ2 に対してエッチング選択比を持つＲＩＥなどの異
方性エッチングを多結晶シリコン膜６に対して行うこと
により、所定のパターンを有するゲート８、８及びその
ゲート長方向の両サイドにダミーゲートパターン３８、
３８を形成する。このように、ゲート８を形成するまで
は従来のプロセスと同じであるが、ゲート電極パターン
には図１に示したようにＬＳＩ中で用いられる最小のゲ
ート間隔Ｓmin でダミーパターン３８を配置する。これ
によりゲート加工時は周りが均一なパターンとなり、ゲ
ートのレイアウトとプロセスによるゲートの寸法変化を
抑えることができる。
膜として用いるシリコン酸化膜５を熱酸化法で形成し、
その上に多結晶シリコン膜６をＬＰＣＶＤ法などにより
形成する。次に、リソグラフィプロセスにより両サイド
に前述の最小ゲート間隔Ｓmin だけ離れて配置されたダ
ミーゲートパターン３７２を有するゲート電極パターン
３７１をフォトレジスト３７に転写する（図２
（ａ））。そしてこれをマスクにして方向性をもち、Ｓ
ｉＯ2 に対してエッチング選択比を持つＲＩＥなどの異
方性エッチングを多結晶シリコン膜６に対して行うこと
により、所定のパターンを有するゲート８、８及びその
ゲート長方向の両サイドにダミーゲートパターン３８、
３８を形成する。このように、ゲート８を形成するまで
は従来のプロセスと同じであるが、ゲート電極パターン
には図１に示したようにＬＳＩ中で用いられる最小のゲ
ート間隔Ｓmin でダミーパターン３８を配置する。これ
によりゲート加工時は周りが均一なパターンとなり、ゲ
ートのレイアウトとプロセスによるゲートの寸法変化を
抑えることができる。
【００１５】ゲート加工後は、リソグラフィプロセスを
用いゲート８を覆うフォトレジストパターン３９を形成
する。そして、このフォトレジストパターン３９をマス
クにして等方性もしくは異方性エッチングを行う（図２
（ｂ））。このエッチングにより、下地ゲート酸化膜
（ＳｉＯ2 ）５と選択比を取ってダミーゲートパターン
３８をエッチング除去する（図２（ｃ））。以下の工程
は、は従来と同様のプロセスを用いることによりゲート
寸法バラツキを抑制した高性能なＬＳＩが形成される。
ここでは、ダミーゲートパターンとゲートの間隔をＬＳ
Ｉ中での最小ゲート間隔としたが、ＬＳＩの製造歩留ま
りを考慮し、ＬＳＩ中で多用されるＮＡＮＤ、ＮＯＲゲ
ート等の並列のＭＯＳＦＥＴのゲート間隔、即ちゲート
間にコンタクトが１個配置される距離で定義しても、寸
法バラツキは低減される。この時のゲート電極・ダミー
パターン間の寸法は、最小ゲート寸法（最小ゲート長寸
法）の４〜６倍になる。これをＳmin にすると、この時
にダミーゲートパターンが配置されない最小ゲート間隔
はこのＳmin の２倍、また、ダミーゲートパターンとし
ての最小加工寸法をゲートの最小寸法Ｌmin とすると、
ダミーパターンが配置されない最小ゲート間隔はＳmin
×２＋Ｌmin となる。以上のことにより、ゲートとの間
隔を最小ゲート寸法の６倍以下の一定の比率でダミーゲ
ートパターンを配置することによりゲート加工時のゲー
ト間隔としてゲート寸法の１３倍以上のレイアウトにす
ることは無くなり、良好なゲート寸法制御を実現でき
る。また以上のＳmin は、最小ゲート間隔Ｓmin ≦ゲー
ト寸法×６となる。
用いゲート８を覆うフォトレジストパターン３９を形成
する。そして、このフォトレジストパターン３９をマス
クにして等方性もしくは異方性エッチングを行う（図２
（ｂ））。このエッチングにより、下地ゲート酸化膜
（ＳｉＯ2 ）５と選択比を取ってダミーゲートパターン
３８をエッチング除去する（図２（ｃ））。以下の工程
は、は従来と同様のプロセスを用いることによりゲート
寸法バラツキを抑制した高性能なＬＳＩが形成される。
ここでは、ダミーゲートパターンとゲートの間隔をＬＳ
Ｉ中での最小ゲート間隔としたが、ＬＳＩの製造歩留ま
りを考慮し、ＬＳＩ中で多用されるＮＡＮＤ、ＮＯＲゲ
ート等の並列のＭＯＳＦＥＴのゲート間隔、即ちゲート
間にコンタクトが１個配置される距離で定義しても、寸
法バラツキは低減される。この時のゲート電極・ダミー
パターン間の寸法は、最小ゲート寸法（最小ゲート長寸
法）の４〜６倍になる。これをＳmin にすると、この時
にダミーゲートパターンが配置されない最小ゲート間隔
はこのＳmin の２倍、また、ダミーゲートパターンとし
ての最小加工寸法をゲートの最小寸法Ｌmin とすると、
ダミーパターンが配置されない最小ゲート間隔はＳmin
×２＋Ｌmin となる。以上のことにより、ゲートとの間
隔を最小ゲート寸法の６倍以下の一定の比率でダミーゲ
ートパターンを配置することによりゲート加工時のゲー
ト間隔としてゲート寸法の１３倍以上のレイアウトにす
ることは無くなり、良好なゲート寸法制御を実現でき
る。また以上のＳmin は、最小ゲート間隔Ｓmin ≦ゲー
ト寸法×６となる。
【００１６】次に、図５を参照して第２の実施例を説明
する。図５は、ダミーゲートパターンを用いて半導体基
板にエクステンション領域を形成する工程断面図であ
り、ゲートに近接してエクステンション領域を必要な領
域に限定して形成する方法を説明する。シリコン半導体
基板１の表面領域に、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥ
Ｔを形成する不純物拡散領域としてｐウエル２及びｎウ
エル３を形成する。この後、素子を電気的に分離するた
めのフィールド酸化膜４を選択酸化法を用いて形成す
る。次に、トランジスタが形成されるシリコン半導体基
板表面領域の不純物濃度がそれぞれのトランジスタに対
して所望のしきい値電圧（Ｖth）になるように、必要な
不純物プロファイルをそれぞれの領域に対しリソグラフ
ィプロセスで形成したフォトレジストをマスクに用いて
イオン注入法により形成する。次に、シリコン半導体基
板１上にゲート絶縁膜として用いるシリコン酸化膜５を
熱酸化法で形成し、その上に多結晶シリコン膜をＬＰＣ
ＶＤ法などにより形成する。次に、リソグラフィプロセ
スにより両サイドに前述の最小ゲート間隔だけ離れて配
置されたダミーゲートパターンを有するゲート電極パタ
ーンをフォトレジスト（図示せず）に転写する。
する。図５は、ダミーゲートパターンを用いて半導体基
板にエクステンション領域を形成する工程断面図であ
り、ゲートに近接してエクステンション領域を必要な領
域に限定して形成する方法を説明する。シリコン半導体
基板１の表面領域に、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥ
Ｔを形成する不純物拡散領域としてｐウエル２及びｎウ
エル３を形成する。この後、素子を電気的に分離するた
めのフィールド酸化膜４を選択酸化法を用いて形成す
る。次に、トランジスタが形成されるシリコン半導体基
板表面領域の不純物濃度がそれぞれのトランジスタに対
して所望のしきい値電圧（Ｖth）になるように、必要な
不純物プロファイルをそれぞれの領域に対しリソグラフ
ィプロセスで形成したフォトレジストをマスクに用いて
イオン注入法により形成する。次に、シリコン半導体基
板１上にゲート絶縁膜として用いるシリコン酸化膜５を
熱酸化法で形成し、その上に多結晶シリコン膜をＬＰＣ
ＶＤ法などにより形成する。次に、リソグラフィプロセ
スにより両サイドに前述の最小ゲート間隔だけ離れて配
置されたダミーゲートパターンを有するゲート電極パタ
ーンをフォトレジスト（図示せず）に転写する。
【００１７】そして、これをマスクにして方向性をも
ち、ＳｉＯ2 に対してエッチング選択比を持つＲＩＥな
どの異方性エッチングを多結晶シリコン膜に対して行う
ことにより、所定のパターンを有するゲート８、８及び
そのゲート長方向の両サイドにダミーゲートパターン３
８、３８を形成する。次に、ｎウエル３を被覆するパタ
ーンのフォトレジスト１０を半導体基板１上に形成す
る。そして、ゲート８、ダミーゲートパターン３８及び
フォトレジスト１０をマスクにして、Ａｓ、Ｐなどを半
導体基板１にイオン注入し、ゲート８とダミーゲートパ
ターン３８間の半導体基板１表面領域ｐウエル２にｎ型
エクステンション領域１１を形成する（図３（ａ））。
イオンがゲートやダミーゲートなどのマスクを貫通して
半導体基板に注入されないように、イオンの飛程がゲー
ト酸化膜厚とゲート（又はダミーゲート）膜厚（約２５
０ｎｍ）との和より大きくならないようにする必要があ
る。次に、フォトレジスト１０を除去してから、ｎウエ
ル３上の全面及びｐウエル２上のゲート８をフォトレジ
スト４３で被覆し、このフォトレジスト４３をマスクに
してｐウエル２上のダミーゲートパターン３８をエッチ
ング除去する（図３（ｂ））。
ち、ＳｉＯ2 に対してエッチング選択比を持つＲＩＥな
どの異方性エッチングを多結晶シリコン膜に対して行う
ことにより、所定のパターンを有するゲート８、８及び
そのゲート長方向の両サイドにダミーゲートパターン３
８、３８を形成する。次に、ｎウエル３を被覆するパタ
ーンのフォトレジスト１０を半導体基板１上に形成す
る。そして、ゲート８、ダミーゲートパターン３８及び
フォトレジスト１０をマスクにして、Ａｓ、Ｐなどを半
導体基板１にイオン注入し、ゲート８とダミーゲートパ
ターン３８間の半導体基板１表面領域ｐウエル２にｎ型
エクステンション領域１１を形成する（図３（ａ））。
イオンがゲートやダミーゲートなどのマスクを貫通して
半導体基板に注入されないように、イオンの飛程がゲー
ト酸化膜厚とゲート（又はダミーゲート）膜厚（約２５
０ｎｍ）との和より大きくならないようにする必要があ
る。次に、フォトレジスト１０を除去してから、ｎウエ
ル３上の全面及びｐウエル２上のゲート８をフォトレジ
スト４３で被覆し、このフォトレジスト４３をマスクに
してｐウエル２上のダミーゲートパターン３８をエッチ
ング除去する（図３（ｂ））。
【００１８】次に、ｐウエル２を被覆するパターンのフ
ォトレジスト１０′を半導体基板１上に形成する。そし
て、ゲート８、ダミーゲートパターン３８及びフォトレ
ジスト１０′をマスクにして、Ｂなどを半導体基板１に
イオン注入し、ゲート８とダミーゲートパターン３８間
の半導体基板１表面領域のｎウエル３にｐ型エクステン
ション領域１２を形成する（図４（ａ））。次に、フォ
トレジスト１０′を除去してから、ｐウエル２上全面及
びｎウエル３上のゲート８をフォトレジスト４３′で被
覆し、フォトレジスト４３′をマスクにしてｎウエル３
上のダミーゲートパターン３８をエッチング除去する
（図４（ｂ））。つづいてこのフォトレジスト４３′
は、半導体基板１から取り除く（図４（ｃ））。その後
の工程において従来と同様のプロセスを用いることによ
りゲート寸法バラツキを抑制したｐウエル内のｎＭＯＳ
ＦＥＴ及びｎウエル内のｐＭＯＳＦＥＴが形成される。
この実施例の方法によると、エクステンション領域を形
成するためのフォトレジストマスクとダミーゲートパタ
ーンとを剥離する工程は、ｎ／ｐＭＯＳＦＥＴともそれ
ぞれ同一工程で行うことができる。この時には、従来プ
ロセスと比べてリソグラフィプロセスの工程数を増やす
ことなくダミーゲートパターンによりゲート寸法精度を
向上させることができる。
ォトレジスト１０′を半導体基板１上に形成する。そし
て、ゲート８、ダミーゲートパターン３８及びフォトレ
ジスト１０′をマスクにして、Ｂなどを半導体基板１に
イオン注入し、ゲート８とダミーゲートパターン３８間
の半導体基板１表面領域のｎウエル３にｐ型エクステン
ション領域１２を形成する（図４（ａ））。次に、フォ
トレジスト１０′を除去してから、ｐウエル２上全面及
びｎウエル３上のゲート８をフォトレジスト４３′で被
覆し、フォトレジスト４３′をマスクにしてｎウエル３
上のダミーゲートパターン３８をエッチング除去する
（図４（ｂ））。つづいてこのフォトレジスト４３′
は、半導体基板１から取り除く（図４（ｃ））。その後
の工程において従来と同様のプロセスを用いることによ
りゲート寸法バラツキを抑制したｐウエル内のｎＭＯＳ
ＦＥＴ及びｎウエル内のｐＭＯＳＦＥＴが形成される。
この実施例の方法によると、エクステンション領域を形
成するためのフォトレジストマスクとダミーゲートパタ
ーンとを剥離する工程は、ｎ／ｐＭＯＳＦＥＴともそれ
ぞれ同一工程で行うことができる。この時には、従来プ
ロセスと比べてリソグラフィプロセスの工程数を増やす
ことなくダミーゲートパターンによりゲート寸法精度を
向上させることができる。
【００１９】次に、図５を参照して第３の実施例を説明
する。図５は、ダミーゲートパターンを用いて半導体基
板にエクステンション領域及びその下にポケット領域を
形成する工程断面図であり、ゲートに近接した領域にエ
クステンション領域及びこのエクステンション領域下の
所定の領域に限定してポケット領域を形成する方法を説
明する。シリコン半導体基板１の表面領域にｐウエル２
及びｎウエル３を形成する。この後、素子分離領域のフ
ィールド酸化膜４を選択酸化法を用いて形成する。次
に、トランジスタが形成されるシリコン半導体基板表面
領域の不純物濃度がそれぞれのトランジスタに対して所
望のしきい値電圧（Ｖth）になるように、必要な不純物
プロファイルをそれぞれの領域に対しリソグラフィプロ
セスで形成したフォトレジスト（図示せず）をマスクに
用いてイオン注入法により形成する。次に、シリコン半
導体基板１上にゲート絶縁膜として用いるシリコン酸化
膜５を熱酸化法で形成し、その上に多結晶シリコン膜を
ＬＰＣＶＤ法などにより形成する。次に、リソグラフィ
プロセスにより両サイドに前述の最小ゲート間隔だけ離
れて配置されたダミーゲートパターンが形成されたゲー
ト電極パターンをフォトレジスト （図示せず）に転写
する。
する。図５は、ダミーゲートパターンを用いて半導体基
板にエクステンション領域及びその下にポケット領域を
形成する工程断面図であり、ゲートに近接した領域にエ
クステンション領域及びこのエクステンション領域下の
所定の領域に限定してポケット領域を形成する方法を説
明する。シリコン半導体基板１の表面領域にｐウエル２
及びｎウエル３を形成する。この後、素子分離領域のフ
ィールド酸化膜４を選択酸化法を用いて形成する。次
に、トランジスタが形成されるシリコン半導体基板表面
領域の不純物濃度がそれぞれのトランジスタに対して所
望のしきい値電圧（Ｖth）になるように、必要な不純物
プロファイルをそれぞれの領域に対しリソグラフィプロ
セスで形成したフォトレジスト（図示せず）をマスクに
用いてイオン注入法により形成する。次に、シリコン半
導体基板１上にゲート絶縁膜として用いるシリコン酸化
膜５を熱酸化法で形成し、その上に多結晶シリコン膜を
ＬＰＣＶＤ法などにより形成する。次に、リソグラフィ
プロセスにより両サイドに前述の最小ゲート間隔だけ離
れて配置されたダミーゲートパターンが形成されたゲー
ト電極パターンをフォトレジスト （図示せず）に転写
する。
【００２０】そして、これをマスクにして方向性をも
ち、ＳｉＯ2 に対してエッチング選択比を持つＲＩＥな
どの異方性エッチングを多結晶シリコン膜に対して行う
ことにより、所定のパターンを有するゲート８、８及び
そのゲート長方向の両サイドにダミーゲートパターン３
８、３８を形成する。次に、ｎウエル３を被覆するパタ
ーンのフォトレジスト１０を半導体基板１上に形成す
る。そして、ゲート８、ダミーゲートパターン３８及び
フォトレジスト１０をマスクにして、Ａｓ、Ｐなどを半
導体基板１にイオン注入し、ゲート８とダミーゲートパ
ターン３８間の半導体基板１表面領域ｐウエル２にｎ型
エクステンション領域１１を形成する。続いて、同じマ
スクを用いてボロン（Ｂ）などのｐウエルを構成する導
電型の不純物をイオン注入し、ｐウエル２より高濃度の
ｐ型不純物拡散領域、いわゆる、ポケット領域４１をエ
クステンション領域１１の下に形成する（図５
（ａ））。次に、ｐウエル２上のゲート８をフォトレジ
スト（図示せず）で被覆し、これらフォトレジストをマ
スクにしてｐウエル２上のダミーゲートパターン３８を
エッチング除去する。
ち、ＳｉＯ2 に対してエッチング選択比を持つＲＩＥな
どの異方性エッチングを多結晶シリコン膜に対して行う
ことにより、所定のパターンを有するゲート８、８及び
そのゲート長方向の両サイドにダミーゲートパターン３
８、３８を形成する。次に、ｎウエル３を被覆するパタ
ーンのフォトレジスト１０を半導体基板１上に形成す
る。そして、ゲート８、ダミーゲートパターン３８及び
フォトレジスト１０をマスクにして、Ａｓ、Ｐなどを半
導体基板１にイオン注入し、ゲート８とダミーゲートパ
ターン３８間の半導体基板１表面領域ｐウエル２にｎ型
エクステンション領域１１を形成する。続いて、同じマ
スクを用いてボロン（Ｂ）などのｐウエルを構成する導
電型の不純物をイオン注入し、ｐウエル２より高濃度の
ｐ型不純物拡散領域、いわゆる、ポケット領域４１をエ
クステンション領域１１の下に形成する（図５
（ａ））。次に、ｐウエル２上のゲート８をフォトレジ
スト（図示せず）で被覆し、これらフォトレジストをマ
スクにしてｐウエル２上のダミーゲートパターン３８を
エッチング除去する。
【００２１】次に、ｐウエル２を被覆するパターンのフ
ォトレジスト１０′を半導体基板１上に形成する。そし
て、ゲート８、ダミーゲートパターン３８及びフォトレ
ジスト１０′をマスクにして、ボロン（Ｂ）などを半導
体基板１にイオン注入し、ゲート８とダミーゲートパタ
ーン３８間の半導体基板１表面領域のｎウエル３にｐ型
エクステンション領域１２を形成する。続いて、同じマ
スクを用いてＡｓ、Ｐなどのｎウエルを構成する導電型
の不純物をイオン注入し、ｎウエル３より高濃度のｎ型
不純物拡散領域、すなわち、ポケット領域４２をエクス
テンション領域１２の下に形成する（図５（ｂ））。次
に、ｎウエル３上のゲート８をフォトレジスト（図示せ
ず）で被覆し、これらフォトレジストをマスクにしてｎ
ウエル３上のダミーゲートパターン３８をエッチング除
去する（図５（ｃ））。その後の工程において従来と同
様のプロセスを用いることによりゲート寸法バラツキを
抑制したｐウエル内のｎＭＯＳＦＥＴ及びｎウエル内の
ｐＭＯＳＦＥＴが形成される。
ォトレジスト１０′を半導体基板１上に形成する。そし
て、ゲート８、ダミーゲートパターン３８及びフォトレ
ジスト１０′をマスクにして、ボロン（Ｂ）などを半導
体基板１にイオン注入し、ゲート８とダミーゲートパタ
ーン３８間の半導体基板１表面領域のｎウエル３にｐ型
エクステンション領域１２を形成する。続いて、同じマ
スクを用いてＡｓ、Ｐなどのｎウエルを構成する導電型
の不純物をイオン注入し、ｎウエル３より高濃度のｎ型
不純物拡散領域、すなわち、ポケット領域４２をエクス
テンション領域１２の下に形成する（図５（ｂ））。次
に、ｎウエル３上のゲート８をフォトレジスト（図示せ
ず）で被覆し、これらフォトレジストをマスクにしてｎ
ウエル３上のダミーゲートパターン３８をエッチング除
去する（図５（ｃ））。その後の工程において従来と同
様のプロセスを用いることによりゲート寸法バラツキを
抑制したｐウエル内のｎＭＯＳＦＥＴ及びｎウエル内の
ｐＭＯＳＦＥＴが形成される。
【００２２】短チャネル特性改善のためエクステンショ
ン領域下にエクステンション領域と異なるタイプの不純
物をイオン注入することによりポケット領域を形成配置
し、エクステンション領域の不純物プロファイルを急峻
にし、パンチスルー特性を改善する。ゲート間距離Ｓmi
n （図１参照）は、最小ゲート間隔以上にし、ゲート長
寸法の６倍以下にする（最小ゲート間隔≦Ｓmin ≦ゲー
ト長寸法×６）。このようなゲート構造によりドレイン
領域の一部がダミーパターンで覆われてポケット領域が
形成されて、ドレイン領域下の一部領域にのみポケット
領域が形成されることになる。したがって、ポケットイ
ンプラによる接合容量の増大が抑制される。
ン領域下にエクステンション領域と異なるタイプの不純
物をイオン注入することによりポケット領域を形成配置
し、エクステンション領域の不純物プロファイルを急峻
にし、パンチスルー特性を改善する。ゲート間距離Ｓmi
n （図１参照）は、最小ゲート間隔以上にし、ゲート長
寸法の６倍以下にする（最小ゲート間隔≦Ｓmin ≦ゲー
ト長寸法×６）。このようなゲート構造によりドレイン
領域の一部がダミーパターンで覆われてポケット領域が
形成されて、ドレイン領域下の一部領域にのみポケット
領域が形成されることになる。したがって、ポケットイ
ンプラによる接合容量の増大が抑制される。
【００２３】次に、図６及び図７を参照して第４の実施
例を説明する。図６及び図７は、第３の実施例と同様に
ダミーゲートパターンを用いて半導体基板にエクステン
ション領域及びその下にポケット領域を形成する工程断
面図であり、ゲートに近接した領域にエクステンション
領域及びこのエクステンション領域下の所定の領域に限
定してポケット領域を形成する方法を説明する。この実
施例ではダミーゲートパターンを含むゲートの加工をｎ
ＭＯＳＦＥＴ領域、ｐＭＯＳＦＥＴ領域別々に行う場合
を示し、この点でｎ／ｐＭＯＳＦＥＴ領域同時に形成す
る前実施例とは相違している。シリコン半導体基板１の
表面領域にｐウエル２及びｎウエル３を形成する。この
後、素子分離領域のフィールド酸化膜４を選択酸化法を
用いて形成する。次にトランジスタが形成されるシリコ
ン半導体基板表面領域の不純物濃度がそれぞれのトラン
ジスタに対して所望のしきい値電圧（Ｖth）になるよう
に、必要な不純物プロファイルをそれぞれの領域に対し
リソグラフィプロセスで形成したフォトレジスト（図示
せず）をマスクに用いてイオン注入法により形成する。
次に、シリコン半導体基板１上にゲート絶縁膜として用
いるシリコン酸化膜５を熱酸化法で形成し、その上に多
結晶シリコン膜をＬＰＣＶＤ法などにより形成する。
例を説明する。図６及び図７は、第３の実施例と同様に
ダミーゲートパターンを用いて半導体基板にエクステン
ション領域及びその下にポケット領域を形成する工程断
面図であり、ゲートに近接した領域にエクステンション
領域及びこのエクステンション領域下の所定の領域に限
定してポケット領域を形成する方法を説明する。この実
施例ではダミーゲートパターンを含むゲートの加工をｎ
ＭＯＳＦＥＴ領域、ｐＭＯＳＦＥＴ領域別々に行う場合
を示し、この点でｎ／ｐＭＯＳＦＥＴ領域同時に形成す
る前実施例とは相違している。シリコン半導体基板１の
表面領域にｐウエル２及びｎウエル３を形成する。この
後、素子分離領域のフィールド酸化膜４を選択酸化法を
用いて形成する。次にトランジスタが形成されるシリコ
ン半導体基板表面領域の不純物濃度がそれぞれのトラン
ジスタに対して所望のしきい値電圧（Ｖth）になるよう
に、必要な不純物プロファイルをそれぞれの領域に対し
リソグラフィプロセスで形成したフォトレジスト（図示
せず）をマスクに用いてイオン注入法により形成する。
次に、シリコン半導体基板１上にゲート絶縁膜として用
いるシリコン酸化膜５を熱酸化法で形成し、その上に多
結晶シリコン膜をＬＰＣＶＤ法などにより形成する。
【００２４】次に、リソグラフィプロセスにより両サイ
ドに前述の最小ゲート間隔だけ離れて配置されたダミー
ゲートパターン３７２を有するゲート電極パターン３７
１をフォトレジスト３７のｐウエル２上の部分に転写す
る。そして、これをマスクにして方向性をもち、ＳｉＯ
2 に対してエッチング選択比を持つＲＩＥなどの異方性
エッチングを多結晶シリコン膜に対して行うことによ
り、ｐウエル２上に所定のパターンを有するゲート８及
びそのゲート長方向の両サイドにダミーゲートパターン
３８を形成する。次に、フォトレジスト３７ををマスク
にして、Ａｓ、Ｐなどｎ型不純物を半導体基板１にイオ
ン注入し、ゲート８とダミーゲートパターン３８間の半
導体基板１表面領域のｐウエル２にｎ型エクステンショ
ン領域１１を形成する。続いて、同じマスクを用いてボ
ロン（Ｂ）などのｐウエルを構成する導電型の不純物を
イオン注入し、ｐウエル２より高濃度のｐ型不純物拡散
領域、すなわち、ポケット領域４１をエクステンション
領域１１の下に形成する（図６（ａ））。
ドに前述の最小ゲート間隔だけ離れて配置されたダミー
ゲートパターン３７２を有するゲート電極パターン３７
１をフォトレジスト３７のｐウエル２上の部分に転写す
る。そして、これをマスクにして方向性をもち、ＳｉＯ
2 に対してエッチング選択比を持つＲＩＥなどの異方性
エッチングを多結晶シリコン膜に対して行うことによ
り、ｐウエル２上に所定のパターンを有するゲート８及
びそのゲート長方向の両サイドにダミーゲートパターン
３８を形成する。次に、フォトレジスト３７ををマスク
にして、Ａｓ、Ｐなどｎ型不純物を半導体基板１にイオ
ン注入し、ゲート８とダミーゲートパターン３８間の半
導体基板１表面領域のｐウエル２にｎ型エクステンショ
ン領域１１を形成する。続いて、同じマスクを用いてボ
ロン（Ｂ）などのｐウエルを構成する導電型の不純物を
イオン注入し、ｐウエル２より高濃度のｐ型不純物拡散
領域、すなわち、ポケット領域４１をエクステンション
領域１１の下に形成する（図６（ａ））。
【００２５】次に、フォトレジスト３７を除去してから
両サイドに前述の最小ゲート間隔だけ離れて配置された
ダミーゲートパターン３７２′を有するゲート電極パタ
ーン３７１′をフォトレジスト３７′のｎウエル３上の
部分に転写する。そして、これをマスクにして方向性を
もち、ＳｉＯ2 に対してエッチング選択比を持つＲＩＥ
などの異方性エッチングを多結晶シリコン膜に対して行
うことにより、ｎウエル３上に所定のパターンを有する
ゲート８及びそのゲート長方向の両サイドにダミーゲー
トパターン３８を形成する。フォトレジスト３７′をを
マスクにして、ボロンなどｐ型不純物を半導体基板１に
イオン注入し、ゲート８とダミーゲートパターン３８間
の半導体基板１表面領域のｎウエル３にｐ型エクステン
ション領域１２を形成する。続いて、同じマスクを用い
てＡｓ、Ｐなどのｎウエルを構成する導電型の不純物を
イオン注入し、ｎウエル３より高濃度のｎ型不純物拡散
領域、すなわち、ポケット領域４２をエクステンション
領域１２の下に形成する（図６（ｂ））。
両サイドに前述の最小ゲート間隔だけ離れて配置された
ダミーゲートパターン３７２′を有するゲート電極パタ
ーン３７１′をフォトレジスト３７′のｎウエル３上の
部分に転写する。そして、これをマスクにして方向性を
もち、ＳｉＯ2 に対してエッチング選択比を持つＲＩＥ
などの異方性エッチングを多結晶シリコン膜に対して行
うことにより、ｎウエル３上に所定のパターンを有する
ゲート８及びそのゲート長方向の両サイドにダミーゲー
トパターン３８を形成する。フォトレジスト３７′をを
マスクにして、ボロンなどｐ型不純物を半導体基板１に
イオン注入し、ゲート８とダミーゲートパターン３８間
の半導体基板１表面領域のｎウエル３にｐ型エクステン
ション領域１２を形成する。続いて、同じマスクを用い
てＡｓ、Ｐなどのｎウエルを構成する導電型の不純物を
イオン注入し、ｎウエル３より高濃度のｎ型不純物拡散
領域、すなわち、ポケット領域４２をエクステンション
領域１２の下に形成する（図６（ｂ））。
【００２６】次に、フォトレジスト３７′を除去し、ゲ
ート８を被覆するパターンのフォトレジスト３９を半導
体基板１上に形成する（図７（ａ））。そして、このフ
ォトレジスト３９をマスクにしてダミーゲートパターン
３８をエッチング除去する（図７（ｂ））。その後の工
程において従来と同様のプロセスを用いることによりゲ
ート寸法バラツキを抑制したｐウエル内のｎＭＯＳＦＥ
Ｔ及びｎウエル内のｐＭＯＳＦＥＴが形成される。この
場合、ｎ／ｐＭＯＳＦＥＴのゲート加工後、エクステン
ション領域及びポケット領域のイオン注入を行うことに
より前実施例と同様にドレイン領域下の一部の領域にポ
ケット領域を形成するためのイオン注入による不純物が
ドーピングされないので接合容量を抑制することができ
る。また、ゲートを加工したフォトレジストをつけたま
まイオン注入をするため、不純物のイオン注入をゲート
材料の膜厚以上に進入する加速電圧条件でドーピングし
ても、ゲートを突き抜けてしきい値電圧に影響を与える
ことがない。この製造方法では、不純物イオン、特にパ
ンチスルー抑制のための不純物を基板からゲートの厚さ
を越える深い領域で形成可能である。また、ｎ／ｐＭＯ
ＳＦＥＴのゲート及びエクステンション／ポケット領域
の不純物ドーピング終了後、１回のリソグラフィ工程で
ｎ／ｐＭＯＳＦＥＴのダミーゲートパターンを取り除く
エッチング処理が可能になるので、従来の製造方法と比
較してリソグラフィ工程の増加の伴わないプロセスが実
現する。
ート８を被覆するパターンのフォトレジスト３９を半導
体基板１上に形成する（図７（ａ））。そして、このフ
ォトレジスト３９をマスクにしてダミーゲートパターン
３８をエッチング除去する（図７（ｂ））。その後の工
程において従来と同様のプロセスを用いることによりゲ
ート寸法バラツキを抑制したｐウエル内のｎＭＯＳＦＥ
Ｔ及びｎウエル内のｐＭＯＳＦＥＴが形成される。この
場合、ｎ／ｐＭＯＳＦＥＴのゲート加工後、エクステン
ション領域及びポケット領域のイオン注入を行うことに
より前実施例と同様にドレイン領域下の一部の領域にポ
ケット領域を形成するためのイオン注入による不純物が
ドーピングされないので接合容量を抑制することができ
る。また、ゲートを加工したフォトレジストをつけたま
まイオン注入をするため、不純物のイオン注入をゲート
材料の膜厚以上に進入する加速電圧条件でドーピングし
ても、ゲートを突き抜けてしきい値電圧に影響を与える
ことがない。この製造方法では、不純物イオン、特にパ
ンチスルー抑制のための不純物を基板からゲートの厚さ
を越える深い領域で形成可能である。また、ｎ／ｐＭＯ
ＳＦＥＴのゲート及びエクステンション／ポケット領域
の不純物ドーピング終了後、１回のリソグラフィ工程で
ｎ／ｐＭＯＳＦＥＴのダミーゲートパターンを取り除く
エッチング処理が可能になるので、従来の製造方法と比
較してリソグラフィ工程の増加の伴わないプロセスが実
現する。
【００２７】次に、図８を参照して第５の実施例を説明
する。図８は、半導体基板に形成されたダミーゲートパ
ターンを形成する半導体装置の製造工程断面図であり、
ダミーゲートパターンとゲートとの位置関係を説明す
る。シリコン半導体基板１の表面領域にｐウエル２及び
ｎウエル３を形成する。この後素子分離領域のフィール
ド酸化膜４を選択酸化法を用いて形成する。次に、トラ
ンジスタが形成されるシリコン半導体基板表面領域の不
純物濃度がそれぞれのトランジスタに対して所望のしき
い値電圧（Ｖth）になるように、必要な不純物プロファ
イルをそれぞれの領域に対しリソグラフィプロセスで形
成したフォトレジストをマスクに用いてイオン注入法に
より形成する。次に、シリコン半導体基板上にゲート絶
縁膜となるシリコン酸化膜５を熱酸化により形成し、そ
の上に多結晶シリコン膜６をＬＰＣＶＤ法などにより形
成する。次に、リソグラフィプロセスにより両サイドに
前述の最小ゲート間隔Ｓmin だけ離れて配置されたダミ
ーゲートパターン３７２を有するゲート電極パターン３
７１をフォトレジスト３７に転写する（図８（ａ））。
そして、これをマスクにして方向性をもち、ＳｉＯ2 に
対してエッチング選択比を持つＲＩＥなどの異方性エッ
チングを多結晶シリコン膜６に対して行うことにより、
所定パターンのゲート８、８を形成し、同時にダミーゲ
ートパターン３８、３８をゲートと平行に、ゲートに対
して最小ゲート間隔Ｓmin ≦ゲート寸法（Ｌmin ）×６
の範囲で少なくともゲートに隣接して一本以上配置する
（図８（ｂ））。この方法によれば、ゲートのピッチを
一定範囲に保つことができ、光の近接効果を抑制するこ
とができる。ダミーゲートパターンは、ゲートと同じ長
さ（Ｌmin ）であり、両者は、等間隔で配置形成されて
いる。
する。図８は、半導体基板に形成されたダミーゲートパ
ターンを形成する半導体装置の製造工程断面図であり、
ダミーゲートパターンとゲートとの位置関係を説明す
る。シリコン半導体基板１の表面領域にｐウエル２及び
ｎウエル３を形成する。この後素子分離領域のフィール
ド酸化膜４を選択酸化法を用いて形成する。次に、トラ
ンジスタが形成されるシリコン半導体基板表面領域の不
純物濃度がそれぞれのトランジスタに対して所望のしき
い値電圧（Ｖth）になるように、必要な不純物プロファ
イルをそれぞれの領域に対しリソグラフィプロセスで形
成したフォトレジストをマスクに用いてイオン注入法に
より形成する。次に、シリコン半導体基板上にゲート絶
縁膜となるシリコン酸化膜５を熱酸化により形成し、そ
の上に多結晶シリコン膜６をＬＰＣＶＤ法などにより形
成する。次に、リソグラフィプロセスにより両サイドに
前述の最小ゲート間隔Ｓmin だけ離れて配置されたダミ
ーゲートパターン３７２を有するゲート電極パターン３
７１をフォトレジスト３７に転写する（図８（ａ））。
そして、これをマスクにして方向性をもち、ＳｉＯ2 に
対してエッチング選択比を持つＲＩＥなどの異方性エッ
チングを多結晶シリコン膜６に対して行うことにより、
所定パターンのゲート８、８を形成し、同時にダミーゲ
ートパターン３８、３８をゲートと平行に、ゲートに対
して最小ゲート間隔Ｓmin ≦ゲート寸法（Ｌmin ）×６
の範囲で少なくともゲートに隣接して一本以上配置する
（図８（ｂ））。この方法によれば、ゲートのピッチを
一定範囲に保つことができ、光の近接効果を抑制するこ
とができる。ダミーゲートパターンは、ゲートと同じ長
さ（Ｌmin ）であり、両者は、等間隔で配置形成されて
いる。
【００２８】次に、図９を参照して第６の実施例を説明
する。図９は、半導体基板上のダミーゲートパターンと
ゲートの配置を示す断面図であり、両者の関係を説明す
る。ロジックを形成するＭＯＳＦＥＴのレイアウトは、
ＮＡＮＤ、ＮＯＲ、ＩＮＶ（インバータ）の３つの代表
的なゲートタイプを考えれば分かるように、ゲート間の
拡散領域上に形成されたコンタクトの有無でゲート間隔
が決まり、比較的ゲートが孤立されて配置される場合が
存在する。コンタクトが配置されていない場合のゲート
間距離をＳmin としてコンタクトが配置されるゲート間
距離がコンタクト無しの場合のゲート間距離Ｓmin の２
倍に最小ゲート寸法Ｌmin を加えた値（２Ｓmin ＋Ｌmi
n ）で与えられると、ダミーゲートパターンの配置によ
りこれらの電極配置のピッチを同一に保つことができ、
さらに孤立パターンの両側、及びゲートの並びの外側に
同様に少なくとも１つ以上のダミーパターンを上記ピッ
チで配置することにより、光の近接効果、現像、エッチ
ングのローディング効果を抑え、ゲートの寸法精度を向
上することができる。
する。図９は、半導体基板上のダミーゲートパターンと
ゲートの配置を示す断面図であり、両者の関係を説明す
る。ロジックを形成するＭＯＳＦＥＴのレイアウトは、
ＮＡＮＤ、ＮＯＲ、ＩＮＶ（インバータ）の３つの代表
的なゲートタイプを考えれば分かるように、ゲート間の
拡散領域上に形成されたコンタクトの有無でゲート間隔
が決まり、比較的ゲートが孤立されて配置される場合が
存在する。コンタクトが配置されていない場合のゲート
間距離をＳmin としてコンタクトが配置されるゲート間
距離がコンタクト無しの場合のゲート間距離Ｓmin の２
倍に最小ゲート寸法Ｌmin を加えた値（２Ｓmin ＋Ｌmi
n ）で与えられると、ダミーゲートパターンの配置によ
りこれらの電極配置のピッチを同一に保つことができ、
さらに孤立パターンの両側、及びゲートの並びの外側に
同様に少なくとも１つ以上のダミーパターンを上記ピッ
チで配置することにより、光の近接効果、現像、エッチ
ングのローディング効果を抑え、ゲートの寸法精度を向
上することができる。
【００２９】次に、図１０及び図１１を参照して第７の
実施例を説明する。図１０及び図１１は、ダミーゲート
パターンを用いて半導体基板にエクステンション領域及
びその下にポケット領域を形成し、さらにソース／ドレ
イン領域を形成する工程断面図であり、ゲートに近接し
た領域にエクステンション領域及びこのエクステンショ
ン領域下の所定の領域に限定してポケット領域を形成す
る方法を説明する。ｐ型シリコン半導体基板１の表面領
域に素子分離領域（ＳＴＩ;Shallow Trench Isolation
）４を形成する。次にトランジスタが形成されるシリ
コン半導体基板表面領域の不純物濃度がそれぞれのトラ
ンジスタに対して所望のしきい値電圧（Ｖth）になるよ
うに、必要な不純物プロファイルをそれぞれの領域に対
しリソグラフィプロセスで形成したフォトレジスト（図
示せず）をマスクに用いてイオン注入法により形成す
る。次に、シリコン半導体基板１上にゲート絶縁膜とし
て用いるシリコン酸化膜（図示せず）を熱酸化法で形成
し、その上に多結晶シリコン膜をＬＰＣＶＤ法などによ
り形成する。次にリソグラフィプロセスにより両サイド
に前述の最小ゲート間隔だけ離れて配置されたダミーゲ
ートパターン３７２を有するゲート電極パターン３７１
をフォトレジスト３７に転写する（図１０（ａ）及び図
１０（ｂ））。
実施例を説明する。図１０及び図１１は、ダミーゲート
パターンを用いて半導体基板にエクステンション領域及
びその下にポケット領域を形成し、さらにソース／ドレ
イン領域を形成する工程断面図であり、ゲートに近接し
た領域にエクステンション領域及びこのエクステンショ
ン領域下の所定の領域に限定してポケット領域を形成す
る方法を説明する。ｐ型シリコン半導体基板１の表面領
域に素子分離領域（ＳＴＩ;Shallow Trench Isolation
）４を形成する。次にトランジスタが形成されるシリ
コン半導体基板表面領域の不純物濃度がそれぞれのトラ
ンジスタに対して所望のしきい値電圧（Ｖth）になるよ
うに、必要な不純物プロファイルをそれぞれの領域に対
しリソグラフィプロセスで形成したフォトレジスト（図
示せず）をマスクに用いてイオン注入法により形成す
る。次に、シリコン半導体基板１上にゲート絶縁膜とし
て用いるシリコン酸化膜（図示せず）を熱酸化法で形成
し、その上に多結晶シリコン膜をＬＰＣＶＤ法などによ
り形成する。次にリソグラフィプロセスにより両サイド
に前述の最小ゲート間隔だけ離れて配置されたダミーゲ
ートパターン３７２を有するゲート電極パターン３７１
をフォトレジスト３７に転写する（図１０（ａ）及び図
１０（ｂ））。
【００３０】そして、これをマスクにして方向性をも
ち、ＳｉＯ2 に対してエッチング選択比を持つＲＩＥな
どの異方性エッチングを多結晶シリコン膜に対して行う
ことにより、ゲート長Ｌ１のゲート８及びそのゲート長
方向の両サイドに長さＬ２のダミーゲートパターン３
８、３８を形成する。次に、ゲート８及びダミーゲート
パターン３８をマスクにして、Ａｓ、Ｐなどを半導体基
板１にイオン注入し、ゲート８とダミーゲートパターン
３８間の半導体基板１表面領域に５Ｅ１８〜１Ｅ２０ｃ
ｍ-3程度の中濃度のｎ型エクステンション領域１１を形
成する。続いて、同じマスクを用いてボロン（Ｂ）など
の半導体基板と同じ導電型の不純物をイオン注入し、半
導体基板１より高濃度の１Ｅ１７ｃｍ-3以上のｐ型不純
物拡散領域、つまり、ポケット領域４１をエクステンシ
ョン領域１１の下に形成する（図１１（ａ））。次に、
ゲート８をフォトレジスト（図示せず）で被覆し、この
フォトレジストをマスクにしてダミーゲートパターン３
８をエッチング除去する。拡散領域１１、４１を１００
０℃、３０秒程度のアニールにより活性化し、次に、半
導体基板１の全面に膜厚１００ｎｍ程度のＳｉ3 Ｎ4 絶
縁膜を形成し、これを異方性エッチングにより下地のＳ
ｉＯ2 絶縁膜５と選択的にエッチングして側壁絶縁膜１
３を形成する。
ち、ＳｉＯ2 に対してエッチング選択比を持つＲＩＥな
どの異方性エッチングを多結晶シリコン膜に対して行う
ことにより、ゲート長Ｌ１のゲート８及びそのゲート長
方向の両サイドに長さＬ２のダミーゲートパターン３
８、３８を形成する。次に、ゲート８及びダミーゲート
パターン３８をマスクにして、Ａｓ、Ｐなどを半導体基
板１にイオン注入し、ゲート８とダミーゲートパターン
３８間の半導体基板１表面領域に５Ｅ１８〜１Ｅ２０ｃ
ｍ-3程度の中濃度のｎ型エクステンション領域１１を形
成する。続いて、同じマスクを用いてボロン（Ｂ）など
の半導体基板と同じ導電型の不純物をイオン注入し、半
導体基板１より高濃度の１Ｅ１７ｃｍ-3以上のｐ型不純
物拡散領域、つまり、ポケット領域４１をエクステンシ
ョン領域１１の下に形成する（図１１（ａ））。次に、
ゲート８をフォトレジスト（図示せず）で被覆し、この
フォトレジストをマスクにしてダミーゲートパターン３
８をエッチング除去する。拡散領域１１、４１を１００
０℃、３０秒程度のアニールにより活性化し、次に、半
導体基板１の全面に膜厚１００ｎｍ程度のＳｉ3 Ｎ4 絶
縁膜を形成し、これを異方性エッチングにより下地のＳ
ｉＯ2 絶縁膜５と選択的にエッチングして側壁絶縁膜１
３を形成する。
【００３１】さらに、エクステンション領域１１の形成
と同様にゲート８と側壁絶縁膜１３をマスクにしてＡ
ｓ、Ｐなどのｎ型不純物を半導体基板１にイオン注入し
て１Ｅ２０〜１Ｅ２１ｃｍ-3程度の高濃度なｎ型ソース
／ドレイン領域１４を形成する。そして、拡散領域１４
は、１０００℃、３０秒程度のアニールにより活性化さ
れて、ｎＭＯＳＦＥＴが形成される（図１１（ｂ））。
その後の工程において従来と同様のプロセスを用いるこ
とによりゲート寸法バラツキを抑制したｎＭＯＳＦＥＴ
が形成される。また、このようなゲート構造によりドレ
イン領域の一部がダミーパターンで覆われてポケット領
域が形成されて、ドレイン領域下の一部領域にのみポケ
ット領域が形成されることになる。したがって、ポケッ
トインプラによる接合容量の増大が抑制される。なお、
本発明は、これまで述べてきたゲートの寸法精度改善の
ためのダミーゲートパターンはメモリセル内部の様に同
一パターンの繰り返し領域では、前述のプロセスによる
寸法変化を全体にフィードバックでき、さらに、その他
のランダムなゲートに関するものである。
と同様にゲート８と側壁絶縁膜１３をマスクにしてＡ
ｓ、Ｐなどのｎ型不純物を半導体基板１にイオン注入し
て１Ｅ２０〜１Ｅ２１ｃｍ-3程度の高濃度なｎ型ソース
／ドレイン領域１４を形成する。そして、拡散領域１４
は、１０００℃、３０秒程度のアニールにより活性化さ
れて、ｎＭＯＳＦＥＴが形成される（図１１（ｂ））。
その後の工程において従来と同様のプロセスを用いるこ
とによりゲート寸法バラツキを抑制したｎＭＯＳＦＥＴ
が形成される。また、このようなゲート構造によりドレ
イン領域の一部がダミーパターンで覆われてポケット領
域が形成されて、ドレイン領域下の一部領域にのみポケ
ット領域が形成されることになる。したがって、ポケッ
トインプラによる接合容量の増大が抑制される。なお、
本発明は、これまで述べてきたゲートの寸法精度改善の
ためのダミーゲートパターンはメモリセル内部の様に同
一パターンの繰り返し領域では、前述のプロセスによる
寸法変化を全体にフィードバックでき、さらに、その他
のランダムなゲートに関するものである。
【００３２】以上実施例では、多結晶シリコンで形成さ
れたゲートに関して述べてきたが、本発明に用いるゲー
ト材料は、高融点金属Ｔｉ、Ｗ、Ｃｏ、Ｎｉ、Ｐｄ、Ｍ
ｏあるいはそのシリコン化合物と他結晶シリコンとの積
層構造や前記シリコン化合物でも可能であり、前記金属
を用いたサリサイドでも良い。また、このダミーゲート
パターンは、ゲートパターンのみでなく、金属配線層あ
るいは素子領域を形成するリソグラフィプロセスでも同
様に使用することができる。さらに、以上の実施例では
全てリソグラフィ技術を使った場合について述べてきた
が電子線の直接描画などパターンを転写する他のプロセ
スにおいて有効である。
れたゲートに関して述べてきたが、本発明に用いるゲー
ト材料は、高融点金属Ｔｉ、Ｗ、Ｃｏ、Ｎｉ、Ｐｄ、Ｍ
ｏあるいはそのシリコン化合物と他結晶シリコンとの積
層構造や前記シリコン化合物でも可能であり、前記金属
を用いたサリサイドでも良い。また、このダミーゲート
パターンは、ゲートパターンのみでなく、金属配線層あ
るいは素子領域を形成するリソグラフィプロセスでも同
様に使用することができる。さらに、以上の実施例では
全てリソグラフィ技術を使った場合について述べてきた
が電子線の直接描画などパターンを転写する他のプロセ
スにおいて有効である。
【００３３】
【発明の効果】本発明は、以上の構成により、ゲートの
局所的な被覆率の差を低減し、プロセス中の光の近接効
果、ローディング効果を緩和し、ゲートの寸法変動を改
善し、バラツキの少ないゲートを形成し、その結果ＭＯ
ＳＦＥＴ特性のバラツキが改善されＬＳＩ性能が向上す
る。また、設計マージン、プロセスマージンが改善され
高歩留まりのＬＳＩを提供できる。また、ゲートの膜厚
に依存せず、エクステンション領域下のポケット領域の
不純物プロファイルを制御することが可能となり、パン
チスルーを抑制し、良好な短チャネル特性をもつＭＯＳ
ＦＥＴが提供可能になる。さらに、従来ポケット領域が
拡散領域下に形成されると拡散層下の不純物濃度が増大
し、拡散領域の接合容量が増大してしまうのに対し、本
発明ではプロセス中のダミーパターン下にはポケットが
形成されないので接合容量の増大が抑制される。
局所的な被覆率の差を低減し、プロセス中の光の近接効
果、ローディング効果を緩和し、ゲートの寸法変動を改
善し、バラツキの少ないゲートを形成し、その結果ＭＯ
ＳＦＥＴ特性のバラツキが改善されＬＳＩ性能が向上す
る。また、設計マージン、プロセスマージンが改善され
高歩留まりのＬＳＩを提供できる。また、ゲートの膜厚
に依存せず、エクステンション領域下のポケット領域の
不純物プロファイルを制御することが可能となり、パン
チスルーを抑制し、良好な短チャネル特性をもつＭＯＳ
ＦＥＴが提供可能になる。さらに、従来ポケット領域が
拡散領域下に形成されると拡散層下の不純物濃度が増大
し、拡散領域の接合容量が増大してしまうのに対し、本
発明ではプロセス中のダミーパターン下にはポケットが
形成されないので接合容量の増大が抑制される。
【図１】本発明のダミーゲートパターンとゲート電極パ
ターンが形成された半導体基板の平面図。
ターンが形成された半導体基板の平面図。
【図２】本発明の半導体装置の製造工程断面図。
【図３】本発明の半導体装置の製造工程断面図。
【図４】本発明の半導体装置の製造工程断面図。
【図５】本発明の半導体装置の製造工程断面図。
【図６】本発明の半導体装置の製造工程断面図。
【図７】本発明の半導体装置の製造工程断面図。
【図８】本発明の半導体装置の製造工程断面図。
【図９】本発明のダミーゲートパターンとゲート電極パ
ターンが形成された半導体基板の平面図。
ターンが形成された半導体基板の平面図。
【図１０】本発明の半導体装置の製造工程断面図。
【図１１】本発明の半導体装置の製造工程断面図。
【図１２】従来の半導体装置の製造工程断面図。
【図１３】従来の半導体装置の製造工程断面図。
【図１４】従来の半導体装置の製造工程断面図。
【図１５】従来のゲート電極パターンが形成された半導
体基板の平面図。
体基板の平面図。
【図１６】従来の半導体装置の製造工程断面図。
１・・・半導体基板、 ２・・ｐウエル、 ３・・
・ｎウエル、４・・・フィールド酸化膜、 ５・・・
ゲート絶縁膜、６・・・多結晶シリコン膜、７、１０、
１０′、３７、３７′、３９、４３、４３′・・・フォ
トレジスト、８・・・ゲート、 ９・・・酸化膜、１
１・・・ｎ型エクステンション領域、１２・・・ｐ型エ
クステンション領域、１３・・・側壁絶縁膜、 １４
・・・ｎ＋ソース／ドレイン領域、１５・・・ｐ＋ソー
ス／ドレイン領域、３７１・・・フォトレジストのゲー
ト部、３７２・・・フォトレジストのダミーゲートパタ
ーン部。
・ｎウエル、４・・・フィールド酸化膜、 ５・・・
ゲート絶縁膜、６・・・多結晶シリコン膜、７、１０、
１０′、３７、３７′、３９、４３、４３′・・・フォ
トレジスト、８・・・ゲート、 ９・・・酸化膜、１
１・・・ｎ型エクステンション領域、１２・・・ｐ型エ
クステンション領域、１３・・・側壁絶縁膜、 １４
・・・ｎ＋ソース／ドレイン領域、１５・・・ｐ＋ソー
ス／ドレイン領域、３７１・・・フォトレジストのゲー
ト部、３７２・・・フォトレジストのダミーゲートパタ
ーン部。
Claims (10)
- 【請求項１】 複数の素子領域と、 素子領域間に形成された素子分離領域と、 前記素子領域上に形成されたゲート電極パターンと、 前記素子領域又は素子分離領域上に形成され、少なくと
も一部は前記ゲート電極パターンに隣接して形成されて
いるダミーゲートパターンとを備え、前記ゲート電極パ
ターンと前記ダミーゲートパターンとは、実質的に平行
に所定間隔をおいて配置されていることを特徴とする半
導体基板。 - 【請求項２】 前記ダミーゲートパターンのパターン幅
は、前記ゲート電極パターンのパターン幅と等しいかも
しくはそれより大きいことを特徴とする請求項１に記載
の半導体基板。 - 【請求項３】 前記ゲート電極パターンと前記ダミーゲ
ートパターンとは、実質的に平行に所定間隔をおいて配
置され、その間隔は、すべて等しいことを特徴とする請
求項１又は請求項２に記載の半導体基板。 - 【請求項４】 前記ゲート電極パターンと前記ダミーゲ
ートパターンとは、実質的に平行に所定間隔をおいて配
置され、前記ゲート電極パターンとこれに隣接するダミ
ーゲートパターンとの間隔は、前記ゲート電極パターン
を形成するプロセスにおいてこのゲート電極パターンが
光近接効果を受けるような幅もしくはそれ以上であるこ
とであることを特徴とする請求項１乃至請求項３のいづ
れかに記載の半導体基板。 - 【請求項５】 前記間隔は、前記ゲート電極パターンの
パターン幅の６倍以下であることを特徴とする請求項４
に記載の半導体基板。 - 【請求項６】 半導体基板の素子領域上に少なくとも１
つのゲート電極パターンと、前記素子領域上もしくは素
子分離領域上に少なくとも前記ゲート電極パターンの両
側に所定の間隔をもって配置されるダミーゲートパター
ンとを形成する工程と、 前記半導体基板の第１導電型の表面領域に、前記ゲート
電極パターンとその両側に配置形成された前記ダミーゲ
ートパターンをマスクとして、第２導電型の不純物をイ
オン注入して低不純物濃度の第２導電型不純物拡散領域
を前記ゲート電極パターンの両側に沿って形成する工程
と、 前記低不純物濃度の第２導電型不純物拡散領域を形成後
前記ダミーゲートパターンを前記半導体基板から除去す
る工程と、 前記ダミーゲートパターンを除去後前記ゲート電極パタ
ーンの側面に側壁絶縁膜を形成する工程と、 前記半導体基板の第１導電型の表面領域に、前記ゲート
電極パターン及び前記側壁絶縁膜をマスクとして、第２
導電型の不純物をイオン注入して高不純物濃度の第２導
電型不純物拡散領域を前記ゲート電極パターンの両側に
沿って形成し、前記低不純物濃度の第２導電型不純物拡
散領域と前記高不純物濃度の第２導電型不純物拡散領域
とから構成されるソース／ドレイン領域を形成する工程
とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項７】 半導体基板の素子領域上に少なくとも１
つのゲート電極パターンと前記素子領域上もしくは素子
分離領域上に少なくとも前記ゲート電極パターンの両側
に所定の間隔をもって配置されるダミーゲートパターン
とを形成する工程と、 前記半導体基板の第１導電型の表面領域に、前記ゲート
電極パターンとその両側に配置形成された前記ダミーゲ
ートパターンをマスクとして、第２導電型の不純物をイ
オン注入して低不純物濃度の第２導電型不純物拡散領域
を前記ゲート電極パターンの両側に沿って形成する工程
と、 前記半導体基板の第１導電型の表面領域に、前記ゲート
電極パターンとその両側に配置形成された前記ダミーゲ
ートパターンをマスクとして第１導電型の不純物をイオ
ン注入して前記表面領域の不純物濃度より高不純物濃度
の第１導電型不純物拡散領域であるポケット領域を前記
低不純物濃度の第２導電型不純物拡散領域の下に形成す
る工程と、 前記ポケット領域を形成後前記ダミーゲートパターンを
前記半導体基板から除去する工程と、 前記ダミーゲートパターンを除去後前記ゲート電極パタ
ーンの側面に側壁絶縁膜を形成する工程と、 前記半導体基板の第１導電型の表面領域に、前記ゲート
電極パターン及び前記側壁絶縁膜をマスクとして、第２
導電型の不純物をイオン注入して高不純物濃度の第２導
電型不純物拡散領域を前記ゲート電極パターンの両側に
沿って形成し、前記低不純物濃度の第２導電型不純物拡
散領域と前記高不純物拡散領域とから構成されたソース
／ドレイン領域を形成する工程とを備えたことを特徴と
する半導体装置の製造方法。 - 【請求項８】 前記ゲート電極パターンと前記ダミーゲ
ートパターンとを形成する工程において、これらゲート
電極パターン及びダミーゲートパターンは、フォトレジ
ストをマスクにして形成され、このマスクは、前記イオ
ン注入のマスクとして用いることを特徴とする請求項７
又は請求項８に記載の半導体装置の製造方法。 - 【請求項９】 前記表面領域には、第１導電型のウエル
領域が形成され、前記低不純物濃度の第２導電型不純物
拡散領域は、このウエル領域に形成されていることを特
徴とする請求項６乃至請求項８のいずれかに記載の半導
体装置の製造方法。 - 【請求項１０】 半導体基板の素子領域上に形成された
ゲート電極パターンと、 前記半導体基板の第１導電型の表面領域に形成され、前
記ゲート電極パターンの両側に沿って配置された低不純
物濃度の第２導電型不純物拡散領域と、 前記半導体基板の第１導電型の表面領域において、前記
低不純物濃度の第２導電型不純物拡散領域の下に形成さ
れ、前記表面領域の不純物濃度より高不純物濃度の第１
導電型不純物拡散領域であるポケット領域と、 前記半導体基板の第１導電型の表面領域に、高不純物濃
度の第２導電型不純物拡散領域を前記ゲート電極パター
ンの両側に沿って形成された前記低不純物濃度の第２導
電型不純物拡散領域と前記高不純物濃度の第２導電型不
純物拡散領域とから構成されたソース／ドレイン領域と
を備え、 前記ポケット領域は、前記高不純物濃度の第２導電型不
純物拡散領域とは１部分のみが接触していることを特徴
とする半導体装置。
Priority Applications (2)
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|---|---|---|---|
| JP01193797A JP3495869B2 (ja) | 1997-01-07 | 1997-01-07 | 半導体装置の製造方法 |
| US08/997,888 US5923969A (en) | 1997-01-07 | 1997-12-24 | Method for manufacturing a semiconductor device having a limited pocket region |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01193797A JP3495869B2 (ja) | 1997-01-07 | 1997-01-07 | 半導体装置の製造方法 |
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|---|---|
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| JP3495869B2 JP3495869B2 (ja) | 2004-02-09 |
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ID=11791578
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|---|---|---|---|
| JP01193797A Expired - Fee Related JP3495869B2 (ja) | 1997-01-07 | 1997-01-07 | 半導体装置の製造方法 |
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