JP2006114843A - 半導体装置 - Google Patents

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Abstract

【課題】 半導体装置内の第１のｎＭＯＳ集積回路内のＭＯＳＦＥＴ（ゲート酸化膜厚＝Ｔｏｘ１）の特性ばらつきと、半導体装置内の第２のｎＭＯＳＦＥＴ集積回路のＭＯＳＦＥＴ（ゲート酸化膜厚＝Ｔｏｘ２≠Ｔｏｘ１）の特性ばらつきとを防止すること。
【解決手段】 半導体装置１は、ゲート電極間の距離ｄ１が等しいｎチャネルタイプのＭＯＳＦＥＴ Ｔｒ１−５（ゲート酸化膜厚＝Ｔｏｘ１）を備えた第１のｎＭＯＳ集積回路２1 と、ゲート電極間の距離ｄ２（≠ｄ１）が等しく、かつ、ｎチャネルタイプのＭＯＳＦＥＴ Ｔｒ６−１０（ゲート酸化膜厚＝Ｔｏｘ２≠Ｔｏｘ１）を備えた第２のｎＭＯＳ集積回路２2 とを備えている。
【選択図】 図２

Description

本発明は、ＭＯＳＦＥＴを備えた半導体装置に関する。
ＭＯＳＦＥＴのスケーリングが進行するのに伴って顕在化してきた問題の一つとして、ゲート電極端に電界が集中することで生じた熱電子が、ゲート酸化膜中に注入することによって生じる、ゲート酸化膜の信頼性の劣化がある。
これを回避するために、ゲート端のソース／ドレイン領域には比較的低濃度の不純物を注入し、ゲート端から離れた領域には抵抗を下げるために高濃度の不純物を注入する、所謂ＬＤＤ（Lightly Doped Drain）構造が提案されている。
このＬＤＤ構造は、ゲート電極の形成後に低濃度の不純物をイオン注入し、その後、ゲート電極の側壁にゲート側壁絶縁膜（スペーサ）を形成して高濃度の不純物をイオン注入することで形成される。したがって、スペーサの幅は、ＬＤＤ領域の幅を決める極めて重要なパラメータであることが判る。
上記スペーサは、ＬＰＣＶＤプロセスを用いてシリコン酸化膜またはシリコン窒化膜（ＬＰＣＶＤ絶縁膜）を全面に堆積し、その後、ＲＩＥ（Reactive Ion Etching）プロセスによりＬＰＣＶＤ絶縁膜を非等方性加工（異方性エッチング）することによって形成する方法が一般的である。
ここで、ＬＰＣＶＤプロセスが用いられる理由は、プラズマＣＶＤプロセスなどに比べて側壁カバレッジが良好で、スペーサの形成に適した絶縁膜が形成されるからである。
ところが、近年のナノオーダーの領域に突入したＭＯＳＦＥＴでは、従来のＬＰＣＶＤプロセスによるスペーサの形成方法に対し、以下の問題点が浮上してきた。
スペーサの膜厚（スペーサ膜厚）が数十ｎｍ程度になると、ゲート電極の疎密によってＬＰＣＶＤ絶縁膜のゲート側壁上の膜厚が変わるという、所謂疎密差が生じる（１）。この疎密差は、ゲート電極の高さとゲート電極間のスペースで決まるアスペクトが高くなってきていることにも一因がある。上記ＬＰＣＶＤ絶縁膜のゲート側壁上の膜厚の変化は、ＬＬＤ構造のばらつきを招き、ＭＯＳＦＥＴ特性に大きな影響を与える。
システムＬＳＩは、ｎチャネルおよびｐチャネルタイプのＭＯＳＦＥＴを備えている。最適なスペーサ膜厚は、ｎチャネルのＭＯＳＦＥＴとｐチャネルのＭＯＳＦＥＴとで異なる。さらに、同チャネルタイプのＭＯＳＦＥＴでも、使用する電源電圧が異なると、ゲート酸化膜の厚さが異なるため、最適なスペーサ膜厚は異なる。すなわち、システムＬＳＩ中には複数の最適なスペーサ膜厚がある。
システムＬＳＩ中のＭＯＳＦＥＴのレイアウト（疎密差）に依存したスペーサ膜厚に差が生じることは、各々のＭＯＳＦＥＴのＬＤＤ構造のばらつきを増幅し、システムＬＳＩの機能を阻害する要因になってきている。
特開２００３−１６３２１５号公報
本発明は、上記事情を考慮してなされたもので、その目的とするところは、第１の集積回路内の第１−第３のＭＯＳＦＥＴの特性ばらつきと、第２の集積回路内の第４−第６のＭＯＳＦＥＴであって、前記第１−第３のＭＯＳＦＥＴとはゲート絶縁膜の膜厚およびチャネルタイプの少なくとも一方が異なる第４−第６のＭＯＳＦＥＴの特性ばらつきとを防止できる半導体装置を提供することにある。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、第１のＭＯＳＦＥＴ、該第１のＭＯＳＦＥＴの一方の側に配置された第２のＭＯＳＦＥＴおよび前記第１のＭＯＳＦＥＴの他方の側に配置された第３のＭＯＳＦＥＴを含む第１の集積回路であって、前記第１、第２および第３のＭＯＳＦＥＴはチャネルタイプが同じであり、前記第１、第２および第３のＭＯＳＦＥＴの各々がゲート電極およびその側壁に設けられたゲート側壁絶縁膜を備え、かつ、前記第１のＭＯＳＦＥＴのゲート電極と前記第２のＭＯＳＦＥＴのゲート電極の間の距離と前記第１のＭＯＳＦＥＴのゲート電極と前記第３のＭＯＳＦＥＴのゲート電極の間の距離とが同じ第１の距離である第１の集積回路と、前記半導体基板上に設けられ、前記第１のＭＯＳＦＥＴとはゲート絶縁膜の膜厚およびチャネルタイプの少なくとも一方が異なる、第４のＭＯＳＦＥＴ、該第４のＭＯＳＦＥＴの一方の側に配置された第５のＭＯＳＦＥＴおよび前記第４のＭＯＳＦＥＴの他方の側に配置された第６のＭＯＳＦＥＴを含む第２の集積回路であって、前記第４、第５および第６のＭＯＳＦＥＴはチャネルタイプが同じであり、前記第４、第５および第６のＭＯＳＦＥＴの各々がゲート電極およびその側壁に設けられたゲート側壁絶縁膜を備え、かつ、前記第４のＭＯＳＦＥＴのゲート電極と前記第５のＭＯＳＦＥＴのゲート電極の間の距離と前記第４のＭＯＳＦＥＴのゲート電極と前記第６のＭＯＳＦＥＴのゲート電極の間の距離とが前記第１の距離とは異なる同じ第２の距離である第２の集積回路とを具備してなることを特徴とする。
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
本発明によれば、第１の集積回路内の第１−第３のＭＯＳＦＥＴの特性ばらつきと、第２の集積回路内の第４−第６のＭＯＳＦＥＴであって、前記第１−第３のＭＯＳＦＥＴとはゲート絶縁膜の膜厚およびチャネルタイプの少なくとも一方が異なる第４−第６のＭＯＳＦＥＴの特性ばらつきとを防止できる半導体装置を実現できるようになる。
以下、図面を参照しながら本発明の実施形態を説明する。
図１は、本発明の一実施形態に係る半導体装置を模式的に示す図である。
図１において、１は半導体装置を示しており、この半導体装置１は、複数のｎチャネルタイプのＭＯＳＦＥＴを備えたｎＭＯＳ集積回路２と、複数のｐチャネルタイプのＭＯＳＦＥＴを備えたｐＭＯＳ集積回路３とを備えている。
ｎＭＯＳ集積回路２およびｐＭＯＳ集積回路３は、例えば、システムＬＳＩ中の集積回路であり、かつ、最小寸法の間隔で繰り返し配置されたゲート電極を含む回路（例えばＤＲＡＭ等の記憶デバイス中のメモリセル回路）およびその周辺回路を含まない。あるいは、ｎＭＯＳ集積回路２およびｐＭＯＳ回路３は、ロジックＩＣまたはＡＳＩＣであり、より具体的には、これらの集積回路中のＣＭＯＳ集積回路である。上記ロジックＩＣは、システムＬＳＩ中のものである場合もある。
ｎＭＯＳ集積回路２は、ゲート酸化膜の膜厚がＴｏｘ１であるｎチャネルタイプのＭＯＳＦＥＴを複数備えた第１のｎＭＯＳ集積回路２1 と、ゲート酸化膜の膜厚がＴｏｘ２であるｎチャネルタイプのＭＯＳＦＥＴを複数備えた第２のｎＭＯＳ集積回路２2 とを備えている。
ｐＭＯＳ集積回路３は、ゲート酸化膜の膜厚がＴｏｘ３であるｐチャネルタイプのＭＯＳＦＥＴを複数備えた第１のｐＭＯＳ集積回路３1 と、ゲート酸化膜の膜厚がＴｏｘ４であるｐチャネルタイプのＭＯＳＦＥＴを複数備えた第２のｐＭＯＳ集積回路３2 とを備えている。
本実施形態では、Ｔｏｘ１≠Ｔｏｘ２、Ｔｏｘ３≠Ｔｏｘ４、Ｔｏｘ１＝Ｔｏｘ３、Ｔｏｘ２＝Ｔｏｘ４として説明する。具体的には、Ｔｏｘ１＝Ｔｏｘ３＝１５ｎｍ、Ｔｏｘ２＝Ｔｏｘ４＝４ｎｍである。Ｔｏｘ１＝Ｔｏｘ３＝１５ｎｍのＭＯＳＦＥＴの電源電圧は３Ｖ、Ｔｏｘ２＝Ｔｏｘ４＝４ｎｍのＭＯＳトランジスタの電源電圧は１Ｖである。
図２は、ｎＭＯＳ集積回路２（２1 ，２2 ）中のＭＯＳＦＥＴを示す断面図である。
図２において、Ｔｒ１−５はｎＭＯＳ集積回路２1 中のｎチャネルタイプのＭＯＳＦＥＴ、Ｔｒ６−１０はｎＭＯＳ集積回路２2 中のｎチャネルタイプのＭＯＳＦＥＴ、１０，１０’はゲート酸化膜、１１，１１’はゲート電極、１２，１２’はゲート側壁絶縁膜（スペーサ）、ｄ１はｎＭＯＳ集積回路２1 中の隣り合うゲート電極１１間の距離、ｄ２はｎＭＯＳ集積回路２2 中の隣り合うゲート電極１１’間の距離を示している。
距離ｄ１は、図２に示すように、ＭＯＳＦＥＴ Ｔｒｉ（ｉ＝１，２，３，４）２の右端とその右側のＭＯＳＦＥＴ Ｔｒｉ＋１の左端との間の距離である。同様に、距離ｄ２は、ＭＯＳＦＥＴ Ｔｒｊ（ｊ＝６，７，８，９）２の右端とその右側のＭＯＳＦＥＴ Ｔｒｊ＋１の左端との間の距離である。
本実施形態では、ＭＯＳＦＥＴ Ｔｒ２は、ダミーＭＯＳＦＥＴ（ダミーゲート電極部）であって、トランジスタ動作は行わない。ダミーＭＯＳＦＥＴは各ＭＯＳＦＥＴ間の距離ｄ１が等しくなるように設けられたものであって、必ずしもＭＯＳＦＥＴ Ｔｒ２がダミーＭＯＳＦＥＴとなる訳ではなく、また、ダミーＭＯＳＦＥＴの数も一つとは限らず、二つ以上の場合もある。同様に、ＭＯＳＦＥＴ Ｔｒ７は、距離ｄ２が等しくなるように設けられたダミーＭＯＳＦＥＴである。
図３は、ｐＭＯＳ集積回路３（３1 ，３2 ）中のＭＯＳＦＥＴを示す断面図である。
図３において、Ｔｒ１１−１５はｐＭＯＳ集積回路３1 中のｐチャネルタイプのＭＯＳＦＥＴ、Ｔｒ１６−２０はｐＭＯＳ集積回路３2 中のｐチャネルタイプのＭＯＳＦＥＴ、１３，１３’はゲート酸化膜、１４，１４’はゲート電極、１５，１５’はゲート側壁絶縁膜（スペーサ）、ｄ３はｐＭＯＳ集積回路３1 中の隣り合うゲート電極１４間の距離、ｄ４はｐＭＯＳ集積回路３2 中の隣り合うゲート電極１４’間の距離を示している。
ここで、距離ｄ３，ｄ４は距離ｄ１，ｄ２と同様に定義される。ＭＯＳＦＥＴ Ｔｒ１２，Ｔｒ１７は、ＭＯＳＦＥＴ Ｔｒ２，ＴＲ７と同様に、ダミーＭＯＳＦＥＴである。
本実施形態では、集積回路２1 中の各ゲート電極間距離はｄ１で一定である。同様に、集積回路２2 中の各ゲート電極間距離はｄ２で一定である。また、図３に示すように、本実施形態では、集積回路３1 中の各ゲート電極間距離はｄ３で一定である。同様に、集積回路３2 中の各ゲート電極間距離はｄ４で一定である。
各集積回路２1 ，２2 ，３1 ，３2 中のゲート電極間距離ｄ１−ｄ４は、ＭＯＳＦＥＴのチャネルタイプとゲート酸化膜の膜厚で決められた固有の値を有する。一般には、ｎチャネルの場合の方がｐチャネルの場合に比べてゲート電極間距離は短くなり、ゲート酸化膜の膜厚が薄いほどゲート電極間距離は短くなる。さらに、各集積回路２1 ，２2 ，３1 ，３2 中のスペーサ１２，１２’，１５，１５’の膜厚Ｔ１−Ｔ４も、ゲート電極間距離ｄ１−ｄ４と同様に、それぞれ一定である。膜厚Ｔ１−Ｔ４は、図２および図３に示すように、基板表面と接している部分のスペーサ１２，１２’，１５，１５’のチャネル長方向の寸法である。
具体的には、ｄ１＝１５０ｎｍ、ｄ２＝２００ｎｍ、ｄ３＝２５０ｎｍ、ｄ４＝３００ｎｍである。ｄ１−ｄ４を上記値にすることにより、例えば、Ｔ１＝２０ｎｍ、Ｔ２＝２３ｎｍ、Ｔ３＝２６ｎｍ、Ｔ４＝２８ｎｍという最適なスペーサ膜厚を選択することができる。言い換えれば、電源電圧３ＶのＭＯＳ集積回路２1 ，３1 のスペーサ膜厚Ｔ１，Ｔ３および電源電圧１ＶのＭＯＳ集積回路２2 ，３2 のスペーサ膜厚Ｔ２，Ｔ４をそれぞれ最適な値に設定することができる。
本実施形態の図２および図３に対応する、従来のｎＭＯＳ集積回路およびｐＭＯＳ集積回路の断面図を図４および図５に示す。なお、図２および図３と対応する部分には図２および図３と同一符号を付してある。
図４および図５に示すように、従来のｎＭＯＳ集積回路２およびｐＭＯＳ集積回路３の場合、ダミーＭＯＳＦＥＴ（ＭＯＳＦＥＴ Ｔｒ２，Ｔｒ７，Ｔｒ１２，Ｔｒ１７）が存在しないため、ＭＯＳＦＥＴ Ｔｒ１，Ｔｒ３の間、ＭＯＳＦＥＴ Ｔｒ６，Ｔｒ８の間、ＭＯＳＦＥＴ Ｔｒ１１，Ｔｒ１３の間およびＭＯＳＦＥＴ Ｔｒ１６，Ｔｒ１８の間が広がる。その結果、ゲート電極の疎密が生じ、集積回路２1 ，２2 ，３1 ，３2 中のスペーサ１２，１２’，１５，１５’の膜厚Ｔ１−Ｔ４にばらつきが生じる。
次に、図６−図１２を参照しながら、本実施形態の半導体装置の製造法について説明する。
まず、図６に示すように、シリコン基板２１上に厚さＴｏｘ１の絶縁膜２２、不純物を含む多結晶シリコン膜等の導電膜２３を順次形成する。このとき、図１０に示すように、集積回路２2 ，３2 の領域をレジスト２４で覆った状態で、絶縁膜２２および導電膜２３を形成する。絶縁膜２２および導電膜２３の形成後、レジスト２４を除去する。
次に、図７に示すように、導電膜２３上にレジストパターン２５を形成し、その後、レジストパターン２５をマスクにして、導電膜２３および絶縁膜２２をＲＩＥプロセスによりエッチングし、ゲート電極２３、ゲート絶縁膜２２を形成する。ゲート電極２３、ゲート絶縁膜２２の形成後、レジストパターン２５を除去する。
次に、図８に示すように、ゲート電極２３をマスクにしてｎ型およびｐ型不純物イオンのイオン注入を行い、その後、アニールを行ってエクステンション２６を形成する。このとき、ｎ型不純物イオンの注入は、図１１に示すように、集積回路２2 ，３1 ，３2 の領域をレジスト２７で覆った状態で行う。一方、ｐ型不純イオンの注入は、図１２に示すように、集積回路２1 ，２2 ，３2 の領域をレジスト２８で覆った状態で行う。
次に、図９に示すように、ＬＰＣＶＤプロセスにより、スペーサ１２，１５となる絶縁膜をゲート部（ゲート絶縁膜２２、ゲート電極２３）の上面および側面を覆うように堆積し、その後、ＲＩＥプロセスにより上記絶縁膜をエッチングすることにより、スペーサ１２，１５を形成する。
次に、図９に示すように、スペーサ１２，１５およびゲート電極２２をマスクにしてｎ型およびｐ型不純物イオンのイオン注入を行い、その後、アニールを行ってソース／ドレイン２９を形成する。このときのイオン注入は、エクステンション２６を形成するためのイオン注入と同様に、所定の集積回路の領域中に所定の不純物イオンが選択的に注入されるように、レジスト２７，２８を形成して行われる。
以上の工程を経て、ゲート酸化膜の膜厚がＴｏｘ１（＝Ｔｏｘ３）である集積回路２1 および集積回路３1 中のｎおよびｐチャネルタイプのＭＯＳＦＥＴが得られる。同様の工程を経て、ゲート酸化膜の膜厚がＴｏｘ２（＝Ｔｏｘ４）である集積回路２2 および集積回路３2 中のｎおよびｐチャネルタイプのＭＯＳＦＥＴが得られる。
その後、各集積回路中のＭＯＳＦＥＴ間を配線で接続し、回路を構成する工程が続く。このとき、ＭＯＳＦＥＴ Ｔｒ２，７，１２，１７を他のＭＯＳＦＥＴと電気的に接続されないようにすることにより、ＭＯＳＦＥＴ Ｔｒ２，７，１２，１７をダミーＭＯＳＦＥＴとする。あるいは、ＭＯＳＦＥＴ Ｔｒ２，７，１２，１７にエクステンションおよびソース／ドレイン領域を形成しないことで、ダミーＭＯＳＦＥＴとする。このようなダミーＭＯＳＦＥＴは、エクステンションおよびソース／ドレイン領域を形成するためのイオン注入工程において、ダミーＭＯＳＦＥＴの領域にイオンが注入されないレジストを形成することで容易に実施できる。
図１３および図１４に、本実施形態の集積回路中のＭＯＳＦＥＴの平面図を示す。
図中、Ｇはゲート電極、ＳＰはスペーサ、Ｓ／Ｄはソース／ドレイン領域、ｄは活性領域（素子領域）上のスペーサ間距離、ｄ’は素子分離領域上のスペーサ間距離を示している。図では、集積回路２1 ，２2 ，３1 ，３2 中のＭＯＳＦＥＴの区別は行っていない。
図１３はｄ＝ｄ’の場合の平面図を示しており、図１４はｄ≠ｄ’の場合の平面図を示している。半導体製造プロセスにおいて、特にリソグラフィプロセスの観点からは、図１３に示すように、スペーサ間の距離が場所によらず一定である方が有利である。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
本発明の一実施形態に係る半導体装置を模式的に示す図。 実施形態のｎＭＯＳ集積回路中のＭＯＳＦＥＴを示す断面図。 実施形態のｐＭＯＳ集積回路中のＭＯＳＦＥＴを示す断面図。 従来のｎＭＯＳ集積回路中のＭＯＳＦＥＴを示す断面図。 従来のｐＭＯＳ集積回路中のＭＯＳＦＥＴを示す断面図。 実施形態の半導体装置の製造方法を示す断面図。 図６に続く同実施形態の半導体装置の製造方法を示す断面図。 図７に続く同実施形態の半導体装置の製造方法を示す断面図。 図８に続く同実施形態の半導体装置の製造方法を示す断面図。 図６の工程で形成するレジストが覆う領域を示す平面図。 図８の工程で形成するレジストが覆う領域を示す平面図。 図８の工程で形成する他のレジストが覆う領域を示す平面図。 本実施形態の集積回路中のＭＯＳＦＥＴ（活性領域上のスペーサ間距離＝素子分離領域上のスペース間距離）を示す平面図。 本実施形態の集積回路中の他のＭＯＳＦＥＴ（活性領域上のスペーサ間距離≠素子分離領域上のスペース間距離）を示す平面図。
符号の説明
Ｔｒ１…ＭＯＳＦＥＴ（第１のＭＯＳＦＥＴ）、Ｔｒ２…ＭＯＳＦＥＴ（第２のＭＯＳＦＥＴ）、Ｔｒ３…ＭＯＳＦＥＴ（第３のＭＯＳＦＥＴ）、Ｔｒ６…ＭＯＳＦＥＴ（第４のＭＯＳＦＥＴ）、Ｔｒ７…ＭＯＳＦＥＴ（第５のＭＯＳＦＥＴ）、Ｔｒ８…ＭＯＳＦＥＴ（第６のＭＯＳＦＥＴ）、１…半導体装置、２…ｎＭＯＳ集積回路、２1 …第１のｎＭＯＳ集積回路、２2 …第２のｎＭＯＳ集積回路、３…ｐＭＯＳ集積回路、３1 …第１のｐＭＯＳ集積回路、３2 …第２のｐＭＯＳ集積回路、１０，１０’…ゲート酸化膜、１１，１１’…ゲート電極、１２，１２’…スペーサ、１３，１３’…ゲート酸化膜、１４，１４’…ゲート電極、１５，１５’…スペーサ、２１…シリコン基板、２２…絶縁膜（ゲート絶縁膜）、２３…導電膜（ゲート電極）。

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に設けられ、第１のＭＯＳＦＥＴ、該第１のＭＯＳＦＥＴの一方の側に配置された第２のＭＯＳＦＥＴおよび前記第１のＭＯＳＦＥＴの他方の側に配置された第３のＭＯＳＦＥＴを含む第１の集積回路であって、前記第１、第２および第３のＭＯＳＦＥＴはチャネルタイプが同じであり、前記第１、第２および第３のＭＯＳＦＥＴの各々がゲート電極およびその側壁に設けられたゲート側壁絶縁膜を備え、かつ、前記第１のＭＯＳＦＥＴのゲート電極と前記第２のＭＯＳＦＥＴのゲート電極の間の距離と前記第１のＭＯＳＦＥＴのゲート電極と前記第３のＭＯＳＦＥＴのゲート電極の間の距離とが同じ第１の距離である第１の集積回路と、
    前記半導体基板上に設けられ、前記第１のＭＯＳＦＥＴとはゲート絶縁膜の膜厚およびチャネルタイプの少なくとも一方が異なる、第４のＭＯＳＦＥＴ、該第４のＭＯＳＦＥＴの一方の側に配置された第５のＭＯＳＦＥＴおよび前記第４のＭＯＳＦＥＴの他方の側に配置された第６のＭＯＳＦＥＴを含む第２の集積回路であって、前記第４、第５および第６のＭＯＳＦＥＴはチャネルタイプが同じであり、前記第４、第５および第６のＭＯＳＦＥＴの各々がゲート電極およびその側壁に設けられたゲート側壁絶縁膜を備え、かつ、前記第４のＭＯＳＦＥＴのゲート電極と前記第５のＭＯＳＦＥＴのゲート電極の間の距離と前記第４のＭＯＳＦＥＴのゲート電極と前記第６のＭＯＳＦＥＴのゲート電極の間の距離とが前記第１の距離とは異なる同じ第２の距離である第２の集積回路と
    を具備してなることを特徴とする半導体装置。
  2. 前記第１および第２の集積回路は、システムＬＳＩ中の集積回路であり、かつ、メモリセル回路およびその周辺回路を含まないことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１および第２の集積回路は、ロジックＩＣまたはＡＳＩＣであることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１、第２および第３のＭＯＳＦＥＴの一部は、トランジスタ動作を行わないダミートランジスタであり、前記第４、第５および第６のＭＯＳＦＥＴの一部は、トランジスタ動作を行わないダミートランジスタであることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
  5. 前記第１、第２および第３のＭＯＳＦＥＴのゲート側壁絶縁膜は同じ第１の膜厚を有し、前記第４、第５および第６のＭＯＳＦＥＴのゲート側壁絶縁膜は同じ第２の膜厚を有し、かつ、前記第１の膜厚と前記第２の膜厚が異なることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
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