JP2001015612A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JP2001015612A JP2001015612A JP11225991A JP22599199A JP2001015612A JP 2001015612 A JP2001015612 A JP 2001015612A JP 11225991 A JP11225991 A JP 11225991A JP 22599199 A JP22599199 A JP 22599199A JP 2001015612 A JP2001015612 A JP 2001015612A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- film
- manufacturing
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 344
- 238000004519 manufacturing process Methods 0.000 title claims description 154
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 287
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 286
- 239000000758 substrate Substances 0.000 claims abstract description 199
- 238000000034 method Methods 0.000 claims description 278
- 230000008569 process Effects 0.000 claims description 139
- 238000004140 cleaning Methods 0.000 claims description 100
- 239000012535 impurity Substances 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 41
- 230000000873 masking effect Effects 0.000 claims description 39
- 230000003647 oxidation Effects 0.000 claims description 37
- 238000007254 oxidation reaction Methods 0.000 claims description 37
- 238000005229 chemical vapour deposition Methods 0.000 claims description 34
- 230000015572 biosynthetic process Effects 0.000 claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 7
- 229910052796 boron Inorganic materials 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 230000007423 decrease Effects 0.000 claims description 6
- 238000005299 abrasion Methods 0.000 claims description 5
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 4
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- -1 tungsten nitride Chemical class 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 3
- 238000005406 washing Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 71
- 238000005516 engineering process Methods 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 838
- 239000010409 thin film Substances 0.000 description 33
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 30
- 239000010410 layer Substances 0.000 description 25
- 230000015556 catabolic process Effects 0.000 description 19
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 15
- 238000011109 contamination Methods 0.000 description 15
- 230000006378 damage Effects 0.000 description 15
- 230000000694 effects Effects 0.000 description 12
- 238000005259 measurement Methods 0.000 description 12
- 230000007547 defect Effects 0.000 description 11
- 238000005121 nitriding Methods 0.000 description 11
- 239000007864 aqueous solution Substances 0.000 description 9
- 230000005669 field effect Effects 0.000 description 9
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 8
- 239000000243 solution Substances 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 7
- 229910052757 nitrogen Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 238000001912 gas jet deposition Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 150000003254 radicals Chemical class 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 229910010413 TiO 2 Inorganic materials 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910021341 titanium silicide Inorganic materials 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 241001508691 Martes zibellina Species 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000002407 reforming Methods 0.000 description 2
- 238000007790 scraping Methods 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 108700042918 BF02 Proteins 0.000 description 1
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- 101100345589 Mus musculus Mical1 gene Proteins 0.000 description 1
- ODUCDPQEXGNKDN-UHFFFAOYSA-N Nitrogen oxide(NO) Natural products O=N ODUCDPQEXGNKDN-UHFFFAOYSA-N 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000002831 nitrogen free-radicals Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 厚さが異なる２種類以上のゲート絶縁膜を有
する半導体集積回路装置の信頼性を向上させることので
きる技術を提供する。 【解決手段】 半導体基板１の表面に形成された酸化シ
リコン膜６の上層に酸化シリコン膜７を形成し、次いで
厚いゲート絶縁膜を形成する領域Ａを覆ったフォトレジ
ストパターン８をマスクとして、薄いゲート絶縁膜を形
成する領域Ｂの酸化シリコン膜６，７を除去した後、フ
ォトレジストパターン８および酸化シリコン膜７を除去
し、続いて熱酸化処理を半導体基板に施すことによっ
て、厚さの異なるゲート絶縁膜を形成する。
する半導体集積回路装置の信頼性を向上させることので
きる技術を提供する。 【解決手段】 半導体基板１の表面に形成された酸化シ
リコン膜６の上層に酸化シリコン膜７を形成し、次いで
厚いゲート絶縁膜を形成する領域Ａを覆ったフォトレジ
ストパターン８をマスクとして、薄いゲート絶縁膜を形
成する領域Ｂの酸化シリコン膜６，７を除去した後、フ
ォトレジストパターン８および酸化シリコン膜７を除去
し、続いて熱酸化処理を半導体基板に施すことによっ
て、厚さの異なるゲート絶縁膜を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、例えば付加される電圧の異
なる２種類のＭＩＳＦＥＴ（Metal Insulator Semicond
uctor Field Effect Transistor ）を内蔵する半導体集
積回路装置に適用して有効な技術に関するものである。
置の製造技術に関し、特に、例えば付加される電圧の異
なる２種類のＭＩＳＦＥＴ（Metal Insulator Semicond
uctor Field Effect Transistor ）を内蔵する半導体集
積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ（Complementary Metal Oxide
Semiconductor ）論理ＬＳＩ（LargeScale Integrated
Circuit）、ＳＲＡＭ（Static Random Access Memory
）またはＤＲＡＭ（Dynamic Random Access Memory）
等のメモリＬＳＩ、およびメモリ回路を搭載したＣＭＯ
Ｓ論理ＬＳＩにおいては、内部回路と入出力回路との電
源電圧が異なる場合がある。例えば、ＣＭＯＳ論理ＬＳ
Ｉでは、内部回路のＭＩＳＦＥＴのゲート電極の長さ
（ゲート長）を入出力回路のＭＩＳＦＥＴのゲート長よ
りも短く設定することにより高速化を図っているが、内
部回路のＭＩＳＦＥＴのソース、ドレインを構成する半
導体領域の耐圧を確保するために、内部回路の電源電圧
は入出力回路の電源電圧よりも低く設定される。この
際、電源電圧の高い入出力回路のＭＩＳＦＥＴのゲート
絶縁膜の信頼度を確保するために、このゲート絶縁膜の
厚さは電源電圧の低い内部回路のＭＩＳＦＥＴのゲート
絶縁膜の厚さよりも厚く形成される。
Semiconductor ）論理ＬＳＩ（LargeScale Integrated
Circuit）、ＳＲＡＭ（Static Random Access Memory
）またはＤＲＡＭ（Dynamic Random Access Memory）
等のメモリＬＳＩ、およびメモリ回路を搭載したＣＭＯ
Ｓ論理ＬＳＩにおいては、内部回路と入出力回路との電
源電圧が異なる場合がある。例えば、ＣＭＯＳ論理ＬＳ
Ｉでは、内部回路のＭＩＳＦＥＴのゲート電極の長さ
（ゲート長）を入出力回路のＭＩＳＦＥＴのゲート長よ
りも短く設定することにより高速化を図っているが、内
部回路のＭＩＳＦＥＴのソース、ドレインを構成する半
導体領域の耐圧を確保するために、内部回路の電源電圧
は入出力回路の電源電圧よりも低く設定される。この
際、電源電圧の高い入出力回路のＭＩＳＦＥＴのゲート
絶縁膜の信頼度を確保するために、このゲート絶縁膜の
厚さは電源電圧の低い内部回路のＭＩＳＦＥＴのゲート
絶縁膜の厚さよりも厚く形成される。
【０００３】厚さの異なる２種類のゲート絶縁膜をシリ
コンで構成される半導体基板上に形成する方法として
は、まず、半導体基板の主面上に素子分離領域を形成し
た後、半導体基板に１回目の熱酸化処理を施して半導体
基板の表面に酸化シリコン膜を形成する。次に、厚いゲ
ート絶縁膜が形成される活性領域をフォトレジスト膜で
覆い、薄いゲート絶縁膜が形成される活性領域の上記酸
化シリコン膜をウエットエッチングによって除去した
後、上記フォトレジスト膜を除去し、次いで半導体基板
に２回目の熱酸化処理を施す方法が採用されている。す
なわち、薄いゲート絶縁膜は２回目の熱酸化処理で形成
され、厚いゲート絶縁膜は１回目および２回目の熱酸化
処理で形成される。
コンで構成される半導体基板上に形成する方法として
は、まず、半導体基板の主面上に素子分離領域を形成し
た後、半導体基板に１回目の熱酸化処理を施して半導体
基板の表面に酸化シリコン膜を形成する。次に、厚いゲ
ート絶縁膜が形成される活性領域をフォトレジスト膜で
覆い、薄いゲート絶縁膜が形成される活性領域の上記酸
化シリコン膜をウエットエッチングによって除去した
後、上記フォトレジスト膜を除去し、次いで半導体基板
に２回目の熱酸化処理を施す方法が採用されている。す
なわち、薄いゲート絶縁膜は２回目の熱酸化処理で形成
され、厚いゲート絶縁膜は１回目および２回目の熱酸化
処理で形成される。
【０００４】
【発明が解決しようとする課題】しかしながら、本発明
者が検討した結果、厚さの異なる２種類のゲート絶縁膜
を形成する前記方法では、薄いゲート絶縁膜が形成され
る活性領域の酸化シリコン膜をウエットエッチングによ
って除去する際、厚いゲート絶縁膜が形成される活性領
域をフォトレジスト膜で覆うため、フォトレジスト膜に
よる汚染、およびレジスト除去工程とその後の洗浄工程
における何らかのダメージ等によって、薄いゲート絶縁
膜、厚いゲート絶縁膜またはこれら両者のゲート絶縁膜
に耐圧劣化が生ずることを見い出した。
者が検討した結果、厚さの異なる２種類のゲート絶縁膜
を形成する前記方法では、薄いゲート絶縁膜が形成され
る活性領域の酸化シリコン膜をウエットエッチングによ
って除去する際、厚いゲート絶縁膜が形成される活性領
域をフォトレジスト膜で覆うため、フォトレジスト膜に
よる汚染、およびレジスト除去工程とその後の洗浄工程
における何らかのダメージ等によって、薄いゲート絶縁
膜、厚いゲート絶縁膜またはこれら両者のゲート絶縁膜
に耐圧劣化が生ずることを見い出した。
【０００５】本発明の目的は、ゲート絶縁膜の厚さが互
いに異なるＭＩＳＦＥＴを複数種類有する半導体集積回
路装置の信頼性を向上させることのできる技術を提供す
ることにある。
いに異なるＭＩＳＦＥＴを複数種類有する半導体集積回
路装置の信頼性を向上させることのできる技術を提供す
ることにある。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】すなわち、本発明は、２種ゲート絶縁膜プ
ロセスにおいて、半導体基板の相対的に厚い第１の膜厚
の絶縁膜の形成領域に第１絶縁膜をフォトレジスト膜を
マクスとしたエッチング処理によって形成した後、相対
的に薄い第２の膜厚の絶縁膜の形成処理を行う前の洗浄
処理に際し、上記第１絶縁膜が削られるのを抑えるため
に、第１絶縁膜上に第２絶縁膜を形成しておくものであ
る。
ロセスにおいて、半導体基板の相対的に厚い第１の膜厚
の絶縁膜の形成領域に第１絶縁膜をフォトレジスト膜を
マクスとしたエッチング処理によって形成した後、相対
的に薄い第２の膜厚の絶縁膜の形成処理を行う前の洗浄
処理に際し、上記第１絶縁膜が削られるのを抑えるため
に、第１絶縁膜上に第２絶縁膜を形成しておくものであ
る。
【０００９】また、本発明は、２種ゲート絶縁膜プロセ
スにおいて、半導体基板の相対的に厚い第１の膜厚の絶
縁膜の形成領域に第１絶縁膜をフォトレジスト膜をマク
スとしたエッチング処理によって形成した後、相対的に
薄い第２の膜厚の絶縁膜の形成処理を行う前の洗浄処理
に際し、第１絶縁膜上に予め形成しておいた第２絶縁膜
をエッチングストッパとして機能させるものである。
スにおいて、半導体基板の相対的に厚い第１の膜厚の絶
縁膜の形成領域に第１絶縁膜をフォトレジスト膜をマク
スとしたエッチング処理によって形成した後、相対的に
薄い第２の膜厚の絶縁膜の形成処理を行う前の洗浄処理
に際し、第１絶縁膜上に予め形成しておいた第２絶縁膜
をエッチングストッパとして機能させるものである。
【００１０】また、本願において開示される発明のう
ち、他の代表的なものの概要を簡単に説明すれば、次の
とおりである。
ち、他の代表的なものの概要を簡単に説明すれば、次の
とおりである。
【００１１】１．半導体基板の第１の活性領域に第１の
膜厚の絶縁膜を形成し、第２の活性領域に前記第１の膜
厚に比して相対的に薄い第２の膜厚の絶縁膜を形成する
半導体集積回路装置の製造方法であって、(a).前記半導
体基板の表面に第１絶縁膜を形成する工程と、(b).前記
第１絶縁膜の上層に第２絶縁膜を形成する工程と、(c).
前記第１の活性領域をマスキングパターンで覆う工程
と、(d).前記マスキングパターンをマスクとして、前記
第２の活性領域の前記第２絶縁膜および前記第１絶縁膜
を順次除去する工程と、(e).前記マスキングパターンを
除去した後、主として前記第１の活性領域の前記第２絶
縁膜を選択的に除去する工程と、(f).前記半導体基板に
第３絶縁膜を形成する工程とを有するものである。
膜厚の絶縁膜を形成し、第２の活性領域に前記第１の膜
厚に比して相対的に薄い第２の膜厚の絶縁膜を形成する
半導体集積回路装置の製造方法であって、(a).前記半導
体基板の表面に第１絶縁膜を形成する工程と、(b).前記
第１絶縁膜の上層に第２絶縁膜を形成する工程と、(c).
前記第１の活性領域をマスキングパターンで覆う工程
と、(d).前記マスキングパターンをマスクとして、前記
第２の活性領域の前記第２絶縁膜および前記第１絶縁膜
を順次除去する工程と、(e).前記マスキングパターンを
除去した後、主として前記第１の活性領域の前記第２絶
縁膜を選択的に除去する工程と、(f).前記半導体基板に
第３絶縁膜を形成する工程とを有するものである。
【００１２】２．半導体基板の第１の活性領域に第１の
膜厚の絶縁膜を形成し、第２の活性領域に前記第１の膜
厚に比して相対的に薄い第２の膜厚の絶縁膜を形成する
半導体集積回路装置の製造方法であって、(a).前記半導
体基板の表面に第１絶縁膜を形成する工程と、(b).前記
第１絶縁膜の表面を１ｎｍ程度以下除去した後、前記第
１絶縁膜の上層に第２絶縁膜を形成する工程と、(c).前
記第１の活性領域をマスキングパターンで覆う工程と、
(d).前記マスキングパターンをマスクとして、前記第２
の活性領域の前記第２絶縁膜および前記第１絶縁膜を順
次除去する工程と、(e).前記マスキングパターンを除去
した後、前記第１の活性領域の前記第２絶縁膜を選択的
に除去する工程と、(f).前記半導体基板に第３絶縁膜を
形成する工程とを有するものである。
膜厚の絶縁膜を形成し、第２の活性領域に前記第１の膜
厚に比して相対的に薄い第２の膜厚の絶縁膜を形成する
半導体集積回路装置の製造方法であって、(a).前記半導
体基板の表面に第１絶縁膜を形成する工程と、(b).前記
第１絶縁膜の表面を１ｎｍ程度以下除去した後、前記第
１絶縁膜の上層に第２絶縁膜を形成する工程と、(c).前
記第１の活性領域をマスキングパターンで覆う工程と、
(d).前記マスキングパターンをマスクとして、前記第２
の活性領域の前記第２絶縁膜および前記第１絶縁膜を順
次除去する工程と、(e).前記マスキングパターンを除去
した後、前記第１の活性領域の前記第２絶縁膜を選択的
に除去する工程と、(f).前記半導体基板に第３絶縁膜を
形成する工程とを有するものである。
【００１３】３．(a).半導体基板の表面に第１絶縁膜を
形成する工程と、(b).前記第１絶縁膜上に第２絶縁膜を
形成する工程と、(c).前記半導体基板上に、相対的に厚
い絶縁膜を形成する第１の領域を覆い、前記第１の領域
以外の領域であって相対的に薄い絶縁膜を形成する第２
の領域が露出されるマスキングパターンを形成する工程
と、(d).前記マスキングパターンをマスクとして、前記
第２の領域の第２絶縁膜および第１絶縁膜を順次除去す
る工程と、(e).前記マスキングパターンを除去した後、
前記半導体基板に対し、前記第２絶縁膜を第１絶縁膜の
削れを抑制する膜として洗浄処理を施すことにより、前
記第２絶縁膜を除去する工程と、(f).前記半導体基板上
に第３絶縁膜を形成することにより、前記第１の領域に
相対的に厚い第１の膜厚の絶縁膜を形成し、前記第２の
領域に相対的に薄い第２の膜厚の絶縁膜を形成する工程
とを有するものである。
形成する工程と、(b).前記第１絶縁膜上に第２絶縁膜を
形成する工程と、(c).前記半導体基板上に、相対的に厚
い絶縁膜を形成する第１の領域を覆い、前記第１の領域
以外の領域であって相対的に薄い絶縁膜を形成する第２
の領域が露出されるマスキングパターンを形成する工程
と、(d).前記マスキングパターンをマスクとして、前記
第２の領域の第２絶縁膜および第１絶縁膜を順次除去す
る工程と、(e).前記マスキングパターンを除去した後、
前記半導体基板に対し、前記第２絶縁膜を第１絶縁膜の
削れを抑制する膜として洗浄処理を施すことにより、前
記第２絶縁膜を除去する工程と、(f).前記半導体基板上
に第３絶縁膜を形成することにより、前記第１の領域に
相対的に厚い第１の膜厚の絶縁膜を形成し、前記第２の
領域に相対的に薄い第２の膜厚の絶縁膜を形成する工程
とを有するものである。
【００１４】４．前記項１、２または３記載の半導体集
積回路装置の製造方法において、前記(a) 工程の前記第
１絶縁膜の形成の後または前記(f) 工程の前記第３絶縁
膜の形成の後に、熱窒化処理を施すものである。
積回路装置の製造方法において、前記(a) 工程の前記第
１絶縁膜の形成の後または前記(f) 工程の前記第３絶縁
膜の形成の後に、熱窒化処理を施すものである。
【００１５】５．前記項１、２または３記載の半導体集
積回路装置の製造方法において、前記(a) 工程の前記第
１絶縁膜の形成の後または前記(f) 工程の前記第３絶縁
膜の形成の後に、プラズマ窒化処理またはラジカル窒化
処理を施すものである。
積回路装置の製造方法において、前記(a) 工程の前記第
１絶縁膜の形成の後または前記(f) 工程の前記第３絶縁
膜の形成の後に、プラズマ窒化処理またはラジカル窒化
処理を施すものである。
【００１６】６．前記項４または５記載の半導体集積回
路装置の製造方法において、前記第３絶縁膜上に、ホウ
素を含有する多結晶シリコン膜を形成する工程を有する
ものである。
路装置の製造方法において、前記第３絶縁膜上に、ホウ
素を含有する多結晶シリコン膜を形成する工程を有する
ものである。
【００１７】７．前記項１〜６のいずれか１項に記載の
半導体集積回路装置の製造方法において、前記(d) 工程
の主として前記第２絶縁膜のみを除去した後に、前記第
１絶縁膜を介してしきい値電圧制御用の不純物を打ち込
むものである。
半導体集積回路装置の製造方法において、前記(d) 工程
の主として前記第２絶縁膜のみを除去した後に、前記第
１絶縁膜を介してしきい値電圧制御用の不純物を打ち込
むものである。
【００１８】８．前記項１〜７のいずれか１項に記載の
半導体集積回路装置の製造方法において、前記(e) 工程
における前記第２絶縁膜のエッチング速度が前記第１絶
縁膜のエッチング速度よりも大きいものである。
半導体集積回路装置の製造方法において、前記(e) 工程
における前記第２絶縁膜のエッチング速度が前記第１絶
縁膜のエッチング速度よりも大きいものである。
【００１９】９．前記項１〜８のいずれか１項に記載の
半導体集積回路装置の製造方法において、前記(e) 工程
における前記第１絶縁膜の膜厚の減少量が１ｎｍよりも
小さいものである。
半導体集積回路装置の製造方法において、前記(e) 工程
における前記第１絶縁膜の膜厚の減少量が１ｎｍよりも
小さいものである。
【００２０】１０．(a).第１活性領域および第２活性領
域を有する半導体基板の表面に第１絶縁膜を形成する工
程と、(b).前記第１絶縁膜上に第２絶縁膜を形成する工
程と、(c).前記第２活性領域の第２絶縁膜および第１絶
縁膜を順次除去する工程と、(d).前記(c) 工程の後、前
記半導体基板に対し、洗浄処理を施す工程と、(e).前記
(d) 工程の後、半導体基板上に第３絶縁膜を形成するこ
とにより、前記第１活性領域に相対的に厚い第１の膜厚
の絶縁膜を形成し、前記第２の活性領域に相対的に薄い
第２の膜厚の絶縁膜を形成する工程とを有し、前記(d)
工程における洗浄処理において、前記第２絶縁膜のエッ
チング速度が前記第１絶縁膜のエッチング速度よりも大
きく、前記第２活性領域の第２絶縁膜が除去されるもの
である。
域を有する半導体基板の表面に第１絶縁膜を形成する工
程と、(b).前記第１絶縁膜上に第２絶縁膜を形成する工
程と、(c).前記第２活性領域の第２絶縁膜および第１絶
縁膜を順次除去する工程と、(d).前記(c) 工程の後、前
記半導体基板に対し、洗浄処理を施す工程と、(e).前記
(d) 工程の後、半導体基板上に第３絶縁膜を形成するこ
とにより、前記第１活性領域に相対的に厚い第１の膜厚
の絶縁膜を形成し、前記第２の活性領域に相対的に薄い
第２の膜厚の絶縁膜を形成する工程とを有し、前記(d)
工程における洗浄処理において、前記第２絶縁膜のエッ
チング速度が前記第１絶縁膜のエッチング速度よりも大
きく、前記第２活性領域の第２絶縁膜が除去されるもの
である。
【００２１】１１．前記項１０記載の半導体集積回路装
置の製造方法において、前記(d) 工程における前記第１
絶縁膜の膜厚の減少量が１ｎｍよりも小さいものであ
る。
置の製造方法において、前記(d) 工程における前記第１
絶縁膜の膜厚の減少量が１ｎｍよりも小さいものであ
る。
【００２２】１２．前記項９または１１に記載の半導体
集積回路装置の製造方法において、前記第１絶縁膜の膜
厚の減少量が0.２〜0.４ｎｍであるものである。
集積回路装置の製造方法において、前記第１絶縁膜の膜
厚の減少量が0.２〜0.４ｎｍであるものである。
【００２３】１３．前記項１〜１２のいずれか１項に記
載の半導体集積回路装置の製造方法において、前記第２
絶縁膜は、化学的気相成長法により形成されるものであ
る。
載の半導体集積回路装置の製造方法において、前記第２
絶縁膜は、化学的気相成長法により形成されるものであ
る。
【００２４】１４．前記項１〜１３のいずれか１項に記
載の半導体集積回路装置の製造方法において、前記第１
絶縁膜は熱酸化法によって形成され、前記第２絶縁膜
は、化学的気相成長法によって形成されるものである。
載の半導体集積回路装置の製造方法において、前記第１
絶縁膜は熱酸化法によって形成され、前記第２絶縁膜
は、化学的気相成長法によって形成されるものである。
【００２５】１５．前記項１〜１４のいずれか１項に記
載の半導体集積回路装置の製造方法において、前記第１
絶縁膜および前記第２絶縁膜は、酸化シリコン膜である
ものである。
載の半導体集積回路装置の製造方法において、前記第１
絶縁膜および前記第２絶縁膜は、酸化シリコン膜である
ものである。
【００２６】１６．(a).半導体基板の表面に第１絶縁膜
を形成する工程と、(b).前記第１絶縁膜の上層に第２絶
縁膜を形成する工程と、(c).前記半導体基板上に、相対
的に厚い絶縁膜を形成する第１の領域を覆い、前記第１
の領域以外の領域であって相対的に薄い絶縁膜を形成す
る第２の領域が露出されるマスキングパターンを形成す
る工程と、(d).前記マスキングパターンをマスクとし
て、前記第２の領域の第２絶縁膜および第１絶縁膜を順
次除去する工程と、(e).前記マスキングパターンを除去
した後、前記第２絶縁膜をストッパとして前記半導体基
板に対し洗浄処理を施す工程と、(f).前記半導体基板に
第３絶縁膜を形成することにより、前記第１の領域に相
対的に厚い第１の膜厚の絶縁膜を形成し、前記第２の領
域に相対的に薄い第２の膜厚の絶縁膜を形成する工程と
を有するものである。
を形成する工程と、(b).前記第１絶縁膜の上層に第２絶
縁膜を形成する工程と、(c).前記半導体基板上に、相対
的に厚い絶縁膜を形成する第１の領域を覆い、前記第１
の領域以外の領域であって相対的に薄い絶縁膜を形成す
る第２の領域が露出されるマスキングパターンを形成す
る工程と、(d).前記マスキングパターンをマスクとし
て、前記第２の領域の第２絶縁膜および第１絶縁膜を順
次除去する工程と、(e).前記マスキングパターンを除去
した後、前記第２絶縁膜をストッパとして前記半導体基
板に対し洗浄処理を施す工程と、(f).前記半導体基板に
第３絶縁膜を形成することにより、前記第１の領域に相
対的に厚い第１の膜厚の絶縁膜を形成し、前記第２の領
域に相対的に薄い第２の膜厚の絶縁膜を形成する工程と
を有するものである。
【００２７】１７．請求項１６に記載の半導体集積回路
装置の製造方法において、前記(e) 工程において、前記
第２絶縁膜のエッチング速度は、前記第１絶縁膜のエッ
チング速度よりも小さいものである。
装置の製造方法において、前記(e) 工程において、前記
第２絶縁膜のエッチング速度は、前記第１絶縁膜のエッ
チング速度よりも小さいものである。
【００２８】１８．前記項１６または１７に記載の半導
体集積回路装置の製造方法において、前記第２絶縁膜は
耐酸化性を有するものである。
体集積回路装置の製造方法において、前記第２絶縁膜は
耐酸化性を有するものである。
【００２９】１９．前記項１６、１７または１８に記載
の半導体集積回路装置の製造方法において、前記第１絶
縁膜の形成後、前記半導体基板に対して化学的気相成長
法によって前記第２絶縁膜を形成するものである。
の半導体集積回路装置の製造方法において、前記第１絶
縁膜の形成後、前記半導体基板に対して化学的気相成長
法によって前記第２絶縁膜を形成するものである。
【００３０】２０．前記項１６、１７または１８に記載
の半導体集積回路装置の製造方法において、前記第１絶
縁膜の形成工程後、前記半導体基板に対して熱窒化処理
を施すことにより前記第２絶縁膜を形成するものであ
る。
の半導体集積回路装置の製造方法において、前記第１絶
縁膜の形成工程後、前記半導体基板に対して熱窒化処理
を施すことにより前記第２絶縁膜を形成するものであ
る。
【００３１】２１．前記項１６、１７または１８に記載
の半導体集積回路装置の製造方法において、前記第１絶
縁膜の形成工程後、前記半導体基板に対してプラズマ窒
化処理またはラジカル窒化処理を施すことにより前記第
２絶縁膜を形成するものである。
の半導体集積回路装置の製造方法において、前記第１絶
縁膜の形成工程後、前記半導体基板に対してプラズマ窒
化処理またはラジカル窒化処理を施すことにより前記第
２絶縁膜を形成するものである。
【００３２】２２．前記項１６〜２１のいずれか１項に
記載の半導体集積回路装置の製造方法において、前記第
２絶縁膜は窒化シリコンからなるものである。
記載の半導体集積回路装置の製造方法において、前記第
２絶縁膜は窒化シリコンからなるものである。
【００３３】２３．前記項２０〜２２のいずれか１項に
記載の半導体集積回路装置の製造方法において、前記第
３絶縁膜上に、ホウ素を含有する多結晶シリコン膜を形
成する工程を有するものである。
記載の半導体集積回路装置の製造方法において、前記第
３絶縁膜上に、ホウ素を含有する多結晶シリコン膜を形
成する工程を有するものである。
【００３４】２４．前記項１６〜２３のいずれか１項に
記載の半導体集積回路装置の製造方法において、前記
(f) 工程に際し、前記第１の領域において前記第２絶縁
膜により酸化を抑えた状態で、前記半導体基板に対して
熱酸化処理を施すことにより、前記第２の領域の半導体
基板上に前記第３絶縁膜を形成するものである。
記載の半導体集積回路装置の製造方法において、前記
(f) 工程に際し、前記第１の領域において前記第２絶縁
膜により酸化を抑えた状態で、前記半導体基板に対して
熱酸化処理を施すことにより、前記第２の領域の半導体
基板上に前記第３絶縁膜を形成するものである。
【００３５】２５．前記項１〜２１のいずれか１項に記
載の半導体集積回路装置の製造方法において、前記(f)
工程に際し、前記第３絶縁膜を化学的気相成長法によっ
て半導体基板上に形成するものである。
載の半導体集積回路装置の製造方法において、前記(f)
工程に際し、前記第３絶縁膜を化学的気相成長法によっ
て半導体基板上に形成するものである。
【００３６】２６．前記項１〜２５のいずれか１項に記
載の半導体集積回路装置の製造方法において、前記第３
絶縁膜は、前記第１絶縁膜よりも誘電率の高い材料から
なるものである。
載の半導体集積回路装置の製造方法において、前記第３
絶縁膜は、前記第１絶縁膜よりも誘電率の高い材料から
なるものである。
【００３７】２７．前記項１〜２６のいずれか１項に記
載の半導体集積回路装置の製造方法において、前記第３
絶縁膜の少なくとも一部分が、酸化タンタル、酸化チタ
ンまたは窒化シリコンからなるものである。
載の半導体集積回路装置の製造方法において、前記第３
絶縁膜の少なくとも一部分が、酸化タンタル、酸化チタ
ンまたは窒化シリコンからなるものである。
【００３８】２８．前記項１〜１３、１６〜２４のいず
れか１項に記載の半導体集積回路装置の製造方法におい
て、前記第１絶縁膜は、化学的気相成長法によって形成
されるものである。
れか１項に記載の半導体集積回路装置の製造方法におい
て、前記第１絶縁膜は、化学的気相成長法によって形成
されるものである。
【００３９】２９．前記項１６〜２４、２８のいずれか
１項に記載の半導体集積回路装置の製造方法において、
前記第１絶縁膜は酸化シリコンからなるものである。
１項に記載の半導体集積回路装置の製造方法において、
前記第１絶縁膜は酸化シリコンからなるものである。
【００４０】３０．前記項１〜２９のいずれか１項に記
載の半導体集積回路装置の製造方法において、前記第１
の膜厚の絶縁膜および前記第２の膜厚の絶縁膜は、ＭＩ
Ｓトランジスタのゲート絶縁膜であるものである。
載の半導体集積回路装置の製造方法において、前記第１
の膜厚の絶縁膜および前記第２の膜厚の絶縁膜は、ＭＩ
Ｓトランジスタのゲート絶縁膜であるものである。
【００４１】３１．前記項１〜３０のいずれか１項に記
載の半導体集積回路装置の製造方法において、(a).前記
第１の膜厚の絶縁膜および第２の膜厚の絶縁膜を形成し
た後の半導体基板上に、ゲート電極形成用の導体膜を堆
積する工程と、(b).前記ゲート電極形成用の導体膜をパ
ターニングすることにより、ゲート電極を形成する工程
と、(c).前記半導体基板にソース・ドレイン形成用の一
対の半導体領域を形成するための不純物を導入する工程
とを有するものである。
載の半導体集積回路装置の製造方法において、(a).前記
第１の膜厚の絶縁膜および第２の膜厚の絶縁膜を形成し
た後の半導体基板上に、ゲート電極形成用の導体膜を堆
積する工程と、(b).前記ゲート電極形成用の導体膜をパ
ターニングすることにより、ゲート電極を形成する工程
と、(c).前記半導体基板にソース・ドレイン形成用の一
対の半導体領域を形成するための不純物を導入する工程
とを有するものである。
【００４２】３２．前記項１〜３１のいずれか１項に記
載の半導体集積回路装置の製造方法において、(a).前記
第１の膜厚の絶縁膜および第２の膜厚の絶縁膜を形成し
た後の半導体基板上に、ゲート電極形成用の導体膜を堆
積する工程と、(b).前記ゲート電極形成用の導体膜上
に、第１の素子領域が露出され、第２の素子領域が覆わ
れるマスキング膜を形成した後、それをマクスとして、
前記ゲート電極形成用の導体膜に、第１の不純物を導入
する工程と、(c).前記ゲート電極形成用の導体膜上に、
前記第２の素子領域が露出され、前記第１の素子領域が
覆われるマスキング膜を形成した後、それをマクスとし
て、前記ゲート電極形成用の導体膜に、第１の不純物と
導電形が異なる第２の不純物を導入する工程と、(d).前
記ゲート電極形成用の導体膜をパターニングすることに
より、前記第１の不純物が含有された第１導電形のゲー
ト電極を形成し、かつ、前記第２の不純物が含有された
第２導電形のゲート電極を形成する工程とを有するもの
である。
載の半導体集積回路装置の製造方法において、(a).前記
第１の膜厚の絶縁膜および第２の膜厚の絶縁膜を形成し
た後の半導体基板上に、ゲート電極形成用の導体膜を堆
積する工程と、(b).前記ゲート電極形成用の導体膜上
に、第１の素子領域が露出され、第２の素子領域が覆わ
れるマスキング膜を形成した後、それをマクスとして、
前記ゲート電極形成用の導体膜に、第１の不純物を導入
する工程と、(c).前記ゲート電極形成用の導体膜上に、
前記第２の素子領域が露出され、前記第１の素子領域が
覆われるマスキング膜を形成した後、それをマクスとし
て、前記ゲート電極形成用の導体膜に、第１の不純物と
導電形が異なる第２の不純物を導入する工程と、(d).前
記ゲート電極形成用の導体膜をパターニングすることに
より、前記第１の不純物が含有された第１導電形のゲー
ト電極を形成し、かつ、前記第２の不純物が含有された
第２導電形のゲート電極を形成する工程とを有するもの
である。
【００４３】３３．前記項１〜３２のいずれか１項に記
載の半導体集積回路装置の製造方法において、(a).前記
第１の膜厚の絶縁膜および第２の膜厚の絶縁膜を形成し
た後の半導体基板上に、ゲート電極形成用の導体膜を堆
積する工程と、(b).前記ゲート電極形成用の導体膜上
に、第１の素子領域が露出され、第２の素子領域が覆わ
れるマスキングパターンを形成した後、それをマクスと
して、前記ゲート電極形成用の導体膜に、第１の不純物
を導入する工程と、(c).前記ゲート電極形成用の導体膜
上に、前記第２の素子領域が露出され、前記第１の素子
領域が覆われるマスキングパターンを形成した後、それ
をマクスとして、前記ゲート電極形成用の導体膜に、第
１の不純物と導電形が異なる第２の不純物を導入する工
程と、(d).前記ゲート電極形成用の導体膜上に、ゲート
電極形成用の第２の導体膜を介してゲート電極形成用の
第３の導体膜を堆積する工程と、(e).前記ゲート電極形
成用の第１、第２および第３の導体膜をパターニングす
ることにより、前記第１の導体膜に第１の不純物が含有
された第１導電形のゲート電極を形成し、かつ、前記第
１の導体膜に第２の不純物が含有された第２導電形のゲ
ート電極を形成する工程とを有するものである。
載の半導体集積回路装置の製造方法において、(a).前記
第１の膜厚の絶縁膜および第２の膜厚の絶縁膜を形成し
た後の半導体基板上に、ゲート電極形成用の導体膜を堆
積する工程と、(b).前記ゲート電極形成用の導体膜上
に、第１の素子領域が露出され、第２の素子領域が覆わ
れるマスキングパターンを形成した後、それをマクスと
して、前記ゲート電極形成用の導体膜に、第１の不純物
を導入する工程と、(c).前記ゲート電極形成用の導体膜
上に、前記第２の素子領域が露出され、前記第１の素子
領域が覆われるマスキングパターンを形成した後、それ
をマクスとして、前記ゲート電極形成用の導体膜に、第
１の不純物と導電形が異なる第２の不純物を導入する工
程と、(d).前記ゲート電極形成用の導体膜上に、ゲート
電極形成用の第２の導体膜を介してゲート電極形成用の
第３の導体膜を堆積する工程と、(e).前記ゲート電極形
成用の第１、第２および第３の導体膜をパターニングす
ることにより、前記第１の導体膜に第１の不純物が含有
された第１導電形のゲート電極を形成し、かつ、前記第
１の導体膜に第２の不純物が含有された第２導電形のゲ
ート電極を形成する工程とを有するものである。
【００４４】３４．前記項３３に記載の半導体集積回路
装置の製造方法において、前記第１の導体膜が多結晶シ
リコンであり、第２の導体膜が窒化タングステンまたは
窒化チタンであり、前記第３の導体膜がタングステンで
あるものである。
装置の製造方法において、前記第１の導体膜が多結晶シ
リコンであり、第２の導体膜が窒化タングステンまたは
窒化チタンであり、前記第３の導体膜がタングステンで
あるものである。
【００４５】３５．前記項１〜３２のいずれか１項に記
載の半導体集積回路装置の製造方法において、(a).前記
第１の膜厚の絶縁膜および第２の膜厚の絶縁膜を形成し
た後の半導体基板上に、ゲート電極形成用の導体膜を堆
積する工程と、(b).前記ゲート電極形成用の導体膜をパ
ターニングすることにより、ゲート電極を形成する工程
と、(c).前記半導体基板にソース・ドレイン形成用の一
対の半導体領域を形成するための不純物を導入する工程
と、(d).前記ゲート電極の側面に側壁絶縁膜を形成する
工程と、(e).前記ゲート電極の上面および一対の半導体
領域の一部または全部を露出させた状態で、前記半導体
基板上にシリサイド形成用の導体膜を堆積する工程と、
(f).前記半導体基板に対して熱処理を施すことにより、
前記シリサイド形成用の導体膜とゲート電極および一対
の半導体領域との接触部にシリサイド層を形成する工程
とを有するものである。
載の半導体集積回路装置の製造方法において、(a).前記
第１の膜厚の絶縁膜および第２の膜厚の絶縁膜を形成し
た後の半導体基板上に、ゲート電極形成用の導体膜を堆
積する工程と、(b).前記ゲート電極形成用の導体膜をパ
ターニングすることにより、ゲート電極を形成する工程
と、(c).前記半導体基板にソース・ドレイン形成用の一
対の半導体領域を形成するための不純物を導入する工程
と、(d).前記ゲート電極の側面に側壁絶縁膜を形成する
工程と、(e).前記ゲート電極の上面および一対の半導体
領域の一部または全部を露出させた状態で、前記半導体
基板上にシリサイド形成用の導体膜を堆積する工程と、
(f).前記半導体基板に対して熱処理を施すことにより、
前記シリサイド形成用の導体膜とゲート電極および一対
の半導体領域との接触部にシリサイド層を形成する工程
とを有するものである。
【００４６】上記した手段によれば、厚さの異なる複数
種類のゲート絶縁膜を形成する際、相対的に厚いゲート
絶縁膜を構成する第１絶縁膜上に直接フォトレジストパ
ターンを形成せず、第２絶縁膜または第１絶縁膜の改質
層を介在してフォトレジストパターンを形成しているの
で、フォトレジスト膜からの汚染は第２絶縁膜または第
１絶縁膜の改質層に付着することになる。第１絶縁膜と
しては半導体基板の熱処理によって形成された膜、化学
的気相成長法によって形成された膜、または化学的気相
成長法によって形成した後に窒化処理された膜を用い、
第２絶縁膜としては上記第１絶縁膜と成膜方法の異な
る、例えば化学的気相成長法によって形成された膜を用
いれば、第２絶縁膜の洗浄液中におけるエッチング速度
を第１絶縁膜よりも速くすることが可能となる。従っ
て、エッチング速度の差を利用して上記第２絶縁膜を選
択的に除去することにより、第１絶縁膜に及ぼすレジス
ト汚染の影響を回避することができ、さらに、レジスト
除去工程とその後の洗浄工程において、第１絶縁膜に生
ずるダメージ等の影響も避けることができる。また、膜
中に欠陥を作り込まない程度に第１絶縁膜の表層部を除
去することにより、第１絶縁膜と第２絶縁膜との界面に
付着した汚染を除去することが可能となり、ゲート絶縁
膜の信頼性が向上する。
種類のゲート絶縁膜を形成する際、相対的に厚いゲート
絶縁膜を構成する第１絶縁膜上に直接フォトレジストパ
ターンを形成せず、第２絶縁膜または第１絶縁膜の改質
層を介在してフォトレジストパターンを形成しているの
で、フォトレジスト膜からの汚染は第２絶縁膜または第
１絶縁膜の改質層に付着することになる。第１絶縁膜と
しては半導体基板の熱処理によって形成された膜、化学
的気相成長法によって形成された膜、または化学的気相
成長法によって形成した後に窒化処理された膜を用い、
第２絶縁膜としては上記第１絶縁膜と成膜方法の異な
る、例えば化学的気相成長法によって形成された膜を用
いれば、第２絶縁膜の洗浄液中におけるエッチング速度
を第１絶縁膜よりも速くすることが可能となる。従っ
て、エッチング速度の差を利用して上記第２絶縁膜を選
択的に除去することにより、第１絶縁膜に及ぼすレジス
ト汚染の影響を回避することができ、さらに、レジスト
除去工程とその後の洗浄工程において、第１絶縁膜に生
ずるダメージ等の影響も避けることができる。また、膜
中に欠陥を作り込まない程度に第１絶縁膜の表層部を除
去することにより、第１絶縁膜と第２絶縁膜との界面に
付着した汚染を除去することが可能となり、ゲート絶縁
膜の信頼性が向上する。
【００４７】また、上記した手段によれば、相対的に薄
い第２の膜厚の絶縁膜を形成する前の洗浄処理に際し
て、相対的に厚い第１の膜厚の絶縁膜の形成領域におけ
る第１絶縁膜が削られ、第１絶縁膜中のウィークスポッ
トが表出され微細な孔が形成されてしまうのを第２絶縁
膜によって抑えることができるので、相対的に厚い第１
の膜厚のゲート絶縁膜の耐圧劣化を抑制または防止で
き、ゲート絶縁膜の膜質を向上させることが可能とな
る。
い第２の膜厚の絶縁膜を形成する前の洗浄処理に際し
て、相対的に厚い第１の膜厚の絶縁膜の形成領域におけ
る第１絶縁膜が削られ、第１絶縁膜中のウィークスポッ
トが表出され微細な孔が形成されてしまうのを第２絶縁
膜によって抑えることができるので、相対的に厚い第１
の膜厚のゲート絶縁膜の耐圧劣化を抑制または防止で
き、ゲート絶縁膜の膜質を向上させることが可能とな
る。
【００４８】また、上記した手段によれば、相対的に薄
い第２の膜厚の絶縁膜を形成する前の洗浄処理に際し
て、相対的に厚い第１の膜厚の絶縁膜の形成領域におけ
る第１絶縁膜上に予め形成しておいた第２絶縁膜をエッ
チングストッパとして機能させることにより、第１絶縁
膜が削られ、第１絶縁膜中のウィークスポットが表出さ
れ微細な孔が形成されてしまうのを防止することができ
るので、洗浄処理中に第１絶縁膜が削られることに起因
する相対的に厚い第１の膜厚のゲート絶縁膜の耐圧劣化
を防止でき、ゲート絶縁膜の膜質を向上させることが可
能となる。
い第２の膜厚の絶縁膜を形成する前の洗浄処理に際し
て、相対的に厚い第１の膜厚の絶縁膜の形成領域におけ
る第１絶縁膜上に予め形成しておいた第２絶縁膜をエッ
チングストッパとして機能させることにより、第１絶縁
膜が削られ、第１絶縁膜中のウィークスポットが表出さ
れ微細な孔が形成されてしまうのを防止することができ
るので、洗浄処理中に第１絶縁膜が削られることに起因
する相対的に厚い第１の膜厚のゲート絶縁膜の耐圧劣化
を防止でき、ゲート絶縁膜の膜質を向上させることが可
能となる。
【００４９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００５０】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００５１】（実施の形態１）本実施の形態１を説明す
るのに先立って、本発明者が本発明をするのに検討した
２種のゲート絶縁膜プロセスおよびその課題を説明す
る。
るのに先立って、本発明者が本発明をするのに検討した
２種のゲート絶縁膜プロセスおよびその課題を説明す
る。
【００５２】図５８（ａ）は、その製造工程中における
半導体基板５０の部分断面図を示している。まず、半導
体基板５０に溝を掘り、その溝内に酸化シリコン膜等か
らなる絶縁膜を埋め込むことにより、半導体基板５０の
主面に、例えば溝型の分離部５１を形成する。続いて、
半導体基板５０に対して熱酸化処理等を施すことによ
り、半導体基板５０の主面（活性領域）上に第１の酸化
シリコン膜５２を形成した後、その酸化シリコン膜５２
上にそれに直接接した状態で、厚膜部が覆われ、薄膜部
が露出されるようなフォトレジスト膜５３を形成し、さ
らに、そのフォトレジスト膜５３をエッチングマクスと
して、薄膜部の第１の酸化シリコン膜５２を除去する。
半導体基板５０の部分断面図を示している。まず、半導
体基板５０に溝を掘り、その溝内に酸化シリコン膜等か
らなる絶縁膜を埋め込むことにより、半導体基板５０の
主面に、例えば溝型の分離部５１を形成する。続いて、
半導体基板５０に対して熱酸化処理等を施すことによ
り、半導体基板５０の主面（活性領域）上に第１の酸化
シリコン膜５２を形成した後、その酸化シリコン膜５２
上にそれに直接接した状態で、厚膜部が覆われ、薄膜部
が露出されるようなフォトレジスト膜５３を形成し、さ
らに、そのフォトレジスト膜５３をエッチングマクスと
して、薄膜部の第１の酸化シリコン膜５２を除去する。
【００５３】続いて、フォトレジスト膜５３をアッシン
グ法によって除去することにより、図５８（ｂ）に示す
断面構造を得る。その後、洗浄処理を施す。この洗浄処
理においては、例えば第１洗浄処理（ＳＣ１）および第
２洗浄処理（ＳＣ２）が施される。第１洗浄処理（ＳＣ
１）は、主として異物の除去を目的とした洗浄処理であ
って、洗浄液として、例えばＮＨ3 ／Ｈ2 Ｏ2 が使用さ
れる。また、第２洗浄処理（ＳＣ２）は、主として金属
の除去を目的とした洗浄処理であって、洗浄液として、
例えばＨＣｌ／Ｈ2 Ｏ2 が使用される。
グ法によって除去することにより、図５８（ｂ）に示す
断面構造を得る。その後、洗浄処理を施す。この洗浄処
理においては、例えば第１洗浄処理（ＳＣ１）および第
２洗浄処理（ＳＣ２）が施される。第１洗浄処理（ＳＣ
１）は、主として異物の除去を目的とした洗浄処理であ
って、洗浄液として、例えばＮＨ3 ／Ｈ2 Ｏ2 が使用さ
れる。また、第２洗浄処理（ＳＣ２）は、主として金属
の除去を目的とした洗浄処理であって、洗浄液として、
例えばＨＣｌ／Ｈ2 Ｏ2 が使用される。
【００５４】その後、半導体基板５０の主面を含む全体
に前洗浄処理を施す。この前洗浄処理は、例えば薄膜部
における半導体基板５０の主面上に形成された自然酸化
膜やフォトレジスト膜除去時のダメージを低減または無
くし、厚膜部における第１の酸化シリコン膜のフォトレ
ジスト膜汚染を低減または無くすための重要な処理であ
る。本発明者の検討結果によれば、このような前洗浄処
理は、薄膜部に酸化シリコン膜が存在すると仮定した場
合にその酸化シリコン膜を、例えば厚さ１ｎｍ程度以
上、好ましくは２ｎｍ程除去するのに必要な程度施すこ
とが信頼性を向上させる上で必要であることが見出され
た。本発明者が検討した技術によれば、この前洗浄処理
においては、第１洗浄処理および第３洗浄処理（ＤＨ
Ｆ）が施される。第３洗浄処理（ＤＨＦ）は、主として
自然酸化膜の除去を目的とした洗浄処理であって、洗浄
液として、例えば希フッ酸が使用される。このような前
洗浄処理を施すと、図５８（ｃ）に示すように、厚膜部
の第１の酸化シリコン膜５２の上部も削れてしまう。Δ
ｄoxは、その酸化シリコン膜５２の削れ量を示してい
る。
に前洗浄処理を施す。この前洗浄処理は、例えば薄膜部
における半導体基板５０の主面上に形成された自然酸化
膜やフォトレジスト膜除去時のダメージを低減または無
くし、厚膜部における第１の酸化シリコン膜のフォトレ
ジスト膜汚染を低減または無くすための重要な処理であ
る。本発明者の検討結果によれば、このような前洗浄処
理は、薄膜部に酸化シリコン膜が存在すると仮定した場
合にその酸化シリコン膜を、例えば厚さ１ｎｍ程度以
上、好ましくは２ｎｍ程除去するのに必要な程度施すこ
とが信頼性を向上させる上で必要であることが見出され
た。本発明者が検討した技術によれば、この前洗浄処理
においては、第１洗浄処理および第３洗浄処理（ＤＨ
Ｆ）が施される。第３洗浄処理（ＤＨＦ）は、主として
自然酸化膜の除去を目的とした洗浄処理であって、洗浄
液として、例えば希フッ酸が使用される。このような前
洗浄処理を施すと、図５８（ｃ）に示すように、厚膜部
の第１の酸化シリコン膜５２の上部も削れてしまう。Δ
ｄoxは、その酸化シリコン膜５２の削れ量を示してい
る。
【００５５】このような前洗浄処理の後、半導体基板５
０に対して第２の熱酸化処理を施すことにより、図５８
（ｄ）に示すように、半導体基板５０の薄膜部に第２の
酸化シリコン膜５３を形成し、厚膜部の第１の酸化シリ
コン膜５２を薄膜部の第２の酸化シリコン膜５３よりも
相対的に厚く形成する。その後、通常の電界効果トラン
ジスタの形成方法と同様にして第１，第２の酸化シリコ
ン膜上にゲート電極を形成する。
０に対して第２の熱酸化処理を施すことにより、図５８
（ｄ）に示すように、半導体基板５０の薄膜部に第２の
酸化シリコン膜５３を形成し、厚膜部の第１の酸化シリ
コン膜５２を薄膜部の第２の酸化シリコン膜５３よりも
相対的に厚く形成する。その後、通常の電界効果トラン
ジスタの形成方法と同様にして第１，第２の酸化シリコ
ン膜上にゲート電極を形成する。
【００５６】ところで、本発明者は、上述の２種ゲート
絶縁膜プロセスにおいて、以下の課題があることを実験
結果に基づいて見出した。すなわち、上記前洗浄処理に
際し、第１の酸化シリコン膜５２の上部が削れ、第１の
酸化シリコン膜５２に潜在すると思われるウィークスポ
ットが表出し、さらには拡大されて極めて微細な孔が形
成される。この微細な孔は、完成後の第２の酸化シリコ
ン膜５２上にゲート電極が形成されるとその応力によっ
てさらに拡大される。これらにより、高耐圧が必要とさ
れる第１の酸化シリコン膜５２の膜質が劣化し、耐圧が
確保できなくなってしまう課題がある。
絶縁膜プロセスにおいて、以下の課題があることを実験
結果に基づいて見出した。すなわち、上記前洗浄処理に
際し、第１の酸化シリコン膜５２の上部が削れ、第１の
酸化シリコン膜５２に潜在すると思われるウィークスポ
ットが表出し、さらには拡大されて極めて微細な孔が形
成される。この微細な孔は、完成後の第２の酸化シリコ
ン膜５２上にゲート電極が形成されるとその応力によっ
てさらに拡大される。これらにより、高耐圧が必要とさ
れる第１の酸化シリコン膜５２の膜質が劣化し、耐圧が
確保できなくなってしまう課題がある。
【００５７】そこで、本発明においては、２種ゲート絶
縁膜プロセスにおいて、上記高耐圧が要求される厚膜部
の酸化シリコン膜と、これをパターニングするためのフ
ォトレジスト膜との間に他の絶縁膜を介在させるように
した。これにより、前洗浄処理時における厚膜部の酸化
シリコン膜の削れ量を極めて少なくすることができる。
このため、その厚膜部の酸化シリコン膜に潜在すると思
われるウィークスポットの表出を低減または防止でき
る。また、フォトレジスト膜が厚膜部の酸化シリコン膜
に直接接触しないので、フォトレジスト膜による厚膜部
の酸化シリコン膜の汚染を低減または防止できる。さら
に、フォトレジスト膜の下において厚膜部の酸化シリコ
ン膜の上に、他の絶縁膜が形成されていることからフォ
トレジスト膜を除去する際に下地膜（厚膜部の酸化シリ
コン膜）へのダメージを低減することができる。
縁膜プロセスにおいて、上記高耐圧が要求される厚膜部
の酸化シリコン膜と、これをパターニングするためのフ
ォトレジスト膜との間に他の絶縁膜を介在させるように
した。これにより、前洗浄処理時における厚膜部の酸化
シリコン膜の削れ量を極めて少なくすることができる。
このため、その厚膜部の酸化シリコン膜に潜在すると思
われるウィークスポットの表出を低減または防止でき
る。また、フォトレジスト膜が厚膜部の酸化シリコン膜
に直接接触しないので、フォトレジスト膜による厚膜部
の酸化シリコン膜の汚染を低減または防止できる。さら
に、フォトレジスト膜の下において厚膜部の酸化シリコ
ン膜の上に、他の絶縁膜が形成されていることからフォ
トレジスト膜を除去する際に下地膜（厚膜部の酸化シリ
コン膜）へのダメージを低減することができる。
【００５８】次に、このような本発明の技術思想を図１
（ａ）〜（ｄ）によって説明する。なお、図１（ａ）〜
（ｄ）は同じ位置の半導体基板の要部断面図を示してい
る。
（ａ）〜（ｄ）によって説明する。なお、図１（ａ）〜
（ｄ）は同じ位置の半導体基板の要部断面図を示してい
る。
【００５９】まず、図１（ａ）に示すように、半導体基
板１に浅溝２を掘り、その浅溝２内に酸化シリコン膜３
等を埋め込むことにより、半導体基板１の主面に、例え
ば溝型の素子分離領域（トレンチアイソレーション）を
形成する。続いて、半導体基板１に対して熱酸化処理等
を施すことにより、半導体基板１の主面（活性領域）上
に酸化シリコン膜６を形成した後、その酸化シリコン膜
６上にそれに直接接した状態で、例えばＣＶＤ（Chemic
al Vapor Deposition ）法等によって酸化シリコン膜７
を堆積し、さらに、その上に直接接した状態で、厚膜部
が覆われ、薄膜部が露出されるようなフォトレジストパ
ターン（マスキング膜、マスキングパターン）を形成
し、さらに、そのフォトレジストパターン８をエッチン
グマクスとして、薄膜部の酸化シリコン膜６および７を
除去する。
板１に浅溝２を掘り、その浅溝２内に酸化シリコン膜３
等を埋め込むことにより、半導体基板１の主面に、例え
ば溝型の素子分離領域（トレンチアイソレーション）を
形成する。続いて、半導体基板１に対して熱酸化処理等
を施すことにより、半導体基板１の主面（活性領域）上
に酸化シリコン膜６を形成した後、その酸化シリコン膜
６上にそれに直接接した状態で、例えばＣＶＤ（Chemic
al Vapor Deposition ）法等によって酸化シリコン膜７
を堆積し、さらに、その上に直接接した状態で、厚膜部
が覆われ、薄膜部が露出されるようなフォトレジストパ
ターン（マスキング膜、マスキングパターン）を形成
し、さらに、そのフォトレジストパターン８をエッチン
グマクスとして、薄膜部の酸化シリコン膜６および７を
除去する。
【００６０】続いて、フォトレジストパターン８をアッ
シング法によって除去することにより、図１（ｂ）に示
す断面構造を得る。この際、フォトレジストパターン８
の下において酸化シリコン膜６上に酸化シリコン膜７が
形成されているので、酸化シリコン膜６へのダメージを
低減できる。洗浄処理を施す。この裏面洗浄処理におい
ては、例えば第１洗浄処理（ＳＣ１）および第２洗浄処
理（ＳＣ２）が施される。第１洗浄処理および第２洗浄
処理は、上記発明者検討の２種ゲート絶縁膜プロセスと
同様なので説明を省略する。
シング法によって除去することにより、図１（ｂ）に示
す断面構造を得る。この際、フォトレジストパターン８
の下において酸化シリコン膜６上に酸化シリコン膜７が
形成されているので、酸化シリコン膜６へのダメージを
低減できる。洗浄処理を施す。この裏面洗浄処理におい
ては、例えば第１洗浄処理（ＳＣ１）および第２洗浄処
理（ＳＣ２）が施される。第１洗浄処理および第２洗浄
処理は、上記発明者検討の２種ゲート絶縁膜プロセスと
同様なので説明を省略する。
【００６１】次いで、半導体基板１の主面を含む全体に
対して、上記発明者検討の２種ゲート絶縁膜プロセスと
同様（上記第１洗浄および第３洗浄（ＤＨＦ））の前洗
浄処理を施す。これにより、例えば薄膜部における半導
体基板１の主面上に形成された自然酸化膜やフォトレジ
スト膜除去時のダメージを低減または無くすことができ
る。本発明の技術思想では、厚膜部の酸化シリコン膜６
がフォトレジストパターン８に直接接触しないので、フ
ォトレジスト膜による酸化シリコン膜６の汚染を低減ま
たは防止できる。したがって、前洗浄処理に際して酸化
シリコン膜６のフォトレジスト膜汚染はあまり考慮しな
くて済む。
対して、上記発明者検討の２種ゲート絶縁膜プロセスと
同様（上記第１洗浄および第３洗浄（ＤＨＦ））の前洗
浄処理を施す。これにより、例えば薄膜部における半導
体基板１の主面上に形成された自然酸化膜やフォトレジ
スト膜除去時のダメージを低減または無くすことができ
る。本発明の技術思想では、厚膜部の酸化シリコン膜６
がフォトレジストパターン８に直接接触しないので、フ
ォトレジスト膜による酸化シリコン膜６の汚染を低減ま
たは防止できる。したがって、前洗浄処理に際して酸化
シリコン膜６のフォトレジスト膜汚染はあまり考慮しな
くて済む。
【００６２】このような前洗浄処理を施すと、ＣＶＤ法
によって形成された酸化シリコン膜７の方が、熱酸化法
で形成された酸化シリコン膜６よりもエッチング速度が
速いことから酸化シリコン膜７を主にエッチング除去す
ることが可能となる。この場合の前洗浄処理に際しても
図１（ｃ）に示すように、厚膜部の酸化シリコン膜６の
上部がΔｄox程度削れてしまうが、この場合、その削れ
量を、上記したウィークスポットが表出しない程度とな
るように極めて小さくすることができる。したがって、
高耐圧が要求される厚膜部のゲート絶縁膜の耐圧を確保
することが可能となる。
によって形成された酸化シリコン膜７の方が、熱酸化法
で形成された酸化シリコン膜６よりもエッチング速度が
速いことから酸化シリコン膜７を主にエッチング除去す
ることが可能となる。この場合の前洗浄処理に際しても
図１（ｃ）に示すように、厚膜部の酸化シリコン膜６の
上部がΔｄox程度削れてしまうが、この場合、その削れ
量を、上記したウィークスポットが表出しない程度とな
るように極めて小さくすることができる。したがって、
高耐圧が要求される厚膜部のゲート絶縁膜の耐圧を確保
することが可能となる。
【００６３】このような前洗浄処理の後、半導体基板１
に対して第２の熱酸化処理を施すことにより、図１
（ｄ）に示すように、相対的に厚い酸化シリコン膜９ａ
を厚膜部に形成し、それよりも相対的に薄い酸化シリコ
ン膜９ｂを薄膜部に形成する。この酸化シリコン膜９
ａ、９ｂはいずれも電界効果トランジスタのゲート絶縁
膜として使用される。その後、通常の電界効果トランジ
スタの形成方法と同様にして酸化シリコン膜９ａ、９ｂ
上にゲート電極を形成する。
に対して第２の熱酸化処理を施すことにより、図１
（ｄ）に示すように、相対的に厚い酸化シリコン膜９ａ
を厚膜部に形成し、それよりも相対的に薄い酸化シリコ
ン膜９ｂを薄膜部に形成する。この酸化シリコン膜９
ａ、９ｂはいずれも電界効果トランジスタのゲート絶縁
膜として使用される。その後、通常の電界効果トランジ
スタの形成方法と同様にして酸化シリコン膜９ａ、９ｂ
上にゲート電極を形成する。
【００６４】次に、図１に示す本発明の技術思想の２種
ゲート絶縁膜プロセスを用いた場合の酸化シリコン膜９
ａの耐圧測定結果を図２（ａ）、（ｂ）に示す。また、
比較のため、図５８に示す上記本発明者検討の２種ゲー
ト絶縁膜プロセスを用いた場合の酸化シリコン膜５２の
耐圧測定結果を図３（ａ）、（ｂ）、（ｃ）、（ｄ）に
示す。図３の（ａ）、（ｂ）は酸化シリコン膜６の削れ
量Δｄox＝１ｎｍの結果であり、（ｃ）、（ｄ）はΔｄ
ox＝２ｎｍの結果である。図３より酸化シリコン膜９ａ
の耐圧は酸化シリコン膜６の削れ量Δｄoxが少ないほど
良好であると言える。さらに、比較のため１種ゲート絶
縁膜プロセスで形成された酸化シリコン膜の耐圧測定結
果を図４（ａ）、（ｂ）に示す。図２（ａ）、図３
（ａ）、（ｃ）および図４（ａ）の横軸は厚膜部に形成
された酸化シリコン膜の破壊電界強度を示し、縦軸は欠
陥度数を示している。また、図２（ｂ）、図３（ｂ）、
（ｄ）および図４（ｂ）の横軸は厚膜部に形成された酸
化シリコン膜の電界強度を示し、縦軸はゲート電極と半
導体基板との間に流れるゲート電流を示している。
ゲート絶縁膜プロセスを用いた場合の酸化シリコン膜９
ａの耐圧測定結果を図２（ａ）、（ｂ）に示す。また、
比較のため、図５８に示す上記本発明者検討の２種ゲー
ト絶縁膜プロセスを用いた場合の酸化シリコン膜５２の
耐圧測定結果を図３（ａ）、（ｂ）、（ｃ）、（ｄ）に
示す。図３の（ａ）、（ｂ）は酸化シリコン膜６の削れ
量Δｄox＝１ｎｍの結果であり、（ｃ）、（ｄ）はΔｄ
ox＝２ｎｍの結果である。図３より酸化シリコン膜９ａ
の耐圧は酸化シリコン膜６の削れ量Δｄoxが少ないほど
良好であると言える。さらに、比較のため１種ゲート絶
縁膜プロセスで形成された酸化シリコン膜の耐圧測定結
果を図４（ａ）、（ｂ）に示す。図２（ａ）、図３
（ａ）、（ｃ）および図４（ａ）の横軸は厚膜部に形成
された酸化シリコン膜の破壊電界強度を示し、縦軸は欠
陥度数を示している。また、図２（ｂ）、図３（ｂ）、
（ｄ）および図４（ｂ）の横軸は厚膜部に形成された酸
化シリコン膜の電界強度を示し、縦軸はゲート電極と半
導体基板との間に流れるゲート電流を示している。
【００６５】ここでは、上記した酸化シリコン膜９ａ、
５２上に、多結晶シリコン膜およびタングステンシリサ
イド膜を順次成膜し、専用のフォトマスクを用いて酸化
シリコン膜９ａ、５２の面積Ｓが１ｃｍ2 となるキャパ
シタを形成した。酸化シリコン膜９ａの厚さｄoxは、例
えば8.９ｎｍ程度、上記削れ量Δｄoxは、例えば１ｎｍ
程度である。また、酸化シリコン膜５２の厚さｄoxは、
例えば8.２〜8.３ｎｍ程度、上記削れ量Δｄoxは、例え
ば１〜２ｎｍ程度である。さらに、１種ゲート絶縁膜プ
ロセスで形成された酸化シリコン膜の厚さｄoxは、例え
ば8.５ｎｍ程度である。この図２〜図４から分かるよう
に、本発明の技術思想を用いることにより、酸化シリコ
ン膜９ａの耐圧が１種ゲート絶縁膜プロセスで形成した
酸化シリコン膜と同等にまで向上することが分かる。す
なわち、図２に示すように、図１に示す本発明の技術思
想を用いると、図５８に示すプロセスに比べて厚膜部の
削れ量Δｄoxを小さく（〜0.２ｎｍ）できるので、本発
明の技術思想によれば、前洗浄処理時に酸化シリコン膜
６中のウィークスポットの表出し、さらにはそれが拡大
され微細な孔が形成されるのを低減または防止すること
ができ、厚膜部の酸化シリコン膜９ａの膜質を向上させ
ることができる。
５２上に、多結晶シリコン膜およびタングステンシリサ
イド膜を順次成膜し、専用のフォトマスクを用いて酸化
シリコン膜９ａ、５２の面積Ｓが１ｃｍ2 となるキャパ
シタを形成した。酸化シリコン膜９ａの厚さｄoxは、例
えば8.９ｎｍ程度、上記削れ量Δｄoxは、例えば１ｎｍ
程度である。また、酸化シリコン膜５２の厚さｄoxは、
例えば8.２〜8.３ｎｍ程度、上記削れ量Δｄoxは、例え
ば１〜２ｎｍ程度である。さらに、１種ゲート絶縁膜プ
ロセスで形成された酸化シリコン膜の厚さｄoxは、例え
ば8.５ｎｍ程度である。この図２〜図４から分かるよう
に、本発明の技術思想を用いることにより、酸化シリコ
ン膜９ａの耐圧が１種ゲート絶縁膜プロセスで形成した
酸化シリコン膜と同等にまで向上することが分かる。す
なわち、図２に示すように、図１に示す本発明の技術思
想を用いると、図５８に示すプロセスに比べて厚膜部の
削れ量Δｄoxを小さく（〜0.２ｎｍ）できるので、本発
明の技術思想によれば、前洗浄処理時に酸化シリコン膜
６中のウィークスポットの表出し、さらにはそれが拡大
され微細な孔が形成されるのを低減または防止すること
ができ、厚膜部の酸化シリコン膜９ａの膜質を向上させ
ることができる。
【００６６】また、図５は、本発明者の実験結果によっ
て得られた図であって、前洗浄処理（前記第１洗浄）後
の薄膜部における酸化シリコン膜の厚さ方向のエッチン
グ量（洗浄時間と等価）と、半導体基板上に残される酸
化シリコン膜の膜厚との関係を示している。この図５か
ら分かるように、上記前洗浄処理は、薄膜部に酸化シリ
コン膜が存在すると仮定した場合にその酸化シリコン膜
を、例えば厚さ１ｎｍ程度以上、好ましくは２ｎｍ程度
除去するのに必要な程度施すことが信頼性を向上させる
上で必要であることが分かる。
て得られた図であって、前洗浄処理（前記第１洗浄）後
の薄膜部における酸化シリコン膜の厚さ方向のエッチン
グ量（洗浄時間と等価）と、半導体基板上に残される酸
化シリコン膜の膜厚との関係を示している。この図５か
ら分かるように、上記前洗浄処理は、薄膜部に酸化シリ
コン膜が存在すると仮定した場合にその酸化シリコン膜
を、例えば厚さ１ｎｍ程度以上、好ましくは２ｎｍ程度
除去するのに必要な程度施すことが信頼性を向上させる
上で必要であることが分かる。
【００６７】また、図６および図７は、それぞれ上記酸
化シリコン膜６上に酸化シリコン膜７が残されない場合
（本発明の技術思想）と残される場合とでゲート電流と
ゲート電圧との関係（Ｉ−Ｖ特性）を測定した結果であ
る。酸化シリコン膜６上に酸化シリコン膜７が残されて
いない図６においては、Ｉ−Ｖ特性が変動しない。これ
に対し、酸化シリコン膜６上に酸化シリコン膜７が残さ
れている図７においては、Ｉ−Ｖ特性が変動し、電界効
果トランジスタの動作安定性が低下することが分かる。
したがって、酸化シリコン膜７を残さないようにするこ
とが好ましいことが分かる。
化シリコン膜６上に酸化シリコン膜７が残されない場合
（本発明の技術思想）と残される場合とでゲート電流と
ゲート電圧との関係（Ｉ−Ｖ特性）を測定した結果であ
る。酸化シリコン膜６上に酸化シリコン膜７が残されて
いない図６においては、Ｉ−Ｖ特性が変動しない。これ
に対し、酸化シリコン膜６上に酸化シリコン膜７が残さ
れている図７においては、Ｉ−Ｖ特性が変動し、電界効
果トランジスタの動作安定性が低下することが分かる。
したがって、酸化シリコン膜７を残さないようにするこ
とが好ましいことが分かる。
【００６８】また、図８は、上記前洗浄処理時における
厚膜部の酸化シリコン膜のエッチング削れ量と欠陥密度
との関係を示している。黒丸は、本発明の技術思想の２
種ゲート絶縁膜プロセスにおける厚膜部の酸化シリコン
膜の欠陥密度の測定点を示し、白丸は、１種ゲート絶縁
膜プロセスにおける酸化シリコン膜の欠陥密度の測定点
を示している。この図８から分かるように、本発明のプ
ロセスを用いて実質的に酸化シリコン膜６のエッチング
削れ量を少なくすることが可能になるため、欠陥密度も
低減することが分かる。本発明者の検討によれば、その
削れ量は、１ｎｍよりも小さい量、好ましくは、0.２〜
0.５ｎｍ程度が良い。すなわち、本発明によれば、厚膜
部の酸化シリコン膜の削れ量を１ｎｍ以下にすることが
できるので、厚膜部のゲート絶縁膜の信頼性を向上させ
ることができる。
厚膜部の酸化シリコン膜のエッチング削れ量と欠陥密度
との関係を示している。黒丸は、本発明の技術思想の２
種ゲート絶縁膜プロセスにおける厚膜部の酸化シリコン
膜の欠陥密度の測定点を示し、白丸は、１種ゲート絶縁
膜プロセスにおける酸化シリコン膜の欠陥密度の測定点
を示している。この図８から分かるように、本発明のプ
ロセスを用いて実質的に酸化シリコン膜６のエッチング
削れ量を少なくすることが可能になるため、欠陥密度も
低減することが分かる。本発明者の検討によれば、その
削れ量は、１ｎｍよりも小さい量、好ましくは、0.２〜
0.５ｎｍ程度が良い。すなわち、本発明によれば、厚膜
部の酸化シリコン膜の削れ量を１ｎｍ以下にすることが
できるので、厚膜部のゲート絶縁膜の信頼性を向上させ
ることができる。
【００６９】また、図９は、前洗浄処理に際して酸化シ
リコン膜を１ｎｍ程度の厚さ相当削った場合における薄
膜部側の酸化シリコン膜の破壊電界強度と欠陥度数との
関係を示しており、同図（ａ）は１種ゲート絶縁膜プロ
セス、（ｂ）は本発明の技術思想である２種ゲート絶縁
膜プロセスの場合を示している。この図９から分かるよ
うに、薄膜部の酸化シリコン膜の破壊電界強度に関し
て、本発明の技術思想を用いた場合は、１種ゲート絶縁
膜プロセスを用いた場合と同程度の結果が得られること
が分かる。
リコン膜を１ｎｍ程度の厚さ相当削った場合における薄
膜部側の酸化シリコン膜の破壊電界強度と欠陥度数との
関係を示しており、同図（ａ）は１種ゲート絶縁膜プロ
セス、（ｂ）は本発明の技術思想である２種ゲート絶縁
膜プロセスの場合を示している。この図９から分かるよ
うに、薄膜部の酸化シリコン膜の破壊電界強度に関し
て、本発明の技術思想を用いた場合は、１種ゲート絶縁
膜プロセスを用いた場合と同程度の結果が得られること
が分かる。
【００７０】また、図１０および図１１は、本発明の技
術思想を、電界効果トランジスタのゲート電極の上部お
よびソース・ドレイン用の半導体領域の上部にシリサイ
ド層を形成する、いわゆるサリサイドプロセスに適用し
た場合における酸化シリコン膜９ａの耐圧測定結果と、
上記本発明者検討の２種ゲート絶縁膜プロセスをサリサ
イドプロセスに適用した場合における酸化シリコン膜５
２の耐圧測定結果とをそれぞれ示している。図１０およ
び図１１の（ａ）は、ゲート電極がサリサイド構造の場
合のみを示し、図１０および図１１の（ｂ）は、ゲート
電極がサリサイド構造の場合（測定点を三角印で示す）
と、ポリサイド構造（多結晶シリコン膜上にシリサイド
層が形成された構造）の場合（測定点を丸印または四角
印で示す）との両方を示している。なお、ポリサイド構
造のゲート電極において、シリサイド層は、例えばタン
グステンシリサイドとした。
術思想を、電界効果トランジスタのゲート電極の上部お
よびソース・ドレイン用の半導体領域の上部にシリサイ
ド層を形成する、いわゆるサリサイドプロセスに適用し
た場合における酸化シリコン膜９ａの耐圧測定結果と、
上記本発明者検討の２種ゲート絶縁膜プロセスをサリサ
イドプロセスに適用した場合における酸化シリコン膜５
２の耐圧測定結果とをそれぞれ示している。図１０およ
び図１１の（ａ）は、ゲート電極がサリサイド構造の場
合のみを示し、図１０および図１１の（ｂ）は、ゲート
電極がサリサイド構造の場合（測定点を三角印で示す）
と、ポリサイド構造（多結晶シリコン膜上にシリサイド
層が形成された構造）の場合（測定点を丸印または四角
印で示す）との両方を示している。なお、ポリサイド構
造のゲート電極において、シリサイド層は、例えばタン
グステンシリサイドとした。
【００７１】図１１から本発明者が検討した２種ゲート
絶縁膜プロセスをサリサイドプロセスやポリサイドプロ
セスに適用すると、厚膜部における酸化シリコン膜５２
の耐圧が劣化することが分かる。一方、図１０から本発
明の技術思想においては、サリサイドプロセスやポリサ
イドプロセスに適用した場合であっても、厚膜部におけ
る酸化シリコン膜９ａの耐圧を向上させることができ
る。特に、サリサイドプロセスの場合は、その効果が顕
著である。
絶縁膜プロセスをサリサイドプロセスやポリサイドプロ
セスに適用すると、厚膜部における酸化シリコン膜５２
の耐圧が劣化することが分かる。一方、図１０から本発
明の技術思想においては、サリサイドプロセスやポリサ
イドプロセスに適用した場合であっても、厚膜部におけ
る酸化シリコン膜９ａの耐圧を向上させることができ
る。特に、サリサイドプロセスの場合は、その効果が顕
著である。
【００７２】また、図１２はゲート絶縁膜に定電界強度
のストレスを印加し続けたとき破線までの時間を測定し
たＴＤＤＰ（Time Dependence Dielectric Breakdown）
評価結果を示す。図１２には上記前洗浄処理による厚膜
部における酸化シリコン膜６の削れ量Δｄox毎の破壊時
間（破壊が発生するまでの時間）と累積破壊率との関係
を示している。丸印は、Δｄoxが１ｎｍ程度の場合、三
角印は、Δｄoxが0.４ｎｍ程度、四角印は、Δｄoxが0.
２ｎｍ程度の場合を示している。この図１２から削れ量
Δｄoxが小さい程、破壊時間が長い、すなわち、寿命が
長いことが分かる。
のストレスを印加し続けたとき破線までの時間を測定し
たＴＤＤＰ（Time Dependence Dielectric Breakdown）
評価結果を示す。図１２には上記前洗浄処理による厚膜
部における酸化シリコン膜６の削れ量Δｄox毎の破壊時
間（破壊が発生するまでの時間）と累積破壊率との関係
を示している。丸印は、Δｄoxが１ｎｍ程度の場合、三
角印は、Δｄoxが0.４ｎｍ程度、四角印は、Δｄoxが0.
２ｎｍ程度の場合を示している。この図１２から削れ量
Δｄoxが小さい程、破壊時間が長い、すなわち、寿命が
長いことが分かる。
【００７３】さらに、図１３は、厚膜部に酸化シリコン
膜６が残った状態で半導体基板に対して酸化処理を施し
たときの完成膜厚（酸化シリコン膜９ａ）における酸化
シリコン膜６の膜厚依存性を示している。この図１３か
ら酸化シリコン膜６が残っている状態で半導体基板に対
して酸化処理を施した場合は、厚膜部の酸化シリコン膜
９ａの方が、半導体基板上に形成された薄膜部の酸化シ
リコン膜９ｂよりも必ず厚くなることが分かる。すなわ
ち、最初に酸化シリコン膜６を形成した領域は厚膜部に
なる。
膜６が残った状態で半導体基板に対して酸化処理を施し
たときの完成膜厚（酸化シリコン膜９ａ）における酸化
シリコン膜６の膜厚依存性を示している。この図１３か
ら酸化シリコン膜６が残っている状態で半導体基板に対
して酸化処理を施した場合は、厚膜部の酸化シリコン膜
９ａの方が、半導体基板上に形成された薄膜部の酸化シ
リコン膜９ｂよりも必ず厚くなることが分かる。すなわ
ち、最初に酸化シリコン膜６を形成した領域は厚膜部に
なる。
【００７４】次に、本発明の一実施の形態であるＣＭＯ
Ｓデバイスの製造方法を図１４〜図２６を用いて説明す
る。図中、ＱｎはｎチャネルＭＩＳＦＥＴ、Ｑｐはｐチ
ャネルＭＩＳＦＥＴを示し、Ａ領域は厚いゲート絶縁膜
が形成される領域、Ｂ領域は薄いゲート絶縁膜が形成さ
れる領域を示す。
Ｓデバイスの製造方法を図１４〜図２６を用いて説明す
る。図中、ＱｎはｎチャネルＭＩＳＦＥＴ、Ｑｐはｐチ
ャネルＭＩＳＦＥＴを示し、Ａ領域は厚いゲート絶縁膜
が形成される領域、Ｂ領域は薄いゲート絶縁膜が形成さ
れる領域を示す。
【００７５】まず、図１４に示すように、比抵抗が１０
Ωｃｍ程度のシリコン単結晶で構成された半導体基板１
を用意し、この半導体基板１の主面に浅溝２を形成す
る。浅溝２の深さは、例えば約0.３５μｍ程度である。
その後、半導体基板１に熱酸化処理を施し、酸化シリコ
ン膜（図示せず）を形成する。さらに酸化シリコン膜３
を堆積した後、これを化学的機械研磨（Chemical Mecha
nical Polishing ：ＣＭＰ）法により研磨して浅溝２内
にのみ酸化シリコン膜３を残すことにより素子分離領域
（トレンチアイソレーション）を形成する。
Ωｃｍ程度のシリコン単結晶で構成された半導体基板１
を用意し、この半導体基板１の主面に浅溝２を形成す
る。浅溝２の深さは、例えば約0.３５μｍ程度である。
その後、半導体基板１に熱酸化処理を施し、酸化シリコ
ン膜（図示せず）を形成する。さらに酸化シリコン膜３
を堆積した後、これを化学的機械研磨（Chemical Mecha
nical Polishing ：ＣＭＰ）法により研磨して浅溝２内
にのみ酸化シリコン膜３を残すことにより素子分離領域
（トレンチアイソレーション）を形成する。
【００７６】ＣＭＰ法による研磨を行う際、活性領域が
研磨されるのを防止したり、酸化シリコン膜３の表面が
活性領域の表面よりも低くなるのを防止したりするため
に、各種工夫が必要であるが、ここではその説明を省略
する。
研磨されるのを防止したり、酸化シリコン膜３の表面が
活性領域の表面よりも低くなるのを防止したりするため
に、各種工夫が必要であるが、ここではその説明を省略
する。
【００７７】次に、ｎチャネルＭＩＳＦＥＴを形成する
領域にｐ形不純物、例えばＢ（ホウ素）をイオン打ち込
みしてｐ形ウエル４を形成し、ｐチャネルＭＩＳＦＥＴ
を形成する領域にｎ形不純物、例えばＰ（リン）をイオ
ン打ち込みしてｎ形ウエル５を形成する。
領域にｐ形不純物、例えばＢ（ホウ素）をイオン打ち込
みしてｐ形ウエル４を形成し、ｐチャネルＭＩＳＦＥＴ
を形成する領域にｎ形不純物、例えばＰ（リン）をイオ
ン打ち込みしてｎ形ウエル５を形成する。
【００７８】続いて、図１５に示すように、半導体基板
１に対して熱酸化処理等を施すことにより、半導体基板
１の主面に、例えば酸化シリコン膜からなる犠牲酸化膜
２０を形成した後、次のようにしてｎチャネルＭＩＳＦ
ＥＴおよびｐチャネルＭＩＳＦＥＴのしきい値電圧を調
整する。
１に対して熱酸化処理等を施すことにより、半導体基板
１の主面に、例えば酸化シリコン膜からなる犠牲酸化膜
２０を形成した後、次のようにしてｎチャネルＭＩＳＦ
ＥＴおよびｐチャネルＭＩＳＦＥＴのしきい値電圧を調
整する。
【００７９】まず、図１６に示すように、半導体基板１
の主面上に、ｎチャネルＭＩＳＦＥＴの形成領域が露出
され、それ以外が覆われるフォトレジストパターン２１
ａを形成した後、これをマクスとして、例えばＢＦ
2 （フッ化ホウ素）をｐウエル４のチャネル領域に打ち
込む。続いて、フォトレジストパターン２１ａを除去し
た後、図１７に示すように、半導体基板１の主面上に、
ｐチャネルＭＩＳＦＥＴの形成領域が露出され、それ以
外が覆われるフォトレジストパターン２１ｂを形成した
後、これをマクスとして、例えばＰ（リン）をｎウエル
５のチャネル領域に打ち込む。その後、フォトレジスト
パターン２１ｂ除去し、半導体基板１に対して熱処理を
施すことにより、図１８に示すように、半導体基板１に
しきい値電圧制御層２２ａ、２２ｂを形成する。しきい
値電圧制御層の厚さは、例えば約２０ｎｍ程度である。
の主面上に、ｎチャネルＭＩＳＦＥＴの形成領域が露出
され、それ以外が覆われるフォトレジストパターン２１
ａを形成した後、これをマクスとして、例えばＢＦ
2 （フッ化ホウ素）をｐウエル４のチャネル領域に打ち
込む。続いて、フォトレジストパターン２１ａを除去し
た後、図１７に示すように、半導体基板１の主面上に、
ｐチャネルＭＩＳＦＥＴの形成領域が露出され、それ以
外が覆われるフォトレジストパターン２１ｂを形成した
後、これをマクスとして、例えばＰ（リン）をｎウエル
５のチャネル領域に打ち込む。その後、フォトレジスト
パターン２１ｂ除去し、半導体基板１に対して熱処理を
施すことにより、図１８に示すように、半導体基板１に
しきい値電圧制御層２２ａ、２２ｂを形成する。しきい
値電圧制御層の厚さは、例えば約２０ｎｍ程度である。
【００８０】次に、図１９に示すように、半導体基板１
の表面をＨＦ（フッ酸）系の水溶液を用いて洗浄した
後、半導体基板１に熱酸化処理を施して半導体基板１の
表面に約７〜８ｎｍ程度の厚さの酸化シリコン膜６を形
成する。
の表面をＨＦ（フッ酸）系の水溶液を用いて洗浄した
後、半導体基板１に熱酸化処理を施して半導体基板１の
表面に約７〜８ｎｍ程度の厚さの酸化シリコン膜６を形
成する。
【００８１】次に、図２０に示すように、酸化シリコン
膜６の上層に約６３０℃の温度による低圧の化学的気相
成長（Chemical Vapor Deposition ：ＣＶＤ）法によっ
て、約５〜１５ｎｍ程度の酸化シリコン膜７を堆積す
る。この酸化シリコン膜７は有機ソース（例えば、Ｓｉ
（ＯＣ2 Ｈ5 ）4 ）の熱分解反応によって形成される。
酸化シリコン膜７を堆積する前に、酸化シリコン膜６の
表面をフッ酸系の水溶液を用いて洗浄して、酸化シリコ
ン膜６を約１ｎｍ程度除去してもよい。なお、酸化シリ
コン膜７は、無機ソース（例えば、ＳｉＨ4 、ＳｉＨ2
Ｃｌ2 ）を用いたＣＶＤ法によって形成してもよい。
膜６の上層に約６３０℃の温度による低圧の化学的気相
成長（Chemical Vapor Deposition ：ＣＶＤ）法によっ
て、約５〜１５ｎｍ程度の酸化シリコン膜７を堆積す
る。この酸化シリコン膜７は有機ソース（例えば、Ｓｉ
（ＯＣ2 Ｈ5 ）4 ）の熱分解反応によって形成される。
酸化シリコン膜７を堆積する前に、酸化シリコン膜６の
表面をフッ酸系の水溶液を用いて洗浄して、酸化シリコ
ン膜６を約１ｎｍ程度除去してもよい。なお、酸化シリ
コン膜７は、無機ソース（例えば、ＳｉＨ4 、ＳｉＨ2
Ｃｌ2 ）を用いたＣＶＤ法によって形成してもよい。
【００８２】次に、図２１に示すように、フォトレジス
トパターン８をマスクとして薄いゲート絶縁膜が形成さ
れる領域Ｂの酸化シリコン膜７および酸化シリコン膜６
を順次除去する。上記フォトレジストパターン８は、通
常のフォトリソグラフィ技術によって形成されている。
すなわち、フォトレジストパターン８は、フォトレジス
ト膜を塗布した後、そのフォトレジスト膜に対して露光
および現像処理を施すことによりパターニングされてい
る。
トパターン８をマスクとして薄いゲート絶縁膜が形成さ
れる領域Ｂの酸化シリコン膜７および酸化シリコン膜６
を順次除去する。上記フォトレジストパターン８は、通
常のフォトリソグラフィ技術によって形成されている。
すなわち、フォトレジストパターン８は、フォトレジス
ト膜を塗布した後、そのフォトレジスト膜に対して露光
および現像処理を施すことによりパターニングされてい
る。
【００８３】次に、図２２に示すように、上記フォトレ
ジストパターン８を除去した後、続いて、例えば、７０
℃のＮＨ3 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝２：５：１００の水溶
液を用いて５分程度の洗浄を行ない、次いで希フッ酸液
によって、主として酸化シリコン膜７を除去する。この
際、ＣＶＤ法によって形成された酸化シリコン膜７のエ
ッチング速度が熱酸化法によって形成された酸化シリコ
ン膜６のエッチング速度の約１５倍程度と大きいことか
ら酸化シリコン膜７を選択的に除去することが可能とな
る。なお、酸化シリコン膜６は膜中に欠陥を作り込まな
い程度に除去してもよい。
ジストパターン８を除去した後、続いて、例えば、７０
℃のＮＨ3 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝２：５：１００の水溶
液を用いて５分程度の洗浄を行ない、次いで希フッ酸液
によって、主として酸化シリコン膜７を除去する。この
際、ＣＶＤ法によって形成された酸化シリコン膜７のエ
ッチング速度が熱酸化法によって形成された酸化シリコ
ン膜６のエッチング速度の約１５倍程度と大きいことか
ら酸化シリコン膜７を選択的に除去することが可能とな
る。なお、酸化シリコン膜６は膜中に欠陥を作り込まな
い程度に除去してもよい。
【００８４】次に、図２３に示すように、半導体基板１
に熱酸化処理を施して、酸化シリコン膜６が形成されて
いる領域Ａに厚いゲート絶縁膜を構成する厚さ約８ｎｍ
程度の酸化シリコン膜９ａを形成し、半導体基板１の表
面が露出している領域Ｂに薄いゲート絶縁膜を構成する
厚さ約３〜４ｎｍ程度の酸化シリコン膜９ｂを形成す
る。ここで、上記熱酸化処理後にＮＯまたはＮ2 Ｏ雰囲
気で酸窒化処理を施すことにより、酸化シリコン膜９
ａ，９ｂの膜中に窒素を導入してもよい。これにより、
ホットキャリア効果に対する耐性が向上する。
に熱酸化処理を施して、酸化シリコン膜６が形成されて
いる領域Ａに厚いゲート絶縁膜を構成する厚さ約８ｎｍ
程度の酸化シリコン膜９ａを形成し、半導体基板１の表
面が露出している領域Ｂに薄いゲート絶縁膜を構成する
厚さ約３〜４ｎｍ程度の酸化シリコン膜９ｂを形成す
る。ここで、上記熱酸化処理後にＮＯまたはＮ2 Ｏ雰囲
気で酸窒化処理を施すことにより、酸化シリコン膜９
ａ，９ｂの膜中に窒素を導入してもよい。これにより、
ホットキャリア効果に対する耐性が向上する。
【００８５】次に、図２４に示すように、半導体基板１
上に、例えばＰなどのｎ形不純物がドープされた多結晶
シリコン膜をＣＶＤ法で堆積した後、フォトレジストパ
ターンをマスクとしてこの多結晶シリコン膜をエッチン
グし、多結晶シリコン膜によって構成されるゲート電極
１０を形成する。
上に、例えばＰなどのｎ形不純物がドープされた多結晶
シリコン膜をＣＶＤ法で堆積した後、フォトレジストパ
ターンをマスクとしてこの多結晶シリコン膜をエッチン
グし、多結晶シリコン膜によって構成されるゲート電極
１０を形成する。
【００８６】次に、ゲート電極１０をマスクとしてｐ形
ウエル４にｎ形不純物（例えば、Ｐ）を導入し、ｎチャ
ネルＭＩＳＦＥＴＱｎのソース、ドレインの一部を構成
する低濃度のｎ- 形半導体領域１１ａを形成する。同様
に、ゲート電極１０をマスクとしてｎ形ウエル５にｐ形
不純物（例えば、ＢＦ2 ）を導入し、ｐチャネルＭＩＳ
ＦＥＴＱｐのソース、ドレインの一部を構成する低濃度
のｐ- 形半導体領域１２ａを形成する。
ウエル４にｎ形不純物（例えば、Ｐ）を導入し、ｎチャ
ネルＭＩＳＦＥＴＱｎのソース、ドレインの一部を構成
する低濃度のｎ- 形半導体領域１１ａを形成する。同様
に、ゲート電極１０をマスクとしてｎ形ウエル５にｐ形
不純物（例えば、ＢＦ2 ）を導入し、ｐチャネルＭＩＳ
ＦＥＴＱｐのソース、ドレインの一部を構成する低濃度
のｐ- 形半導体領域１２ａを形成する。
【００８７】次いで、図２５に示すように、半導体基板
１上にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ（Re
active Ion Etching）法でエッチンングして、ゲート電
極１０の側壁にサイドウォールスペーサ１３を形成す
る。
１上にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ（Re
active Ion Etching）法でエッチンングして、ゲート電
極１０の側壁にサイドウォールスペーサ１３を形成す
る。
【００８８】次に、ゲート電極１０およびサイドウォー
ルスペーサ１３をマスクとして、ｐ形ウエル４にｎ形不
純物（例えば、Ａｓ（砒素））を導入し、ｎチャネルＭ
ＩＳＦＥＴＱｎのソース、ドレインの他の一部を構成す
る高濃度のｎ+ 形半導体領域１１ｂを形成する。同様
に、ゲート電極１０およびサイドウォールスペーサ１３
をマスクとして、ｎ形ウエル５にｐ形不純物（例えば、
ＢＦ2 ）を導入し、ｐチャネルＭＩＳＦＥＴＱｐのソー
ス、ドレインの他の一部を構成する高濃度のｐ+形半導
体領域１２ｂを形成する。
ルスペーサ１３をマスクとして、ｐ形ウエル４にｎ形不
純物（例えば、Ａｓ（砒素））を導入し、ｎチャネルＭ
ＩＳＦＥＴＱｎのソース、ドレインの他の一部を構成す
る高濃度のｎ+ 形半導体領域１１ｂを形成する。同様
に、ゲート電極１０およびサイドウォールスペーサ１３
をマスクとして、ｎ形ウエル５にｐ形不純物（例えば、
ＢＦ2 ）を導入し、ｐチャネルＭＩＳＦＥＴＱｐのソー
ス、ドレインの他の一部を構成する高濃度のｐ+形半導
体領域１２ｂを形成する。
【００８９】次に、自己整合法によって低抵抗のチタン
シリサイド膜１４をｎチャネルＭＩＳＦＥＴＱｎのゲー
ト電極１０の表面およびｎ+ 形半導体領域１１ｂの表
面、ならびにｐチャネルＭＩＳＦＥＴＱｐのゲート電極
１０の表面およびｐ+ 形半導体領域１２ｂの表面に形成
する。すなわち、ｎ+ 形半導体領域１１ｂ、ｐ+ 形半導
体領域１２ｂおよびゲート電極１０の上面を露出させた
状態で、半導体基板１の主面上に、例えばチタン等のよ
うな金属膜をスパッタリング法またはＣＶＤ法等によっ
て堆積した後、半導体基板１に対して熱処理を施すこと
により、上記金属膜とｎ+ 形半導体領域１１ｂ、ｐ+ 形
半導体領域１２ｂおよびゲート電極１０との接触部にチ
タンシリサイド膜１４を形成する。ただし、ここで形成
するシリサイド膜は、チタンシリサイド膜に限定される
ものではなく種々変更可能であり、例えばコバルトシリ
サイド膜でもよい。
シリサイド膜１４をｎチャネルＭＩＳＦＥＴＱｎのゲー
ト電極１０の表面およびｎ+ 形半導体領域１１ｂの表
面、ならびにｐチャネルＭＩＳＦＥＴＱｐのゲート電極
１０の表面およびｐ+ 形半導体領域１２ｂの表面に形成
する。すなわち、ｎ+ 形半導体領域１１ｂ、ｐ+ 形半導
体領域１２ｂおよびゲート電極１０の上面を露出させた
状態で、半導体基板１の主面上に、例えばチタン等のよ
うな金属膜をスパッタリング法またはＣＶＤ法等によっ
て堆積した後、半導体基板１に対して熱処理を施すこと
により、上記金属膜とｎ+ 形半導体領域１１ｂ、ｐ+ 形
半導体領域１２ｂおよびゲート電極１０との接触部にチ
タンシリサイド膜１４を形成する。ただし、ここで形成
するシリサイド膜は、チタンシリサイド膜に限定される
ものではなく種々変更可能であり、例えばコバルトシリ
サイド膜でもよい。
【００９０】その後、図２６に示すように、半導体基板
１上に層間絶縁膜１５を形成した後、層間絶縁膜１５を
エッチングしてコンタクトホール１６を開孔した後、層
間絶縁膜１５上に堆積した金属膜（図示せず）をエッチ
ングして配線層１７を形成することにより、ＣＭＯＳデ
バイスが完成する。
１上に層間絶縁膜１５を形成した後、層間絶縁膜１５を
エッチングしてコンタクトホール１６を開孔した後、層
間絶縁膜１５上に堆積した金属膜（図示せず）をエッチ
ングして配線層１７を形成することにより、ＣＭＯＳデ
バイスが完成する。
【００９１】なお、酸化シリコン膜７の膜厚、および酸
化シリコン膜７のエッチング量は重要であるため、必要
に応じて酸化シリコン膜７を成膜する際のモニターダミ
ーによる膜厚管理、および上記モニターダミーを用いた
エッチング量の定期的な管理を行ってもよい。
化シリコン膜７のエッチング量は重要であるため、必要
に応じて酸化シリコン膜７を成膜する際のモニターダミ
ーによる膜厚管理、および上記モニターダミーを用いた
エッチング量の定期的な管理を行ってもよい。
【００９２】図２７は、酸化シリコン膜９ａの耐圧測定
結果を示すグラフ図である。前記図１４〜図２３に示し
た製造工程によって作成した酸化シリコン膜９ａ上に多
結晶シリコン膜およびタングステンシリサイド（ＷＳ
ｉ）膜を順次成膜し、専用のフォトマスクを用いて酸化
シリコン膜９ａの面積が１００ｍｍ2 となるキャパシタ
を作製した。ただし、ｎチャネルＭＩＳＦＥＴを形成す
る領域のみの評価のため、ｐ形ウエル４のみを形成し、
ｎ形ウエル５は形成していない。図２７の上段には酸化
シリコン膜６の上層に7.５ｎｍ、１０ｎｍ、１５ｎｍの
酸化シリコン膜７を成膜した積層膜の耐圧を示し、下段
には酸化シリコン膜７を成膜する前に酸化シリコン膜６
を洗浄したときの耐圧を示す。なお、上記洗浄により酸
化シリコン膜６は約１ｎｍ程度除去される。
結果を示すグラフ図である。前記図１４〜図２３に示し
た製造工程によって作成した酸化シリコン膜９ａ上に多
結晶シリコン膜およびタングステンシリサイド（ＷＳ
ｉ）膜を順次成膜し、専用のフォトマスクを用いて酸化
シリコン膜９ａの面積が１００ｍｍ2 となるキャパシタ
を作製した。ただし、ｎチャネルＭＩＳＦＥＴを形成す
る領域のみの評価のため、ｐ形ウエル４のみを形成し、
ｎ形ウエル５は形成していない。図２７の上段には酸化
シリコン膜６の上層に7.５ｎｍ、１０ｎｍ、１５ｎｍの
酸化シリコン膜７を成膜した積層膜の耐圧を示し、下段
には酸化シリコン膜７を成膜する前に酸化シリコン膜６
を洗浄したときの耐圧を示す。なお、上記洗浄により酸
化シリコン膜６は約１ｎｍ程度除去される。
【００９３】図２７に示すように、酸化シリコン膜７を
積層することにより、耐圧が著しく向上して、良好な酸
化シリコン膜９ａが作製されることが分かる。また、酸
化シリコン膜７を成膜する前であれば、酸化シリコン膜
６を洗浄しても同等な耐圧が得られており、酸化シリコ
ン膜６を成膜した後または酸化シリコン膜７を成膜する
前に洗浄しても良いことがわかる。
積層することにより、耐圧が著しく向上して、良好な酸
化シリコン膜９ａが作製されることが分かる。また、酸
化シリコン膜７を成膜する前であれば、酸化シリコン膜
６を洗浄しても同等な耐圧が得られており、酸化シリコ
ン膜６を成膜した後または酸化シリコン膜７を成膜する
前に洗浄しても良いことがわかる。
【００９４】図２８に、酸化シリコン膜７の膜厚と酸化
シリコン膜９ａの膜厚との関係を示す。ここでは、酸化
シリコン膜６に適用すると約１ｎｍエッチングされる洗
浄をフォトレジストパターン８の除去後に行っている。
シリコン膜９ａの膜厚との関係を示す。ここでは、酸化
シリコン膜６に適用すると約１ｎｍエッチングされる洗
浄をフォトレジストパターン８の除去後に行っている。
【００９５】７ｎｍの酸化シリコン膜６を形成した後、
洗浄を行わずに基板上４ｎｍの酸化シリコン膜が形成さ
れる熱酸化処理を施すと酸化シリコン膜９ａの厚さは9.
１ｎｍである。従って、この値と酸化シリコン膜７を積
層しないときの酸化シリコン膜９ａの膜厚との差が洗浄
によって酸化シリコン膜６がエッチングされた量とな
る。酸化シリコン膜７を形成しない場合には、酸化シリ
コン膜９ａの厚さは8.１ｎｍであり、上記値9.１ｎｍと
の差である１ｎｍが洗浄による酸化シリコン膜６の削れ
量となる。同様に、酸化シリコン膜７が7.５ｎｍの時は
削れ量が0.４ｎｍ、酸化シリコン膜７が１０ｎｍの時は
削れ量が0.２ｎｍ、酸化シリコン膜７が１５ｎｍの時は
削れ量が０ｎｍとなる。
洗浄を行わずに基板上４ｎｍの酸化シリコン膜が形成さ
れる熱酸化処理を施すと酸化シリコン膜９ａの厚さは9.
１ｎｍである。従って、この値と酸化シリコン膜７を積
層しないときの酸化シリコン膜９ａの膜厚との差が洗浄
によって酸化シリコン膜６がエッチングされた量とな
る。酸化シリコン膜７を形成しない場合には、酸化シリ
コン膜９ａの厚さは8.１ｎｍであり、上記値9.１ｎｍと
の差である１ｎｍが洗浄による酸化シリコン膜６の削れ
量となる。同様に、酸化シリコン膜７が7.５ｎｍの時は
削れ量が0.４ｎｍ、酸化シリコン膜７が１０ｎｍの時は
削れ量が0.２ｎｍ、酸化シリコン膜７が１５ｎｍの時は
削れ量が０ｎｍとなる。
【００９６】前記図２７に示したように、7.５〜１０ｎ
ｍの酸化シリコン膜７を積層したとき良好な耐圧が得ら
れることから、酸化シリコン膜６はの削れ量Δｄoxは0.
２〜0.４ｎｍの削れ量であれば、欠陥は殆ど発生しない
ことが分かる。このように、フォトレジストパターン８
を除去した後の洗浄量を減らすことなく良好な酸化シリ
コン膜９ａ，９ｂが得られる。
ｍの酸化シリコン膜７を積層したとき良好な耐圧が得ら
れることから、酸化シリコン膜６はの削れ量Δｄoxは0.
２〜0.４ｎｍの削れ量であれば、欠陥は殆ど発生しない
ことが分かる。このように、フォトレジストパターン８
を除去した後の洗浄量を減らすことなく良好な酸化シリ
コン膜９ａ，９ｂが得られる。
【００９７】図２９は、本発明の技術思想を用いたＤＲ
ＡＭ（Dynamic Random Access Memory）が形成された半
導体チップ１Ｃの平面図である。この半導体チップ１Ｃ
の主面には、その主面を４等分するように平面十字状の
周辺回路部２３が配置されている。この周辺回路部２３
によって分けられた４つの領域はメモリセル部２４とな
っている。このような半導体チップ１Ｃにおいてゲート
絶縁膜が相対的に厚い電界効果トランジスタが形成され
た厚膜部にハッチングが付してある。厚膜部の領域Ａ
は、周辺回路部２３の一部およびメモリセル部２４を占
有している。これに対し、ゲート絶縁膜が相対的に薄い
電界効果トランジスタが形成された薄膜部の領域Ｂは、
周辺回路部２３のみを占有しており、面積比では厚膜部
の領域Ａの方が薄膜部の領域Ｂよりも約３０倍大きい。
ＡＭ（Dynamic Random Access Memory）が形成された半
導体チップ１Ｃの平面図である。この半導体チップ１Ｃ
の主面には、その主面を４等分するように平面十字状の
周辺回路部２３が配置されている。この周辺回路部２３
によって分けられた４つの領域はメモリセル部２４とな
っている。このような半導体チップ１Ｃにおいてゲート
絶縁膜が相対的に厚い電界効果トランジスタが形成され
た厚膜部にハッチングが付してある。厚膜部の領域Ａ
は、周辺回路部２３の一部およびメモリセル部２４を占
有している。これに対し、ゲート絶縁膜が相対的に薄い
電界効果トランジスタが形成された薄膜部の領域Ｂは、
周辺回路部２３のみを占有しており、面積比では厚膜部
の領域Ａの方が薄膜部の領域Ｂよりも約３０倍大きい。
【００９８】このように、本実施の形態によれば、厚さ
の異なる２種類のゲート絶縁膜を形成する際、酸化シリ
コン膜６上に直接フォトレジストパターン８が形成され
ず、ＣＶＤ法によって形成された酸化シリコン膜７を介
在して形成されるので、フォトレジスト膜からの汚染は
ＣＶＤ法によって形成された酸化シリコン膜７に付着す
ることになる。この後、上記酸化シリコン膜７を選択的
に除去することにより、酸化シリコン膜６に及ぼすフォ
トレジスト膜による汚染および酸化シリコン膜７中の固
定電荷等の影響を回避することができ、さらに、レジス
ト除去工程とその後の洗浄工程におけるダメージ等の影
響も避けることができる。また、酸化シリコン膜９ａ，
９ｂの膜中に窒素を導入することにより、ホットキャリ
ア効果に対する耐性を向上させることができる。
の異なる２種類のゲート絶縁膜を形成する際、酸化シリ
コン膜６上に直接フォトレジストパターン８が形成され
ず、ＣＶＤ法によって形成された酸化シリコン膜７を介
在して形成されるので、フォトレジスト膜からの汚染は
ＣＶＤ法によって形成された酸化シリコン膜７に付着す
ることになる。この後、上記酸化シリコン膜７を選択的
に除去することにより、酸化シリコン膜６に及ぼすフォ
トレジスト膜による汚染および酸化シリコン膜７中の固
定電荷等の影響を回避することができ、さらに、レジス
ト除去工程とその後の洗浄工程におけるダメージ等の影
響も避けることができる。また、酸化シリコン膜９ａ，
９ｂの膜中に窒素を導入することにより、ホットキャリ
ア効果に対する耐性を向上させることができる。
【００９９】（実施の形態２）本発明の他の実施の形態
であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を図３０
〜図３３を用いて説明する。
であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を図３０
〜図３３を用いて説明する。
【０１００】まず、前記実施の形態１において前記図１
６〜図１８を用いて説明した製造方法と同様に、しきい
値電圧制御層を形成する。
６〜図１８を用いて説明した製造方法と同様に、しきい
値電圧制御層を形成する。
【０１０１】次に、図３０に示すように、半導体基板１
の表面をフッ酸系の水溶液を用いて洗浄した後、ＣＶＤ
法によって酸化シリコン膜６ａを成膜する。なお、酸化
シリコン膜６ａを成膜する際には、半導体基板１への汚
染の巻き込み防止または酸化シリコン膜６ａと半導体基
板１との間の界面特性を良好にするため、１ｎｍ程度の
酸化シリコン膜を下地膜として成膜してもよい。上記下
地膜の成膜方法としては、酸化シリコン膜６ａを成膜す
る前に７００℃程度の低温短時間枚葉酸化処理を施す、
または酸化シリコン膜６ａの成膜時のシーケンスを高温
酸化雰囲気中で放置した後に成膜を開始するように変更
する等が考えられる。この後、酸化シリコン膜６ａの上
層に、酸化シリコン膜６ａと組成の異なる酸化シリコン
膜７ａをＣＶＤ法によって成膜する。
の表面をフッ酸系の水溶液を用いて洗浄した後、ＣＶＤ
法によって酸化シリコン膜６ａを成膜する。なお、酸化
シリコン膜６ａを成膜する際には、半導体基板１への汚
染の巻き込み防止または酸化シリコン膜６ａと半導体基
板１との間の界面特性を良好にするため、１ｎｍ程度の
酸化シリコン膜を下地膜として成膜してもよい。上記下
地膜の成膜方法としては、酸化シリコン膜６ａを成膜す
る前に７００℃程度の低温短時間枚葉酸化処理を施す、
または酸化シリコン膜６ａの成膜時のシーケンスを高温
酸化雰囲気中で放置した後に成膜を開始するように変更
する等が考えられる。この後、酸化シリコン膜６ａの上
層に、酸化シリコン膜６ａと組成の異なる酸化シリコン
膜７ａをＣＶＤ法によって成膜する。
【０１０２】次に、図３１に示すように、フォトレジス
トパターン８をマスクとして薄いゲート絶縁膜が形成さ
れる領域Ｂの酸化シリコン膜７ａおよび酸化シリコン膜
６ａを順次除去する。
トパターン８をマスクとして薄いゲート絶縁膜が形成さ
れる領域Ｂの酸化シリコン膜７ａおよび酸化シリコン膜
６ａを順次除去する。
【０１０３】次に、図３２に示すように、上記フォトレ
ジストパターン８を除去した後、主として酸化シリコン
膜７ａを除去する。次いで、図３３に示すように、ＣＶ
Ｄ法によって半導体基板１上に酸化シリコン膜９ｃを成
膜する。なお、酸化シリコン膜９ｃを成膜する前に、露
出している半導体基板１の表面に１ｎｍ程度の酸化シリ
コン膜を下地膜として成膜してもよい。これにより、厚
いゲート絶縁膜が形成される領域Ａには酸化シリコン膜
６ａと酸化シリコン膜９ｃとからなる積層膜が形成さ
れ、薄いゲート絶縁膜が形成される領域Ｂには酸化シリ
コン膜９ｃのみが形成される。
ジストパターン８を除去した後、主として酸化シリコン
膜７ａを除去する。次いで、図３３に示すように、ＣＶ
Ｄ法によって半導体基板１上に酸化シリコン膜９ｃを成
膜する。なお、酸化シリコン膜９ｃを成膜する前に、露
出している半導体基板１の表面に１ｎｍ程度の酸化シリ
コン膜を下地膜として成膜してもよい。これにより、厚
いゲート絶縁膜が形成される領域Ａには酸化シリコン膜
６ａと酸化シリコン膜９ｃとからなる積層膜が形成さ
れ、薄いゲート絶縁膜が形成される領域Ｂには酸化シリ
コン膜９ｃのみが形成される。
【０１０４】（実施の形態３）本発明の他の実施の形態
であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を説明す
る。
であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を説明す
る。
【０１０５】本実施の形態３では、まず、前記実施の形
態１に記載した製造方法で前記図２２に示したように、
厚いゲート絶縁膜が形成される領域Ａに酸化シリコン膜
６を設け、薄いゲート絶縁膜が形成される領域Ｂの半導
体基板１の表面を露出させる。
態１に記載した製造方法で前記図２２に示したように、
厚いゲート絶縁膜が形成される領域Ａに酸化シリコン膜
６を設け、薄いゲート絶縁膜が形成される領域Ｂの半導
体基板１の表面を露出させる。
【０１０６】この後、酸化シリコン膜以外の絶縁膜、例
えば窒化シリコン（ＳｉＮ）系の膜、酸化タンタル（Ｔ
ａ2 Ｏ5 ）系の膜または酸化チタン（ＴｉＯ2 ）系の膜
などを半導体基板１上に成膜する。これらの各種膜の成
膜方法としては、ＣＶＤ法、プラズマＣＶＤ法またはＪ
ＶＤ（Jet Vapor Deposition）法などがある。なお、絶
縁膜を成膜する前に、露出している半導体基板１の表面
に１ｎｍ程度の酸化シリコン膜を下地膜として成膜して
もよい。これにより、厚いゲート絶縁膜が形成される領
域Ａには酸化シリコン膜６と上記絶縁膜とからなる積層
膜が形成され、薄いゲート絶縁膜が形成される領域Ｂに
は上記絶縁膜のみが形成される。
えば窒化シリコン（ＳｉＮ）系の膜、酸化タンタル（Ｔ
ａ2 Ｏ5 ）系の膜または酸化チタン（ＴｉＯ2 ）系の膜
などを半導体基板１上に成膜する。これらの各種膜の成
膜方法としては、ＣＶＤ法、プラズマＣＶＤ法またはＪ
ＶＤ（Jet Vapor Deposition）法などがある。なお、絶
縁膜を成膜する前に、露出している半導体基板１の表面
に１ｎｍ程度の酸化シリコン膜を下地膜として成膜して
もよい。これにより、厚いゲート絶縁膜が形成される領
域Ａには酸化シリコン膜６と上記絶縁膜とからなる積層
膜が形成され、薄いゲート絶縁膜が形成される領域Ｂに
は上記絶縁膜のみが形成される。
【０１０７】すなわち、厚膜部の領域Ａのゲート絶縁膜
の一部および薄膜部の領域Ｂのゲート絶縁膜の全部を、
酸化シリコン膜よりも誘電率の高い材料によって形成す
ることにより、ゲート絶縁膜を酸化シリコン膜のみで形
成した場合に比べて、ＭＩＳＦＥＴの特性を同等程度に
確保したまま、ゲート絶縁膜の膜厚を厚くすることがで
きる。したがって、ゲート絶縁膜の形成制御を容易にす
ることが可能となる。また、ゲート電極と半導体基板と
の間にゲート電流（トンネル電流）が流れるのを抑制ま
たは防止することが可能となる。
の一部および薄膜部の領域Ｂのゲート絶縁膜の全部を、
酸化シリコン膜よりも誘電率の高い材料によって形成す
ることにより、ゲート絶縁膜を酸化シリコン膜のみで形
成した場合に比べて、ＭＩＳＦＥＴの特性を同等程度に
確保したまま、ゲート絶縁膜の膜厚を厚くすることがで
きる。したがって、ゲート絶縁膜の形成制御を容易にす
ることが可能となる。また、ゲート電極と半導体基板と
の間にゲート電流（トンネル電流）が流れるのを抑制ま
たは防止することが可能となる。
【０１０８】（実施の形態４）本発明の他の実施の形態
であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を説明す
る。
であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を説明す
る。
【０１０９】本実施の形態４では、まず、前記実施の形
態２に記載した製造方法で前記図３２に示したように、
厚いゲート絶縁膜が形成される領域Ａに酸化シリコン膜
６ａを設け、薄いゲート絶縁膜が形成される領域Ｂの半
導体基板１の表面を露出させる。
態２に記載した製造方法で前記図３２に示したように、
厚いゲート絶縁膜が形成される領域Ａに酸化シリコン膜
６ａを設け、薄いゲート絶縁膜が形成される領域Ｂの半
導体基板１の表面を露出させる。
【０１１０】この後、酸化シリコン膜以外の絶縁膜、例
えばＳｉＮ系の膜、Ｔａ2 Ｏ5 系の膜またはＴｉＯ2 系
の膜などを半導体基板１上に成膜する。これらの各種膜
の成膜方法としては、ＣＶＤ法、プラズマＣＶＤ法また
はＪＶＤ法などがある。なお、絶縁膜を成膜する前に、
露出している半導体基板１の表面に１ｎｍ程度の酸化シ
リコン膜を下地膜として成膜してもよい。これにより、
厚いゲート絶縁膜が形成される領域Ａには酸化シリコン
膜６ａと上記絶縁膜とからなる積層膜が形成され、薄い
ゲート絶縁膜が形成される領域Ｂには上記絶縁膜のみが
形成される。したがって、前記実施の形態４と同様に、
次の効果が得られる。すなわち、ゲート絶縁膜の形成制
御を容易にすることが可能となる。また、ゲート電極と
半導体基板との間にゲート電流（トンネル電流）が流れ
るのを抑制または防止することが可能となる。
えばＳｉＮ系の膜、Ｔａ2 Ｏ5 系の膜またはＴｉＯ2 系
の膜などを半導体基板１上に成膜する。これらの各種膜
の成膜方法としては、ＣＶＤ法、プラズマＣＶＤ法また
はＪＶＤ法などがある。なお、絶縁膜を成膜する前に、
露出している半導体基板１の表面に１ｎｍ程度の酸化シ
リコン膜を下地膜として成膜してもよい。これにより、
厚いゲート絶縁膜が形成される領域Ａには酸化シリコン
膜６ａと上記絶縁膜とからなる積層膜が形成され、薄い
ゲート絶縁膜が形成される領域Ｂには上記絶縁膜のみが
形成される。したがって、前記実施の形態４と同様に、
次の効果が得られる。すなわち、ゲート絶縁膜の形成制
御を容易にすることが可能となる。また、ゲート電極と
半導体基板との間にゲート電流（トンネル電流）が流れ
るのを抑制または防止することが可能となる。
【０１１１】（実施の形態５）本発明の他の実施の形態
であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を説明す
る。
であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を説明す
る。
【０１１２】本発明の形態５では、まず、前記実施の形
態２に記載した製造方法で前記図３３に示したように、
厚いゲート絶縁膜が形成される領域Ａに酸化シリコン膜
６ａと酸化シリコン膜９ｃとからなる積層膜を形成し、
薄いゲート絶縁膜が形成される領域Ｂに酸化シリコン膜
９ｃのみを形成する。
態２に記載した製造方法で前記図３３に示したように、
厚いゲート絶縁膜が形成される領域Ａに酸化シリコン膜
６ａと酸化シリコン膜９ｃとからなる積層膜を形成し、
薄いゲート絶縁膜が形成される領域Ｂに酸化シリコン膜
９ｃのみを形成する。
【０１１３】この後、熱窒化処理、プラズマ窒化処理ま
たはラジカル窒化処理を半導体基板１に施して、酸化シ
リコン膜６ａと半導体基板１との界面および酸化シリコ
ン膜９ｃと半導体基板１との界面の特性を向上させる。
たはラジカル窒化処理を半導体基板１に施して、酸化シ
リコン膜６ａと半導体基板１との界面および酸化シリコ
ン膜９ｃと半導体基板１との界面の特性を向上させる。
【０１１４】（実施の形態６）本発明の他の実施の形態
であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を説明す
る。
であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を説明す
る。
【０１１５】本発明の形態６では、まず、前記実施の形
態２に記載した製造方法で前記図３０に示したように、
半導体基板１の表面をフッ酸系の水溶液を用いて洗浄し
た後、ＣＶＤ法によって酸化シリコン膜６ａを成膜す
る。なお、酸化シリコン膜６ａを成膜する際には、半導
体基板１への汚染の巻き込み防止または酸化シリコン膜
６ａと半導体基板１との間の界面特性を良好にするた
め、１ｎｍ程度の酸化シリコン膜を下地膜として成膜し
てもよい。
態２に記載した製造方法で前記図３０に示したように、
半導体基板１の表面をフッ酸系の水溶液を用いて洗浄し
た後、ＣＶＤ法によって酸化シリコン膜６ａを成膜す
る。なお、酸化シリコン膜６ａを成膜する際には、半導
体基板１への汚染の巻き込み防止または酸化シリコン膜
６ａと半導体基板１との間の界面特性を良好にするた
め、１ｎｍ程度の酸化シリコン膜を下地膜として成膜し
てもよい。
【０１１６】次に、熱窒化処理、プラズマ窒化処理また
はラジカル窒化処理を半導体基板１に施して、酸化シリ
コン膜６ａの一部を改質する。
はラジカル窒化処理を半導体基板１に施して、酸化シリ
コン膜６ａの一部を改質する。
【０１１７】この後は、前記実施の形態２に記載した製
造方法と同様にして、厚いゲート絶縁膜が形成される領
域Ａには酸化シリコン膜６ａの改質膜と酸化シリコン膜
９ｃとからなる積層膜が形成され、薄いゲート絶縁膜が
形成される領域Ｂには酸化シリコン膜９ｃのみが形成さ
れる。
造方法と同様にして、厚いゲート絶縁膜が形成される領
域Ａには酸化シリコン膜６ａの改質膜と酸化シリコン膜
９ｃとからなる積層膜が形成され、薄いゲート絶縁膜が
形成される領域Ｂには酸化シリコン膜９ｃのみが形成さ
れる。
【０１１８】次に、上記酸化シリコン膜６ａの改質処理
（プラズマ窒化処理またはラジカル窒化処理）に用いる
製造装置の一例を図３４に示す。図３４は、ＲＰＮ（Re
motePlasma Nitridation ）装置２５を示している。装
置内に導入された窒素ガスは、プラズマ発生部２５ａを
通じてプラズマ状態に変換されて、ウエハステージ２５
ｂ上に載置された半導体基板１（半導体ウエハ）の主面
に供給されるようになっている。これにより、窒素ラジ
カル等と半導体基板１の主面上の絶縁膜（酸化シリコン
膜６ａ等）とが反応し、窒化膜（窒化層）が形成され
る。図３５に、ＲＰＮ処理を行ったときの膜内における
窒素元素のＳＩＭＳ（Secondary Ion MassSpectrometry
＝二次イオン質量分析法）プロファイルを示す（R.Kra
ft,T.P.Schneider,W.W.Dostalik,and S.Hattangady J.V
ac.Sci.Technol.B15(4),p967,Jul/Aug.1997）。また、
比較のため図３６に酸化窒素（ＮＯ）ガスによる窒化膜
のＳＩＭＳプロファイルを示す。これら図３５および図
３６からＲＰＮ処理を行った場合は、ＮＯ酸窒化膜と比
べて、酸素と窒素の分布が逆になっており、窒素が、よ
り表面側に分布することが分かる。この方法を用いた場
合は、極めて薄い窒化膜を容易に形成することができ
る。また、窒素と酸化シリコンとをしっかりと結合させ
ることができるので、エッチングに対する耐性を向上さ
せることができる。
（プラズマ窒化処理またはラジカル窒化処理）に用いる
製造装置の一例を図３４に示す。図３４は、ＲＰＮ（Re
motePlasma Nitridation ）装置２５を示している。装
置内に導入された窒素ガスは、プラズマ発生部２５ａを
通じてプラズマ状態に変換されて、ウエハステージ２５
ｂ上に載置された半導体基板１（半導体ウエハ）の主面
に供給されるようになっている。これにより、窒素ラジ
カル等と半導体基板１の主面上の絶縁膜（酸化シリコン
膜６ａ等）とが反応し、窒化膜（窒化層）が形成され
る。図３５に、ＲＰＮ処理を行ったときの膜内における
窒素元素のＳＩＭＳ（Secondary Ion MassSpectrometry
＝二次イオン質量分析法）プロファイルを示す（R.Kra
ft,T.P.Schneider,W.W.Dostalik,and S.Hattangady J.V
ac.Sci.Technol.B15(4),p967,Jul/Aug.1997）。また、
比較のため図３６に酸化窒素（ＮＯ）ガスによる窒化膜
のＳＩＭＳプロファイルを示す。これら図３５および図
３６からＲＰＮ処理を行った場合は、ＮＯ酸窒化膜と比
べて、酸素と窒素の分布が逆になっており、窒素が、よ
り表面側に分布することが分かる。この方法を用いた場
合は、極めて薄い窒化膜を容易に形成することができ
る。また、窒素と酸化シリコンとをしっかりと結合させ
ることができるので、エッチングに対する耐性を向上さ
せることができる。
【０１１９】（実施の形態７）本発明の他の実施の形態
であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を図３７
〜図４０を用いて説明する。
であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を図３７
〜図４０を用いて説明する。
【０１２０】まず、前記実施の形態１において前記図１
６〜図１８を用いて説明した製造方法と同様に、しきい
値電圧制御層を形成する。
６〜図１８を用いて説明した製造方法と同様に、しきい
値電圧制御層を形成する。
【０１２１】次に、図３７に示すように、半導体基板１
の表面をフッ酸系の水溶液を用いて洗浄した後、半導体
基板１の表面に酸化シリコン膜６を形成し、次いで酸化
シリコン膜６の上層にＣＶＤ法によって、酸化シリコン
膜７を堆積する。
の表面をフッ酸系の水溶液を用いて洗浄した後、半導体
基板１の表面に酸化シリコン膜６を形成し、次いで酸化
シリコン膜６の上層にＣＶＤ法によって、酸化シリコン
膜７を堆積する。
【０１２２】次に、図３８に示すように、フォトレジス
トパターン８をマスクとして、バッファードフッ酸液を
用い主として薄いゲート絶縁膜が形成される領域Ｂの酸
化シリコン膜７のエッチングを行う。
トパターン８をマスクとして、バッファードフッ酸液を
用い主として薄いゲート絶縁膜が形成される領域Ｂの酸
化シリコン膜７のエッチングを行う。
【０１２３】次いで、ＭＩＳＦＥＴのしきい値電圧制御
用の不純物１８を半導体基板１へ打ち込み、チャネル層
１９を形成する。ここでの上記不純物１８の打ち込み
は、薄いゲート絶縁膜が形成される領域Ｂのｎチャネル
ＭＩＳＦＥＴの形成される領域およびｐチャネルＭＩＳ
ＦＥＴの形成される領域に同様に打ち込まれるため、前
記図１６〜図１８を用いて説明したしきい値電圧制御層
を形成するために打ち込まれた不純物に対するカウンタ
ー打ち込みの役割を担う。
用の不純物１８を半導体基板１へ打ち込み、チャネル層
１９を形成する。ここでの上記不純物１８の打ち込み
は、薄いゲート絶縁膜が形成される領域Ｂのｎチャネル
ＭＩＳＦＥＴの形成される領域およびｐチャネルＭＩＳ
ＦＥＴの形成される領域に同様に打ち込まれるため、前
記図１６〜図１８を用いて説明したしきい値電圧制御層
を形成するために打ち込まれた不純物に対するカウンタ
ー打ち込みの役割を担う。
【０１２４】次いで、前記エッチングで残しておいた酸
化シリコン６をバッファードフッ酸液を用いて除去す
る。
化シリコン６をバッファードフッ酸液を用いて除去す
る。
【０１２５】次に、図３９に示すように、フォトレジス
トパターン８を除去した後、続いて、例えば、７０℃の
ＮＨ3 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝２：５：１００の水溶液を
用いて５分程度の洗浄を行ない、次いで希フッ酸液によ
って、主として酸化シリコン膜７を除去する。
トパターン８を除去した後、続いて、例えば、７０℃の
ＮＨ3 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝２：５：１００の水溶液を
用いて５分程度の洗浄を行ない、次いで希フッ酸液によ
って、主として酸化シリコン膜７を除去する。
【０１２６】次に、図４０に示すように、半導体基板１
に熱酸化処理を施して、酸化シリコン膜６が形成されて
いる領域Ａに厚いゲート絶縁膜を構成する酸化シリコン
膜９ａを形成し、半導体基板１の表面が露出している領
域Ｂに薄いゲート絶縁膜を構成する酸化シリコン膜９ｂ
を形成する。
に熱酸化処理を施して、酸化シリコン膜６が形成されて
いる領域Ａに厚いゲート絶縁膜を構成する酸化シリコン
膜９ａを形成し、半導体基板１の表面が露出している領
域Ｂに薄いゲート絶縁膜を構成する酸化シリコン膜９ｂ
を形成する。
【０１２７】なお、酸化シリコン膜９ａ，９ｂにかえ
て、ＣＶＤ法などによって、酸化シリコン膜、ＳｉＮ系
の膜、Ｔａ2 Ｏ5 系の膜またはＴｉＯ2 系の膜などを半
導体基板１上に成膜してもよく、これら絶縁膜を成膜す
る前に、露出している半導体基板１の表面に熱処理によ
って１ｎｍ程度の酸化シリコン膜を下地膜として成膜し
てもよい。
て、ＣＶＤ法などによって、酸化シリコン膜、ＳｉＮ系
の膜、Ｔａ2 Ｏ5 系の膜またはＴｉＯ2 系の膜などを半
導体基板１上に成膜してもよく、これら絶縁膜を成膜す
る前に、露出している半導体基板１の表面に熱処理によ
って１ｎｍ程度の酸化シリコン膜を下地膜として成膜し
てもよい。
【０１２８】（実施の形態８）本発明の他の実施の形態
であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を図４１
〜図４４を用いて説明する。
であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を図４１
〜図４４を用いて説明する。
【０１２９】まず、前記実施の形態１において前記図１
６〜図１８を用いて説明した製造方法と同様に、しきい
値電圧制御層を形成する。
６〜図１８を用いて説明した製造方法と同様に、しきい
値電圧制御層を形成する。
【０１３０】次に、図４１に示すように、半導体基板１
の表面をフッ酸系の水溶液を用いて洗浄した後、ＣＶＤ
法によって酸化シリコン膜６ａを成膜する。なお、酸化
シリコン膜６ａを成膜する際には、半導体基板１への汚
染の巻き込み防止または酸化シリコン膜６ａと半導体基
板１との間の界面特性を良好にするため、１ｎｍ程度の
酸化シリコン膜を下地膜として成膜してもよい。この
後、酸化シリコン膜６ａの上層に、酸化シリコン膜６ａ
と組成の異なる酸化シリコン膜７ａをＣＶＤ法によって
成膜する。
の表面をフッ酸系の水溶液を用いて洗浄した後、ＣＶＤ
法によって酸化シリコン膜６ａを成膜する。なお、酸化
シリコン膜６ａを成膜する際には、半導体基板１への汚
染の巻き込み防止または酸化シリコン膜６ａと半導体基
板１との間の界面特性を良好にするため、１ｎｍ程度の
酸化シリコン膜を下地膜として成膜してもよい。この
後、酸化シリコン膜６ａの上層に、酸化シリコン膜６ａ
と組成の異なる酸化シリコン膜７ａをＣＶＤ法によって
成膜する。
【０１３１】次に、図４２に示すように、フォトレジス
トパターン８をマスクとして、薄いゲート絶縁膜が形成
される領域Ｂの酸化シリコン膜７ａのみのエッチングを
行う。
トパターン８をマスクとして、薄いゲート絶縁膜が形成
される領域Ｂの酸化シリコン膜７ａのみのエッチングを
行う。
【０１３２】次いで、ＭＩＳＦＥＴのしきい値電圧制御
用の不純物１８を半導体基板１へ打ち込み、チャネル層
１９を形成する。ここでの上記不純物１８の打ち込み
は、薄いゲート絶縁膜が形成される領域Ｂのｎチャネル
ＭＩＳＦＥＴの形成される領域およびｐチャネルＭＩＳ
ＦＥＴの形成される領域に同様に打ち込まれるため、前
記図１を用いて説明したしきい値電圧制御層を形成する
ために打ち込まれた不純物に対するカウンター打ち込み
の役割を担う。
用の不純物１８を半導体基板１へ打ち込み、チャネル層
１９を形成する。ここでの上記不純物１８の打ち込み
は、薄いゲート絶縁膜が形成される領域Ｂのｎチャネル
ＭＩＳＦＥＴの形成される領域およびｐチャネルＭＩＳ
ＦＥＴの形成される領域に同様に打ち込まれるため、前
記図１を用いて説明したしきい値電圧制御層を形成する
ために打ち込まれた不純物に対するカウンター打ち込み
の役割を担う。
【０１３３】次いで、前記エッチングで残しておいた酸
化シリコン６ａをバッファードフッ酸液を用いて除去す
る。
化シリコン６ａをバッファードフッ酸液を用いて除去す
る。
【０１３４】次に、図４３に示すように、フォトレジス
トパターン８を除去した後、続いて、例えば、７０℃の
ＮＨ3 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝２：５：１００の水溶液を
用いて５分程度の洗浄を行ない、次いで希フッ酸液によ
って、主として酸化シリコン膜７ａを除去する。
トパターン８を除去した後、続いて、例えば、７０℃の
ＮＨ3 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝２：５：１００の水溶液を
用いて５分程度の洗浄を行ない、次いで希フッ酸液によ
って、主として酸化シリコン膜７ａを除去する。
【０１３５】次に、図４４に示すように、ＣＶＤ法など
によって、絶縁膜、例えばＳｉＮ系の膜、Ｔａ2 Ｏ5 系
の膜またはＴｉＯ2 系の膜などを半導体基板１上に成膜
する。これら絶縁膜を成膜する前に、露出している半導
体基板１の表面に熱処理によって１ｎｍ程度の酸化シリ
コン膜を下地膜として成膜してもよい。これにより、厚
いゲート絶縁膜が形成される領域Ａには酸化シリコン膜
６ａと上記絶縁膜とからなる積層膜が形成され、薄いゲ
ート絶縁膜が形成される領域Ｂには上記絶縁膜のみが形
成される。したがって、前記実施の形態４と同様に、次
の効果が得られる。すなわち、ゲート絶縁膜の形成制御
を容易にすることが可能となる。また、ゲート電極と半
導体基板との間にゲート電流（トンネル電流）が流れる
のを抑制または防止することが可能となる。
によって、絶縁膜、例えばＳｉＮ系の膜、Ｔａ2 Ｏ5 系
の膜またはＴｉＯ2 系の膜などを半導体基板１上に成膜
する。これら絶縁膜を成膜する前に、露出している半導
体基板１の表面に熱処理によって１ｎｍ程度の酸化シリ
コン膜を下地膜として成膜してもよい。これにより、厚
いゲート絶縁膜が形成される領域Ａには酸化シリコン膜
６ａと上記絶縁膜とからなる積層膜が形成され、薄いゲ
ート絶縁膜が形成される領域Ｂには上記絶縁膜のみが形
成される。したがって、前記実施の形態４と同様に、次
の効果が得られる。すなわち、ゲート絶縁膜の形成制御
を容易にすることが可能となる。また、ゲート電極と半
導体基板との間にゲート電流（トンネル電流）が流れる
のを抑制または防止することが可能となる。
【０１３６】（実施の形態９）次に、本発明の他の技術
思想を図４５（ａ）〜（ｄ）によって説明する。
思想を図４５（ａ）〜（ｄ）によって説明する。
【０１３７】まず、図４５（ａ）に示すように、半導体
基板１に対して熱酸化処理等を施すことにより、半導体
基板１の主面（活性領域）上に酸化シリコン膜６を形成
した後、その酸化シリコン膜６上にそれに直接接した状
態で、絶縁膜２６を堆積する。この絶縁膜２６は、耐酸
化性を有し、前洗浄（例えばフッ酸洗浄）ではほとんど
エッチングされない性質を有している。また、酸化シリ
コン膜６よりも薄く形成する。
基板１に対して熱酸化処理等を施すことにより、半導体
基板１の主面（活性領域）上に酸化シリコン膜６を形成
した後、その酸化シリコン膜６上にそれに直接接した状
態で、絶縁膜２６を堆積する。この絶縁膜２６は、耐酸
化性を有し、前洗浄（例えばフッ酸洗浄）ではほとんど
エッチングされない性質を有している。また、酸化シリ
コン膜６よりも薄く形成する。
【０１３８】続いて、絶縁膜２６上に直接接した状態
で、厚膜部が覆われ、薄膜部が露出されるようなフォト
レジストパターン８を形成し、さらに、そのフォトレジ
ストパターン８をエッチングマクスとして、薄膜部の絶
縁膜２６および酸化シリコン膜６を順次除去する。
で、厚膜部が覆われ、薄膜部が露出されるようなフォト
レジストパターン８を形成し、さらに、そのフォトレジ
ストパターン８をエッチングマクスとして、薄膜部の絶
縁膜２６および酸化シリコン膜６を順次除去する。
【０１３９】その後、フォトレジストパターン８をアッ
シング法によって除去することにより、図４５（ｂ）に
示す断面構造を得る。この際、フォトレジストパターン
８の下において酸化シリコン膜６上に絶縁膜２６が形成
されているので、酸化シリコン膜６へのダメージを低減
できる。
シング法によって除去することにより、図４５（ｂ）に
示す断面構造を得る。この際、フォトレジストパターン
８の下において酸化シリコン膜６上に絶縁膜２６が形成
されているので、酸化シリコン膜６へのダメージを低減
できる。
【０１４０】次いで、半導体基板１の裏面に対して洗浄
処理を施す。この裏面洗浄処理においては、前記実施の
形態１で説明したように、例えば第１洗浄処理および第
２洗浄処理を施す。
処理を施す。この裏面洗浄処理においては、前記実施の
形態１で説明したように、例えば第１洗浄処理および第
２洗浄処理を施す。
【０１４１】続いて、半導体基板１の主面を含む全体に
対して、上記発明者検討の２種ゲート絶縁膜プロセスと
同様の前洗浄処理を施す。図４５（ｃ）は前洗浄処理後
の半導体基板１の要部断面を示しており、Δｄｔは、絶
縁膜２６の削れ量を示している。これにより、例えば薄
膜部における半導体基板１の主面上に形成された自然酸
化膜やフォトレジスト膜除去時のダメージを低減または
無くすことができる。
対して、上記発明者検討の２種ゲート絶縁膜プロセスと
同様の前洗浄処理を施す。図４５（ｃ）は前洗浄処理後
の半導体基板１の要部断面を示しており、Δｄｔは、絶
縁膜２６の削れ量を示している。これにより、例えば薄
膜部における半導体基板１の主面上に形成された自然酸
化膜やフォトレジスト膜除去時のダメージを低減または
無くすことができる。
【０１４２】ところで、本発明の技術思想においては、
前洗浄処理（例えばフッ酸洗浄）に際して、絶縁膜２６
がほとんどエッチング除去されない。これにより、前洗
浄処理時に酸化シリコン膜６中のウィークスポットが表
出してしまうのを防止することができるので、高耐圧が
要求される厚膜部のゲート絶縁膜の耐圧を確保すること
が可能となる。また、絶縁膜２６が前洗浄処理時のスト
ッパとして機能し、酸化シリコン膜６はそのまま残る。
このため、酸化シリコン膜６の厚さの設定精度を向上さ
せることが可能となる。
前洗浄処理（例えばフッ酸洗浄）に際して、絶縁膜２６
がほとんどエッチング除去されない。これにより、前洗
浄処理時に酸化シリコン膜６中のウィークスポットが表
出してしまうのを防止することができるので、高耐圧が
要求される厚膜部のゲート絶縁膜の耐圧を確保すること
が可能となる。また、絶縁膜２６が前洗浄処理時のスト
ッパとして機能し、酸化シリコン膜６はそのまま残る。
このため、酸化シリコン膜６の厚さの設定精度を向上さ
せることが可能となる。
【０１４３】また、本発明の技術思想においても、前記
実施の形態１と同様に、厚膜部の酸化シリコン膜６が絶
縁膜２６によって覆われフォトレジストパターン８に直
接接触しないので、フォトレジスト膜による酸化シリコ
ン膜６の汚染を低減または防止できる。したがって、前
記実施の形態１と同様に前洗浄処理に際して酸化シリコ
ン膜６のフォトレジスト膜汚染はあまり考慮しなくて済
む。
実施の形態１と同様に、厚膜部の酸化シリコン膜６が絶
縁膜２６によって覆われフォトレジストパターン８に直
接接触しないので、フォトレジスト膜による酸化シリコ
ン膜６の汚染を低減または防止できる。したがって、前
記実施の形態１と同様に前洗浄処理に際して酸化シリコ
ン膜６のフォトレジスト膜汚染はあまり考慮しなくて済
む。
【０１４４】このような前洗浄処理の後、半導体基板１
に対して第２の熱酸化処理を施すことにより、図４５
（ｄ）に示すように、薄膜部に相対的に薄いゲート絶縁
膜を構成する酸化シリコン膜９ｂを形成する。この際、
厚膜部には耐酸化性を有する絶縁膜２６が形成されてい
るので膜形成は行われない。したがって、厚膜部の相対
的に厚いゲート絶縁膜は、酸化シリコン膜６とその上に
形成された絶縁膜２６とで構成される。その後、通常の
電界効果トランジスタの形成方法と同様にして絶縁膜２
６および酸化シリコン膜９ｂ上にゲート電極を形成す
る。このように、ここで説明した本発明の技術思想にお
いても前記実施の形態１等で説明した発明と同様の効果
が得られる。
に対して第２の熱酸化処理を施すことにより、図４５
（ｄ）に示すように、薄膜部に相対的に薄いゲート絶縁
膜を構成する酸化シリコン膜９ｂを形成する。この際、
厚膜部には耐酸化性を有する絶縁膜２６が形成されてい
るので膜形成は行われない。したがって、厚膜部の相対
的に厚いゲート絶縁膜は、酸化シリコン膜６とその上に
形成された絶縁膜２６とで構成される。その後、通常の
電界効果トランジスタの形成方法と同様にして絶縁膜２
６および酸化シリコン膜９ｂ上にゲート電極を形成す
る。このように、ここで説明した本発明の技術思想にお
いても前記実施の形態１等で説明した発明と同様の効果
が得られる。
【０１４５】次に、上記本発明の技術思想を、例えばＣ
ＭＩＳ（Complementary Metal Insulator Semiconducto
r ）回路を有する半導体集積回路装置の製造方法に適用
した場合について説明する。
ＭＩＳ（Complementary Metal Insulator Semiconducto
r ）回路を有する半導体集積回路装置の製造方法に適用
した場合について説明する。
【０１４６】まず、前記実施の形態１の図１４〜図１９
を用いて説明した半導体集積回路装置の製造工程と同様
の工程を経た後、図４６に示すように、酸化シリコン膜
６上に、絶縁膜２６を形成する。絶縁膜２６は、耐酸化
性および耐洗浄性を有する材料からなり、例えば窒化シ
リコン膜からなる。絶縁膜２６の厚さは、酸化シリコン
膜６ａより薄く、後述の前洗浄処理に際して除去されな
い程度に形成されており、例えば0.５〜1.０μｍ程度で
ある。絶縁膜２６の形成方法としては、例えばＣＶＤ法
またはＪＶＤ法等によって酸化シリコン膜上に窒化シリ
コン系の絶縁膜を堆積させる方法か、あるいはプラズマ
窒化処理やラジカル窒化処理等のような前記ＰＲＮ処理
または熱窒化処理により酸化シリコン膜６の表層を改質
させる方法等がある。特に、上記改質処理の場合（特に
ＰＲＮ処理を用いた場合）には、非常に薄い絶縁膜２６
を高い精度で形成することが可能となる。また、絶縁膜
２６は、窒素と酸化シリコン膜とが結合された状態で形
成されることから結合状態が高く、高い耐エッチング性
を持つことが可能となる。
を用いて説明した半導体集積回路装置の製造工程と同様
の工程を経た後、図４６に示すように、酸化シリコン膜
６上に、絶縁膜２６を形成する。絶縁膜２６は、耐酸化
性および耐洗浄性を有する材料からなり、例えば窒化シ
リコン膜からなる。絶縁膜２６の厚さは、酸化シリコン
膜６ａより薄く、後述の前洗浄処理に際して除去されな
い程度に形成されており、例えば0.５〜1.０μｍ程度で
ある。絶縁膜２６の形成方法としては、例えばＣＶＤ法
またはＪＶＤ法等によって酸化シリコン膜上に窒化シリ
コン系の絶縁膜を堆積させる方法か、あるいはプラズマ
窒化処理やラジカル窒化処理等のような前記ＰＲＮ処理
または熱窒化処理により酸化シリコン膜６の表層を改質
させる方法等がある。特に、上記改質処理の場合（特に
ＰＲＮ処理を用いた場合）には、非常に薄い絶縁膜２６
を高い精度で形成することが可能となる。また、絶縁膜
２６は、窒素と酸化シリコン膜とが結合された状態で形
成されることから結合状態が高く、高い耐エッチング性
を持つことが可能となる。
【０１４７】続いて、図４７に示すように、前記実施の
形態１等と同様のフォトレジストパターン８を絶縁膜２
６上に形成した後、これをエッチングマクスとして、薄
膜部の領域Ｂの絶縁膜２６および酸化シリコン膜６を順
次エッチング除去する。その後、フォトレジストパター
ン８を除去した後、前記実施の形態１等と同様の前洗浄
処理を施すことにより、図４８に示す構造を得る。この
前洗浄処理の際、絶縁膜２６は、ほとんどエッチング除
去されない。したがって、厚膜部の領域Ａには酸化シリ
コン膜６および絶縁膜２６が残されている。
形態１等と同様のフォトレジストパターン８を絶縁膜２
６上に形成した後、これをエッチングマクスとして、薄
膜部の領域Ｂの絶縁膜２６および酸化シリコン膜６を順
次エッチング除去する。その後、フォトレジストパター
ン８を除去した後、前記実施の形態１等と同様の前洗浄
処理を施すことにより、図４８に示す構造を得る。この
前洗浄処理の際、絶縁膜２６は、ほとんどエッチング除
去されない。したがって、厚膜部の領域Ａには酸化シリ
コン膜６および絶縁膜２６が残されている。
【０１４８】次いで、半導体基板１に対して熱酸化処理
を施すことにより、図４９に示すように、薄膜部の領域
Ｂの半導体基板１の主面上に酸化シリコン膜９ｂを形成
する。一方、厚膜部の領域Ａにおいては、耐酸化性の強
い絶縁膜２６が形成されているために膜は形成されず、
酸化シリコン膜６とその上の絶縁膜２６とからなる積層
膜が形成される。その後、図５０に示すように、前記実
施の形態１と同様に酸化シリコン膜９ｂおよび絶縁膜２
６上にゲート電極１０を形成する。これ以降は前記実施
の形態１等と同じなので説明を省略する。本実施の形態
９においても、厚膜部の領域Ａのゲート絶縁膜には、窒
化シリコンからなる絶縁膜２６が形成されているので、
前記実施の形態４と同様に、次の効果が得られる。すな
わち、厚膜部におけるゲート絶縁膜の形成制御を容易に
することが可能となる。また、厚膜部のＭＩＳＦＥＴに
おいてゲート電極と半導体基板との間にゲート電流（ト
ンネル電流）が流れるのを抑制または防止することが可
能となる。
を施すことにより、図４９に示すように、薄膜部の領域
Ｂの半導体基板１の主面上に酸化シリコン膜９ｂを形成
する。一方、厚膜部の領域Ａにおいては、耐酸化性の強
い絶縁膜２６が形成されているために膜は形成されず、
酸化シリコン膜６とその上の絶縁膜２６とからなる積層
膜が形成される。その後、図５０に示すように、前記実
施の形態１と同様に酸化シリコン膜９ｂおよび絶縁膜２
６上にゲート電極１０を形成する。これ以降は前記実施
の形態１等と同じなので説明を省略する。本実施の形態
９においても、厚膜部の領域Ａのゲート絶縁膜には、窒
化シリコンからなる絶縁膜２６が形成されているので、
前記実施の形態４と同様に、次の効果が得られる。すな
わち、厚膜部におけるゲート絶縁膜の形成制御を容易に
することが可能となる。また、厚膜部のＭＩＳＦＥＴに
おいてゲート電極と半導体基板との間にゲート電流（ト
ンネル電流）が流れるのを抑制または防止することが可
能となる。
【０１４９】（実施の形態１０）本実施の形態１０は前
記実施の形態９の変形例を説明するものである。
記実施の形態９の変形例を説明するものである。
【０１５０】まず、図４６〜図４８の工程を同様に経た
後、図５１に示すように、半導体基板１上に、誘電率の
高い絶縁膜２７を形成する。これにより、薄膜部の領域
Ｂには、絶縁膜２７で構成されたゲート絶縁膜が形成さ
れ、厚膜部の領域Ａには、酸化シリコン膜６上に絶縁膜
２６を介して絶縁膜２７が積層されてなるゲート絶縁膜
が形成される。絶縁膜２７は、例えば絶縁膜２６と同様
に、ＣＶＤ法、ＲＰＮ法またはＪＶＤ法によって形成さ
れた窒化シリコン系の絶縁膜、あるいは、酸化タンタル
（ＴａｘＯｙ：例えばＴａ2 Ｏ5 ）、酸化チタン（Ｔｉ
Ｏｘ：例えばＴｉＯ2 ）またはＳｉＯＮからなる。絶縁
膜２７の厚さは、薄膜部の領域Ｂのゲート絶縁膜に必要
な厚さでよい。本実施の形態２７においては、絶縁膜２
７の誘電率が高いので、あまり薄くしなくても、薄い酸
化シリコン膜９ｂ（図４９等参照）と同様のＭＳＩＦＥ
Ｔの性能を得ることができる。したがって、厚膜部の領
域Ａおよび薄膜部の領域Ｂのゲート絶縁膜を比較的厚く
することができるので、前記実施の形態４と同様に、膜
厚制御性を向上させることができ、また、ゲート電極と
半導体基板との間のリーク電流を抑制または防止するこ
とが可能となる。その後、図５２に示すように、前記実
施の形態１と同様に厚膜部の領域Ａおよび薄膜部の領域
Ｂの絶縁膜２７上にゲート電極１０を形成する。これ以
降は前記実施の形態１等と同じなので説明を省略する。
後、図５１に示すように、半導体基板１上に、誘電率の
高い絶縁膜２７を形成する。これにより、薄膜部の領域
Ｂには、絶縁膜２７で構成されたゲート絶縁膜が形成さ
れ、厚膜部の領域Ａには、酸化シリコン膜６上に絶縁膜
２６を介して絶縁膜２７が積層されてなるゲート絶縁膜
が形成される。絶縁膜２７は、例えば絶縁膜２６と同様
に、ＣＶＤ法、ＲＰＮ法またはＪＶＤ法によって形成さ
れた窒化シリコン系の絶縁膜、あるいは、酸化タンタル
（ＴａｘＯｙ：例えばＴａ2 Ｏ5 ）、酸化チタン（Ｔｉ
Ｏｘ：例えばＴｉＯ2 ）またはＳｉＯＮからなる。絶縁
膜２７の厚さは、薄膜部の領域Ｂのゲート絶縁膜に必要
な厚さでよい。本実施の形態２７においては、絶縁膜２
７の誘電率が高いので、あまり薄くしなくても、薄い酸
化シリコン膜９ｂ（図４９等参照）と同様のＭＳＩＦＥ
Ｔの性能を得ることができる。したがって、厚膜部の領
域Ａおよび薄膜部の領域Ｂのゲート絶縁膜を比較的厚く
することができるので、前記実施の形態４と同様に、膜
厚制御性を向上させることができ、また、ゲート電極と
半導体基板との間のリーク電流を抑制または防止するこ
とが可能となる。その後、図５２に示すように、前記実
施の形態１と同様に厚膜部の領域Ａおよび薄膜部の領域
Ｂの絶縁膜２７上にゲート電極１０を形成する。これ以
降は前記実施の形態１等と同じなので説明を省略する。
【０１５１】（実施の形態１１）本実施の形態１１は、
ＭＩＳＦＥＴのゲート電極の変形例を説明するものであ
って、いわゆるデュアルゲート・ポリメタルゲート電極
構造を形成する方法を説明するものあり、前記実施の形
態１〜１０のいずれにも適用できる。
ＭＩＳＦＥＴのゲート電極の変形例を説明するものであ
って、いわゆるデュアルゲート・ポリメタルゲート電極
構造を形成する方法を説明するものあり、前記実施の形
態１〜１０のいずれにも適用できる。
【０１５２】まず、前記実施の形態１等で用いた図１４
〜図２３と同様の工程を経た後、図５３に示すように、
半導体基板１の主面上に、多結晶シリコン膜２８をＣＶ
Ｄ法等によって堆積する。続いて、図５４に示すよう
に、その多結晶シリコン膜２８上に、ｎチャネルＭＩＳ
ＦＥＴ形成領域が露出され、それ以外が覆われるような
フォトレジストパターン２９を形成した後、これをマク
スとして、フォトレジストパターン２９から露出する多
結晶シリコン膜２８部分に、例えばＰ（リン）等のよう
な不純物をイオン注入する。これにより、ｐ形ウエル４
上の多結晶シリコン膜２８部分をｎ- 形にする。その
後、そのフォトレジストパターン２９を除去した後、図
５５に示すように、その多結晶シリコン膜２８上に、ｐ
チャネルＭＩＳＦＥＴ形成領域が露出され、それ以外が
覆われるようなフォトレジストパターン３０を形成した
後、これをマクスとして、フォトレジストパターン３０
から露出する多結晶シリコン膜２８部分に、例えばＢ
（ホウ素）等のような不純物をイオン注入する。これに
より、ｎ形ウエル５上の多結晶シリコン膜２８部分をｐ
+形にする。
〜図２３と同様の工程を経た後、図５３に示すように、
半導体基板１の主面上に、多結晶シリコン膜２８をＣＶ
Ｄ法等によって堆積する。続いて、図５４に示すよう
に、その多結晶シリコン膜２８上に、ｎチャネルＭＩＳ
ＦＥＴ形成領域が露出され、それ以外が覆われるような
フォトレジストパターン２９を形成した後、これをマク
スとして、フォトレジストパターン２９から露出する多
結晶シリコン膜２８部分に、例えばＰ（リン）等のよう
な不純物をイオン注入する。これにより、ｐ形ウエル４
上の多結晶シリコン膜２８部分をｎ- 形にする。その
後、そのフォトレジストパターン２９を除去した後、図
５５に示すように、その多結晶シリコン膜２８上に、ｐ
チャネルＭＩＳＦＥＴ形成領域が露出され、それ以外が
覆われるようなフォトレジストパターン３０を形成した
後、これをマクスとして、フォトレジストパターン３０
から露出する多結晶シリコン膜２８部分に、例えばＢ
（ホウ素）等のような不純物をイオン注入する。これに
より、ｎ形ウエル５上の多結晶シリコン膜２８部分をｐ
+形にする。
【０１５３】次いで、図５６に示すように、多結晶シリ
コン膜２８上に、例えば窒化タングステンや窒化チタン
等のような導体膜３１をスパッタリング法等によって堆
積した後、図５７に示すように、その上に、例えばタン
グステン等からなる導体膜３２をスパッタリング法によ
って形成し、さらにその上に、例えば酸化シリコン膜ま
たは窒化シリコン膜からなるキャップ用絶縁膜３３をＣ
ＶＤ法等によって堆積する。導体膜３１は、導体膜３２
中のタングステンと多結晶シリコン膜２８中のシリコン
とが反応してシリサイド層が形成されてしまうのを抑制
する機能を有している。続いて、多結晶シリコン膜２
８，導体膜３１，３２およびキャップ用絶縁膜３３をフ
ォトリソグラフィ技術およびドライエッチング技術によ
ってパターニングすることにより、前記実施の形態１と
同様にゲート電極１０およびその上にキャップ用絶縁膜
３３を形成する。これ以降は前記実施の形態１等と同じ
なので説明を省略する。
コン膜２８上に、例えば窒化タングステンや窒化チタン
等のような導体膜３１をスパッタリング法等によって堆
積した後、図５７に示すように、その上に、例えばタン
グステン等からなる導体膜３２をスパッタリング法によ
って形成し、さらにその上に、例えば酸化シリコン膜ま
たは窒化シリコン膜からなるキャップ用絶縁膜３３をＣ
ＶＤ法等によって堆積する。導体膜３１は、導体膜３２
中のタングステンと多結晶シリコン膜２８中のシリコン
とが反応してシリサイド層が形成されてしまうのを抑制
する機能を有している。続いて、多結晶シリコン膜２
８，導体膜３１，３２およびキャップ用絶縁膜３３をフ
ォトリソグラフィ技術およびドライエッチング技術によ
ってパターニングすることにより、前記実施の形態１と
同様にゲート電極１０およびその上にキャップ用絶縁膜
３３を形成する。これ以降は前記実施の形態１等と同じ
なので説明を省略する。
【０１５４】本実施の形態１１においても、前記実施の
形態１〜１０と同様の効果を得ることができる。特に、
本実施の形態１１のゲート電極構造を、前記実施の形態
５，９，１０に適用した場合、次の効果を得ることがで
きる。すなわち、前記実施の形態５においては、厚膜部
および薄膜部のＭＩＳＦＥＴにおけるゲート絶縁膜の表
層に窒化膜（窒化層）が形成されているので、また、前
記実施の形態９，１０においては、厚膜部のＭＩＳＦＥ
Ｔにおけるゲート絶縁膜が、酸化シリコン膜６上に窒化
シリコンからなる絶縁膜２６や２７が積み重ねらて構成
されているので（図５０，図５２参照）、ゲート電極１
０中の拡散係数の高いホウ素が酸化シリコン膜６側に拡
散してしまうのを上記窒化層または絶縁膜２６や２７に
よって抑制または阻止することができる。したがって、
ｐチャネル形のＭＩＳＦＥＴの動作信頼性および歩留ま
りを向上させることが可能となる。
形態１〜１０と同様の効果を得ることができる。特に、
本実施の形態１１のゲート電極構造を、前記実施の形態
５，９，１０に適用した場合、次の効果を得ることがで
きる。すなわち、前記実施の形態５においては、厚膜部
および薄膜部のＭＩＳＦＥＴにおけるゲート絶縁膜の表
層に窒化膜（窒化層）が形成されているので、また、前
記実施の形態９，１０においては、厚膜部のＭＩＳＦＥ
Ｔにおけるゲート絶縁膜が、酸化シリコン膜６上に窒化
シリコンからなる絶縁膜２６や２７が積み重ねらて構成
されているので（図５０，図５２参照）、ゲート電極１
０中の拡散係数の高いホウ素が酸化シリコン膜６側に拡
散してしまうのを上記窒化層または絶縁膜２６や２７に
よって抑制または阻止することができる。したがって、
ｐチャネル形のＭＩＳＦＥＴの動作信頼性および歩留ま
りを向上させることが可能となる。
【０１５５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【０１５６】例えば前記実施の形態１〜１１において
は、例えばＣＭＩＳ回路を有する半導体集積回路装置お
よびＤＲＡＭに本発明を適用した場合について説明した
が、これに限定されるものではなく種々適用可能であ
り、例えばＳＲＡＭ（Static Random Access Memory ）
またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Era
sable Programmable Read Only Memory ）等のようなメ
モリ回路を有する半導体装置、マイクロプロセッサ等の
ような論理回路を有する半導体装置あるいは上記メモリ
回路と論理回路とを同一半導体基板に設けている混載型
の半導体装置にも適用できる。
は、例えばＣＭＩＳ回路を有する半導体集積回路装置お
よびＤＲＡＭに本発明を適用した場合について説明した
が、これに限定されるものではなく種々適用可能であ
り、例えばＳＲＡＭ（Static Random Access Memory ）
またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Era
sable Programmable Read Only Memory ）等のようなメ
モリ回路を有する半導体装置、マイクロプロセッサ等の
ような論理回路を有する半導体装置あるいは上記メモリ
回路と論理回路とを同一半導体基板に設けている混載型
の半導体装置にも適用できる。
【０１５７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１５８】本発明によれば、厚さの異なる複数種類の
ゲート絶縁膜を形成する際、レジスト膜による汚染、レ
ジスト除去工程とその後の洗浄工程におけるダメージ等
の影響が回避できることから、ゲート絶縁膜の耐圧等の
劣化を防ぐことができ、さらに、界面準位の低減により
ＭＩＳＦＥＴの動作特性の安定化が図れるので、厚さの
異なる複数種類のゲート絶縁膜を有するＭＩＦＳＥＴの
信頼度を向上することができる。
ゲート絶縁膜を形成する際、レジスト膜による汚染、レ
ジスト除去工程とその後の洗浄工程におけるダメージ等
の影響が回避できることから、ゲート絶縁膜の耐圧等の
劣化を防ぐことができ、さらに、界面準位の低減により
ＭＩＳＦＥＴの動作特性の安定化が図れるので、厚さの
異なる複数種類のゲート絶縁膜を有するＭＩＦＳＥＴの
信頼度を向上することができる。
【０１５９】また、本発明によれば、ゲート絶縁膜の膜
厚を制御性よく形成することができので、ＭＩＳＦＥＴ
の製造歩留まりを向上することができる。
厚を制御性よく形成することができので、ＭＩＳＦＥＴ
の製造歩留まりを向上することができる。
【図１】（ａ）〜（ｄ）は本発明の技術思想である半導
体集積回路装置の製造工程中における半導体基板の要部
断面図である。
体集積回路装置の製造工程中における半導体基板の要部
断面図である。
【図２】（ａ）、（ｂ）は本発明の技術思想の２種ゲー
ト絶縁膜プロセスを用いた場合の酸化シリコン膜９ａの
耐圧測定結果を示すグラフ図である。
ト絶縁膜プロセスを用いた場合の酸化シリコン膜９ａの
耐圧測定結果を示すグラフ図である。
【図３】（ａ）〜（ｄ）は本発明者検討の２種ゲート絶
縁膜プロセスを用いた場合の酸化シリコン膜５２の耐圧
測定結果を比較のために示すグラフ図である。
縁膜プロセスを用いた場合の酸化シリコン膜５２の耐圧
測定結果を比較のために示すグラフ図である。
【図４】（ａ）、（ｂ）は１種ゲート絶縁膜プロセスで
形成された酸化シリコン膜の耐圧測定結果を比較のため
に示すグラフ図である。
形成された酸化シリコン膜の耐圧測定結果を比較のため
に示すグラフ図である。
【図５】本発明者の実験結果によって得られた図であっ
て、前洗浄処理後の薄膜部における酸化シリコン膜の厚
さ方向のエッチング量（洗浄時間と等価）と、半導体基
板上に残される酸化シリコン膜の膜厚との関係を示すグ
ラフ図である。
て、前洗浄処理後の薄膜部における酸化シリコン膜の厚
さ方向のエッチング量（洗浄時間と等価）と、半導体基
板上に残される酸化シリコン膜の膜厚との関係を示すグ
ラフ図である。
【図６】本発明の技術思想におけるゲート電流とゲート
電圧との関係（Ｉ−Ｖ特性）を測定した結果を示すグラ
フ図である。
電圧との関係（Ｉ−Ｖ特性）を測定した結果を示すグラ
フ図である。
【図７】図６に対応する図であって本発明者検討の技術
におけるゲート電流とゲート電圧との関係（Ｉ−Ｖ特
性）を測定した結果を示すグラフ図である。
におけるゲート電流とゲート電圧との関係（Ｉ−Ｖ特
性）を測定した結果を示すグラフ図である。
【図８】前洗浄処理時における厚膜部の酸化シリコン膜
のエッチング削れ量と欠陥密度との関係を示すグラフ図
である。
のエッチング削れ量と欠陥密度との関係を示すグラフ図
である。
【図９】前洗浄処理に際して薄膜部における酸化シリコ
ン膜を１ｎｍ程度の厚さ相当削った場合における薄膜部
側の酸化シリコン膜の破壊電界強度と欠陥度数との関係
を示しており、（ａ）は１種ゲート絶縁膜プロセス、
（ｂ）は本発明の技術思想である２種ゲート絶縁膜プロ
セスの場合を示すグラフ図である。
ン膜を１ｎｍ程度の厚さ相当削った場合における薄膜部
側の酸化シリコン膜の破壊電界強度と欠陥度数との関係
を示しており、（ａ）は１種ゲート絶縁膜プロセス、
（ｂ）は本発明の技術思想である２種ゲート絶縁膜プロ
セスの場合を示すグラフ図である。
【図１０】（ａ）および（ｂ）は、本発明の技術思想を
サリサイドプロセスに適用した場合における厚膜部のゲ
ート絶縁膜を構成する酸化シリコン膜の耐圧測定結果を
示すグラフ図である。
サリサイドプロセスに適用した場合における厚膜部のゲ
ート絶縁膜を構成する酸化シリコン膜の耐圧測定結果を
示すグラフ図である。
【図１１】（ａ）および（ｂ）は、本発明者検討の２種
ゲート絶縁膜プロセスをサリサイドプロセスに適用した
場合における厚膜部のゲート絶縁膜を構成する酸化シリ
コン膜の耐圧測定結果を示すグラフ図である。
ゲート絶縁膜プロセスをサリサイドプロセスに適用した
場合における厚膜部のゲート絶縁膜を構成する酸化シリ
コン膜の耐圧測定結果を示すグラフ図である。
【図１２】前洗浄処理による厚膜部における酸化シリコ
ン膜の削れ量毎の破壊時間（破壊が発生するまでの時
間）と累積破壊率との関係を示すグラフ図である。
ン膜の削れ量毎の破壊時間（破壊が発生するまでの時
間）と累積破壊率との関係を示すグラフ図である。
【図１３】前洗浄処理後に厚膜部に酸化シリコン膜が残
った状態で半導体基板に対して酸化処理を施したときの
完成膜厚における酸化シリコン膜の膜厚依存性を示すグ
ラフ図である。
った状態で半導体基板に対して酸化処理を施したときの
完成膜厚における酸化シリコン膜の膜厚依存性を示すグ
ラフ図である。
【図１４】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施 の形態であるＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図２７】実施の形態１を適用した厚いゲート絶縁膜を
構成する酸化シリコン膜の耐圧評価結果を示すグラフ図
である。
構成する酸化シリコン膜の耐圧評価結果を示すグラフ図
である。
【図２８】実施の形態１における厚いゲート絶縁膜を構
成する酸化シリコン膜の膜厚と、フォトレジスト膜に接
するＣＶＤ法で形成された酸化シリコン膜の膜厚との関
係示すグラフ図である。
成する酸化シリコン膜の膜厚と、フォトレジスト膜に接
するＣＶＤ法で形成された酸化シリコン膜の膜厚との関
係示すグラフ図である。
【図２９】実施の形態１の他の半導体集積回路装置を構
成する半導体チップの平面図である。
成する半導体チップの平面図である。
【図３０】本発明の他の実施の形態であるＭＩＳＦＥＴ
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
【図３１】本発明の他の実施の形態であるＭＩＳＦＥＴ
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
【図３２】本発明の他の実施の形態であるＭＩＳＦＥＴ
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
【図３３】本発明の他の実施の形態であるＭＩＳＦＥＴ
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
【図３４】本発明の他の実施の形態で用いる成膜装置の
説明図である。
説明図である。
【図３５】図３４の成膜装置で形成された絶縁膜の厚さ
方向における含有元素の分布を示す説明図である。
方向における含有元素の分布を示す説明図である。
【図３６】熱酸窒化処理によって形成された絶縁膜の厚
さ方向における含有元素の分布を示す説明図である。
さ方向における含有元素の分布を示す説明図である。
【図３７】本発明の他の実施の形態であるＭＩＳＦＥＴ
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
【図３８】本発明の他の実施の形態であるＭＩＳＦＥＴ
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
【図３９】本発明の他の実施の形態であるＭＩＳＦＥＴ
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
【図４０】本発明の他の実施の形態であるＭＩＳＦＥＴ
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
【図４１】本発明の他の実施の形態であるＭＩＳＦＥＴ
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
【図４２】本発明の他の実施の形態であるＭＩＳＦＥＴ
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
【図４３】本発明の他の実施の形態であるＭＩＳＦＥＴ
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
【図４４】本発明の他の実施の形態であるＭＩＳＦＥＴ
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
のゲート絶縁膜の製造方法を示す半導体基板の要部断面
図である。
【図４５】（ａ）〜（ｄ）は本発明の他の技術思想を説
明するための半導体集積回路装置の製造工程中における
半導体基板の要部断面図である。
明するための半導体集積回路装置の製造工程中における
半導体基板の要部断面図である。
【図４６】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における半導体基板の要部断面図で
ある。
路装置の製造工程中における半導体基板の要部断面図で
ある。
【図４７】図４６に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。
中における半導体基板の要部断面図である。
【図４８】図４７に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。
中における半導体基板の要部断面図である。
【図４９】図４８に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。
中における半導体基板の要部断面図である。
【図５０】図４９に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。
中における半導体基板の要部断面図である。
【図５１】本発明のさらに他の実施の形態である半導体
集積回路装置の製造工程中における半導体基板の要部断
面図である。
集積回路装置の製造工程中における半導体基板の要部断
面図である。
【図５２】図５１に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。
中における半導体基板の要部断面図である。
【図５３】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における半導体基板の要部断面図で
ある。
路装置の製造工程中における半導体基板の要部断面図で
ある。
【図５４】図５３に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。
中における半導体基板の要部断面図である。
【図５５】図５４に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。
中における半導体基板の要部断面図である。
【図５６】図５５に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。
中における半導体基板の要部断面図である。
【図５７】図５６に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。
中における半導体基板の要部断面図である。
【図５８】（ａ）〜（ｄ）は本発明者が本発明をするの
に検討した２種ゲート絶縁膜プロセス中における半導体
基板の要部断面図である。
に検討した２種ゲート絶縁膜プロセス中における半導体
基板の要部断面図である。
１ 半導体基板 １Ｃ 半導体チップ ２ 浅溝 ３ 酸化シリコン膜 ４ ｐ形ウエル ５ ｎ形ウエル ６ 酸化シリコン膜 ６ａ 酸化シリコン膜 ７ 酸化シリコン膜 ７ａ 酸化シリコン膜 ８ フォトレジストパターン ９ａ 酸化シリコン膜 ９ｂ 酸化シリコン膜 ９ｃ 酸化シリコン膜 １０ ゲート電極 １１ａ ｎ- 形半導体領域 １１ｂ ｎ+ 形半導体領域 １２ａ ｐ- 形半導体領域 １２ｂ ｐ+ 形半導体領域 １３ サイドウォールスペーサ １４ チタンシリサイド膜 １５ 層間絶縁膜 １６ コンタクトホール １７ 配線層 １８ 不純物 １９ チャネル層 ２０ 犠牲酸化膜 ２１ａ，２１ｂ フォトレジストパターン ２２ａ，２２ｂ しきい値電圧制御層 ２３ 周辺回路部 ２４ メモリセル部 ２５ ＰＲＮ装置 ２６ 絶縁膜 ２７ 絶縁膜 ２８ 多結晶シリコン膜 ２９ フォトレジストパターン ３０ フォトレジストパターン ３１ 導体膜 ３２ 導体膜 ３３ キャップ用絶縁膜 Ｑｎ ｎチャネルＭＩＳＦＥＴ Ｑｐ ｐチャネルＭＩＳＦＥＴ Ａ 厚いゲート絶縁膜が形成される領域 Ｂ 薄いゲート絶縁膜が形成される領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 範夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 酒井 哲 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 池田 修二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 吉田 安子 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 堀部 晋一 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F048 AA05 AA07 AB01 AC01 AC03 BA01 BB06 BB07 BB08 BB11 BB12 BB16 BB17 BB18 BC06 BE03 BF06 BG14 DA25 5F058 BA06 BC02 BE03 BF02 BF25 BF29 BF55 BF62 BF63 BJ01 BJ10
Claims (35)
- 【請求項１】 半導体基板の第１の活性領域に第１の膜
厚の絶縁膜を形成し、第２の活性領域に前記第１の膜厚
に比して相対的に薄い第２の膜厚の絶縁膜を形成する半
導体集積回路装置の製造方法であって、(a).前記半導体
基板の表面に第１絶縁膜を形成する工程と、(b).前記第
１絶縁膜の上層に第２絶縁膜を形成する工程と、(c).前
記第１の活性領域をマスキングパターンで覆う工程と、
(d).前記マスキングパターンをマスクとして、前記第２
の活性領域の前記第２絶縁膜および前記第１絶縁膜を順
次除去する工程と、(e).前記マスキングパターンを除去
した後、主として前記第１の活性領域の前記第２絶縁膜
を選択的に除去する工程と、(f).前記半導体基板に第３
絶縁膜を形成する工程とを有することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項２】 半導体基板の第１の活性領域に第１の膜
厚の絶縁膜を形成し、第２の活性領域に前記第１の膜厚
に比して相対的に薄い第２の膜厚の絶縁膜を形成する半
導体集積回路装置の製造方法であって、(a).前記半導体
基板の表面に第１絶縁膜を形成する工程と、(b).前記第
１絶縁膜の表面を１ｎｍ程度以下除去した後、前記第１
絶縁膜の上層に第２絶縁膜を形成する工程と、(c).前記
第１の活性領域をマスキングパターンで覆う工程と、
(d).前記マスキングパターンをマスクとして、前記第２
の活性領域の前記第２絶縁膜および前記第１絶縁膜を順
次除去する工程と、(e).前記マスキングパターンを除去
した後、前記第１の活性領域の前記第２絶縁膜を選択的
に除去する工程と、(f).前記半導体基板に第３絶縁膜を
形成する工程とを有することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項３】 (a).半導体基板の表面に第１絶縁膜を形
成する工程と、(b).前記第１絶縁膜上に第２絶縁膜を形
成する工程と、(c).前記半導体基板上に、相対的に厚い
絶縁膜を形成する第１の領域を覆い、前記第１の領域以
外の領域であって相対的に薄い絶縁膜を形成する第２の
領域が露出されるマスキングパターンを形成する工程
と、(d).前記マスキングパターンをマスクとして、前記
第２の領域の第２絶縁膜および第１絶縁膜を順次除去す
る工程と、(e).前記マスキングパターンを除去した後、
前記半導体基板に対し、前記第２絶縁膜を第１絶縁膜の
削れを抑制する膜として洗浄処理を施すことにより、前
記第２絶縁膜を除去する工程と、(f).前記半導体基板上
に第３絶縁膜を形成することにより、前記第１の領域に
相対的に厚い第１の膜厚の絶縁膜を形成し、前記第２の
領域に相対的に薄い第２の膜厚の絶縁膜を形成する工程
とを有することを特徴とする半導体集積回路装置の製造
方法。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置の製造方法において、前記(a) 工程の前記第１
絶縁膜の形成の後または前記(f) 工程の前記第３絶縁膜
の形成の後に、熱窒化処理を施すことを特徴とする半導
体集積回路装置の製造方法。 - 【請求項５】 請求項１、２または３記載の半導体集積
回路装置の製造方法において、前記(a) 工程の前記第１
絶縁膜の形成の後または前記(f) 工程の前記第３絶縁膜
の形成の後に、プラズマ窒化処理またはラジカル窒化処
理を施すことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項６】 請求項４または５記載の半導体集積回路
装置の製造方法において、前記第３絶縁膜上に、ホウ素
を含有する多結晶シリコン膜を形成する工程を有するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項１〜６のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記(d) 工程の
主として前記第２絶縁膜のみを除去した後に、前記第１
絶縁膜を介してしきい値電圧制御用の不純物を打ち込む
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 請求項１〜７のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記(e) 工程に
おける前記第２絶縁膜のエッチング速度が前記第１絶縁
膜のエッチング速度よりも大きいことを特徴とする半導
体集積回路装置の製造方法。 - 【請求項９】 請求項１〜８のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記(e) 工程に
おける前記第１絶縁膜の膜厚の減少量が１ｎｍよりも小
さいことを特徴とする半導体集積回路装置の製造方法。 - 【請求項１０】 (a).第１活性領域および第２活性領域
を有する半導体基板の表面に第１絶縁膜を形成する工程
と、(b).前記第１絶縁膜上に第２絶縁膜を形成する工程
と、(c).前記第２活性領域の第２絶縁膜および第１絶縁
膜を順次除去する工程と、(d).前記(c) 工程の後、前記
半導体基板に対し、洗浄処理を施す工程と、(e).前記
(d) 工程の後、半導体基板上に第３絶縁膜を形成するこ
とにより、前記第１活性領域に相対的に厚い第１の膜厚
の絶縁膜を形成し、前記第２の活性領域に相対的に薄い
第２の膜厚の絶縁膜を形成する工程とを有し、前記(d)
工程における洗浄処理において、前記第２絶縁膜のエッ
チング速度が前記第１絶縁膜のエッチング速度よりも大
きく、前記第２活性領域の第２絶縁膜が除去されること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項１１】 請求項１０記載の半導体集積回路装置
の製造方法において、前記(d) 工程における前記第１絶
縁膜の膜厚の減少量が１ｎｍよりも小さいことを特徴と
する半導体集積回路装置の製造方法。 - 【請求項１２】 請求項９または１１に記載の半導体集
積回路装置の製造方法において、前記第１絶縁膜の膜厚
の減少量が0.２〜0.４ｎｍであることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項１３】 請求項１〜１２のいずれか１項に記載
の半導体集積回路装置の製造方法において、前記第２絶
縁膜は、化学的気相成長法によって形成されることを特
徴とする半導体集積回路装置の製造方法。 - 【請求項１４】 請求項１〜１３のいずれか１項に記載
の半導体集積回路装置の製造方法において、前記第１絶
縁膜は熱酸化法によって形成され、前記第２絶縁膜は、
化学的気相成長法によって形成されることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項１５】 請求項１〜１４のいずれか１項に記載
の半導体集積回路装置の製造方法において、前記第１絶
縁膜および前記第２絶縁膜は、酸化シリコン膜であるこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項１６】 (a).半導体基板の表面に第１絶縁膜を
形成する工程と、(b).前記第１絶縁膜の上層に第２絶縁
膜を形成する工程と、(c).前記半導体基板上に、相対的
に厚い絶縁膜を形成する第１の領域を覆い、前記第１の
領域以外の領域であって相対的に薄い絶縁膜を形成する
第２の領域が露出されるマスキングパターンを形成する
工程と、(d).前記マスキングパターンをマスクとして、
前記第２の領域の第２絶縁膜および第１絶縁膜を順次除
去する工程と、(e).前記マスキングパターンを除去した
後、前記第２絶縁膜をストッパとして前記半導体基板に
対し洗浄処理を施す工程と、(f).前記半導体基板に第３
絶縁膜を形成することにより、前記第１の領域に相対的
に厚い第１の膜厚の絶縁膜を形成し、前記第２の領域に
相対的に薄い第２の膜厚の絶縁膜を形成する工程とを有
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項１７】 請求項１６に記載の半導体集積回路装
置の製造方法において、前記(e) 工程において、前記第
２絶縁膜のエッチング速度は、前記第１絶縁膜のエッチ
ング速度よりも小さいことを特徴とする半導体集積回路
装置の製造方法。 - 【請求項１８】 請求項１６または１７に記載の半導体
集積回路装置の製造方法において、前記第２絶縁膜は耐
酸化性を有することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項１９】 請求項１６、１７または１８に記載の
半導体集積回路装置の製造方法において、前記第１絶縁
膜の形成後、前記半導体基板に対して化学的気相成長法
によって前記第２絶縁膜を形成することを特徴とする半
導体集積回路装置の製造方法。 - 【請求項２０】 請求項１６、１７または１８に記載の
半導体集積回路装置の製造方法において、前記第１絶縁
膜の形成工程後、前記半導体基板に対して熱窒化処理を
施すことにより前記第２絶縁膜を形成することを特徴と
する半導体集積回路装置の製造方法。 - 【請求項２１】 請求項１６、１７または１８に記載の
半導体集積回路装置の製造方法において、前記第１絶縁
膜の形成工程後、前記半導体基板に対してプラズマ窒化
処理またはラジカル窒化処理を施すことにより前記第２
絶縁膜を形成することを特徴とする半導体集積回路装置
の製造方法。 - 【請求項２２】 請求項１６〜２１のいずれか１項に記
載の半導体集積回路装置の製造方法において、前記第２
絶縁膜は窒化シリコンからなることを特徴とする半導体
集積回路装置の製造方法。 - 【請求項２３】 請求項２０〜２２のいずれか１項に記
載の半導体集積回路装置の製造方法において、前記第３
絶縁膜上に、ホウ素を含有する多結晶シリコン膜を形成
する工程を有することを特徴とする半導体集積回路装置
の製造方法。 - 【請求項２４】 請求項１６〜２３のいずれか１項に記
載の半導体集積回路装置の製造方法において、前記(f)
工程に際し、前記第１の領域において前記第２絶縁膜に
より酸化を抑えた状態で、前記半導体基板に対して熱酸
化処理を施すことにより、前記第２の領域の半導体基板
上に前記第３絶縁膜を形成することを特徴とする半導体
集積回路装置の製造方法。 - 【請求項２５】 請求項１〜２１のいずれか１項に記載
の半導体集積回路装置の製造方法において、前記(f) 工
程に際し、前記第３絶縁膜を化学的気相成長法によって
半導体基板上に形成することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項２６】 請求項１〜２５のいずれか１項に記載
の半導体集積回路装置の製造方法において、前記第３絶
縁膜は、前記第１絶縁膜よりも誘電率の高い材料からな
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項２７】 請求項１〜２６のいずれか１項に記載
の半導体集積回路装置の製造方法において、前記第３絶
縁膜の少なくとも一部分が、酸化タンタル、酸化チタン
または窒化シリコンからなることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項２８】 請求項１〜１３、１６〜２４のいずれ
か１項に記載の半導体集積回路装置の製造方法におい
て、前記第１絶縁膜は、化学的気相成長法によって形成
されることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２９】 請求項１６〜２４、２８のいずれか１
項に記載の半導体集積回路装置の製造方法において、前
記第１絶縁膜は酸化シリコンからなることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項３０】 請求項１〜２９のいずれか１項に記載
の半導体集積回路装置の製造方法において、前記第１の
膜厚の絶縁膜および前記第２の膜厚の絶縁膜は、ＭＩＳ
トランジスタのゲート絶縁膜であることを特徴とする半
導体集積回路装置の製造方法。 - 【請求項３１】 請求項１〜３０のいずれか１項に記載
の半導体集積回路装置の製造方法において、(a).前記第
１の膜厚の絶縁膜および第２の膜厚の絶縁膜を形成した
後の半導体基板上に、ゲート電極形成用の導体膜を堆積
する工程と、(b).前記ゲート電極形成用の導体膜をパタ
ーニングすることにより、ゲート電極を形成する工程
と、(c).前記半導体基板にソース・ドレイン形成用の一
対の半導体領域を形成するための不純物を導入する工程
とを有することを特徴とする半導体集積回路装置の製造
方法。 - 【請求項３２】 請求項１〜３１のいずれか１項に記載
の半導体集積回路装置の製造方法において、(a).前記第
１の膜厚の絶縁膜および第２の膜厚の絶縁膜を形成した
後の半導体基板上に、ゲート電極形成用の導体膜を堆積
する工程と、(b).前記ゲート電極形成用の導体膜上に、
第１の素子領域が露出され、第２の素子領域が覆われる
マスキング膜を形成した後、それをマクスとして、前記
ゲート電極形成用の導体膜に、第１の不純物を導入する
工程と、(c).前記ゲート電極形成用の導体膜上に、前記
第２の素子領域が露出され、前記第１の素子領域が覆わ
れるマスキング膜を形成した後、それをマクスとして、
前記ゲート電極形成用の導体膜に、第１の不純物と導電
形が異なる第２の不純物を導入する工程と、(d).前記ゲ
ート電極形成用の導体膜をパターニングすることによ
り、前記第１の不純物が含有された第１導電形のゲート
電極を形成し、かつ、前記第２の不純物が含有された第
２導電形のゲート電極を形成する工程とを有することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項３３】 請求項１〜３２のいずれか１項に記載
の半導体集積回路装置の製造方法において、(a).前記第
１の膜厚の絶縁膜および第２の膜厚の絶縁膜を形成した
後の半導体基板上に、ゲート電極形成用の導体膜を堆積
する工程と、(b).前記ゲート電極形成用の導体膜上に、
第１の素子領域が露出され、第２の素子領域が覆われる
マスキングパターンを形成した後、それをマクスとし
て、前記ゲート電極形成用の導体膜に、第１の不純物を
導入する工程と、(c).前記ゲート電極形成用の導体膜上
に、前記第２の素子領域が露出され、前記第１の素子領
域が覆われるマスキングパターンを形成した後、それを
マクスとして、前記ゲート電極形成用の導体膜に、第１
の不純物と導電形が異なる第２の不純物を導入する工程
と、(d).前記ゲート電極形成用の導体膜上に、ゲート電
極形成用の第２の導体膜を介してゲート電極形成用の第
３の導体膜を堆積する工程と、(e).前記ゲート電極形成
用の第１、第２および第３の導体膜をパターニングする
ことにより、前記第１の導体膜に第１の不純物が含有さ
れた第１導電形のゲート電極を形成し、かつ、前記第１
の導体膜に第２の不純物が含有された第２導電形のゲー
ト電極を形成する工程とを有することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項３４】 請求項３３に記載の半導体集積回路装
置の製造方法において、前記第１の導体膜が多結晶シリ
コンであり、第２の導体膜が窒化タングステンまたは窒
化チタンであり、前記第３の導体膜がタングステンであ
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項３５】 請求項１〜３２のいずれか１項に記載
の半導体集積回路装置の製造方法において、(a).前記第
１の膜厚の絶縁膜および第２の膜厚の絶縁膜を形成した
後の半導体基板上に、ゲート電極形成用の導体膜を堆積
する工程と、(b).前記ゲート電極形成用の導体膜をパタ
ーニングすることにより、ゲート電極を形成する工程
と、(c).前記半導体基板にソース・ドレイン形成用の一
対の半導体領域を形成するための不純物を導入する工程
と、(d).前記ゲート電極の側面に側壁絶縁膜を形成する
工程と、(e).前記ゲート電極の上面および一対の半導体
領域の一部または全部を露出させた状態で、前記半導体
基板上にシリサイド形成用の導体膜を堆積する工程と、
(f).前記半導体基板に対して熱処理を施すことにより、
前記シリサイド形成用の導体膜とゲート電極および一対
の半導体領域との接触部にシリサイド層を形成する工程
とを有することを特徴とする半導体集積回路装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22599199A JP4149095B2 (ja) | 1999-04-26 | 1999-08-10 | 半導体集積回路装置の製造方法 |
| US09/536,756 US6713353B1 (en) | 1999-04-26 | 2000-03-28 | Method of manufacturing a semiconductor integrated circuit device |
| KR1020000022126A KR20010020781A (ko) | 1999-04-26 | 2000-04-26 | 반도체 집적 회로 장치의 제조 방법 |
| US10/211,262 US6821854B2 (en) | 1999-04-26 | 2002-08-05 | Method of manufacturing a semiconductor integrated circuit device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11781599 | 1999-04-26 | ||
| JP11-117815 | 1999-04-26 | ||
| JP22599199A JP4149095B2 (ja) | 1999-04-26 | 1999-08-10 | 半導体集積回路装置の製造方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008121272A Division JP2008277836A (ja) | 1999-04-26 | 2008-05-07 | 半導体集積回路装置 |
| JP2008121271A Division JP4951585B2 (ja) | 1999-04-26 | 2008-05-07 | 半導体集積回路装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001015612A true JP2001015612A (ja) | 2001-01-19 |
| JP2001015612A5 JP2001015612A5 (ja) | 2004-10-28 |
| JP4149095B2 JP4149095B2 (ja) | 2008-09-10 |
Family
ID=26455865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22599199A Expired - Fee Related JP4149095B2 (ja) | 1999-04-26 | 1999-08-10 | 半導体集積回路装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6713353B1 (ja) |
| JP (1) | JP4149095B2 (ja) |
| KR (1) | KR20010020781A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004087960A (ja) * | 2002-08-28 | 2004-03-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100466208B1 (ko) * | 2002-07-08 | 2005-01-13 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| JP2005064490A (ja) * | 2003-07-21 | 2005-03-10 | Macronix Internatl Co Ltd | プログラマブル消去不要メモリの製造方法 |
| JP2005123575A (ja) * | 2003-08-15 | 2005-05-12 | Macronix Internatl Co Ltd | プログラマブル消去不要メモリに対するプログラミング方法 |
| JP2005353892A (ja) * | 2004-06-11 | 2005-12-22 | Seiko Epson Corp | 半導体基板、半導体装置及びその製造方法 |
| US7084035B2 (en) | 2004-04-13 | 2006-08-01 | Ricoh Company, Ltd. | Semiconductor device placing high, medium, and low voltage transistors on the same substrate |
| US7335561B2 (en) | 2001-11-30 | 2008-02-26 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method thereof |
| JP2008270837A (ja) * | 2008-06-26 | 2008-11-06 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2008277835A (ja) * | 1999-04-26 | 2008-11-13 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| KR100874647B1 (ko) * | 2002-09-17 | 2008-12-17 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조 방법 |
| JP2009164638A (ja) * | 2009-04-16 | 2009-07-23 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
| US7655993B2 (en) | 2001-11-15 | 2010-02-02 | Renesas Technology Corporation | Method for manufacturing semiconductor integrated circuit device |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6503851B2 (en) * | 2000-08-31 | 2003-01-07 | Micron Technology, Inc. | Use of linear injectors to deposit uniform selective ozone TEOS oxide film by pulsing reactants on and off |
| US6368986B1 (en) * | 2000-08-31 | 2002-04-09 | Micron Technology, Inc. | Use of selective ozone TEOS oxide to create variable thickness layers and spacers |
| JP3746968B2 (ja) * | 2001-08-29 | 2006-02-22 | 東京エレクトロン株式会社 | 絶縁膜の形成方法および形成システム |
| JP2004095886A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| GB2394231A (en) * | 2002-10-17 | 2004-04-21 | Lohmann Gmbh & Co Kg | Non-woven textile structure incorporating stabilized filament assemblies |
| US6706581B1 (en) * | 2002-10-29 | 2004-03-16 | Taiwan Semiconductor Manufacturing Company | Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices |
| JP2004363214A (ja) * | 2003-06-03 | 2004-12-24 | Renesas Technology Corp | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| KR100541817B1 (ko) * | 2003-10-14 | 2006-01-11 | 삼성전자주식회사 | 듀얼 게이트 절연막 형성 방법 |
| JP4968063B2 (ja) * | 2005-03-01 | 2012-07-04 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US7011980B1 (en) | 2005-05-09 | 2006-03-14 | International Business Machines Corporation | Method and structures for measuring gate tunneling leakage parameters of field effect transistors |
| KR100719219B1 (ko) * | 2005-09-20 | 2007-05-16 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US7968148B2 (en) * | 2006-09-15 | 2011-06-28 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit system with clean surfaces |
| KR101092317B1 (ko) * | 2009-04-10 | 2011-12-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| CN102646595A (zh) * | 2011-11-11 | 2012-08-22 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、显示器件 |
| US9373501B2 (en) * | 2013-04-16 | 2016-06-21 | International Business Machines Corporation | Hydroxyl group termination for nucleation of a dielectric metallic oxide |
| JP7101090B2 (ja) | 2018-09-12 | 2022-07-14 | 株式会社東芝 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0681319B1 (en) * | 1994-04-15 | 2002-10-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| TW312831B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(3) |
-
1999
- 1999-08-10 JP JP22599199A patent/JP4149095B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-28 US US09/536,756 patent/US6713353B1/en not_active Expired - Lifetime
- 2000-04-26 KR KR1020000022126A patent/KR20010020781A/ko not_active Application Discontinuation
-
2002
- 2002-08-05 US US10/211,262 patent/US6821854B2/en not_active Expired - Lifetime
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008277835A (ja) * | 1999-04-26 | 2008-11-13 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| US7655993B2 (en) | 2001-11-15 | 2010-02-02 | Renesas Technology Corporation | Method for manufacturing semiconductor integrated circuit device |
| US7897467B2 (en) | 2001-11-30 | 2011-03-01 | Renesas Electronics Corporation | Semiconductor integrated circuit device and manufacturing method thereof |
| US7741677B2 (en) | 2001-11-30 | 2010-06-22 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method thereof |
| US7560772B2 (en) | 2001-11-30 | 2009-07-14 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method thereof |
| US7335561B2 (en) | 2001-11-30 | 2008-02-26 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method thereof |
| KR100466208B1 (ko) * | 2002-07-08 | 2005-01-13 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| JP2004087960A (ja) * | 2002-08-28 | 2004-03-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100874647B1 (ko) * | 2002-09-17 | 2008-12-17 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조 방법 |
| JP2005064490A (ja) * | 2003-07-21 | 2005-03-10 | Macronix Internatl Co Ltd | プログラマブル消去不要メモリの製造方法 |
| JP2005123575A (ja) * | 2003-08-15 | 2005-05-12 | Macronix Internatl Co Ltd | プログラマブル消去不要メモリに対するプログラミング方法 |
| US7084035B2 (en) | 2004-04-13 | 2006-08-01 | Ricoh Company, Ltd. | Semiconductor device placing high, medium, and low voltage transistors on the same substrate |
| JP2005353892A (ja) * | 2004-06-11 | 2005-12-22 | Seiko Epson Corp | 半導体基板、半導体装置及びその製造方法 |
| JP2008270837A (ja) * | 2008-06-26 | 2008-11-06 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2009164638A (ja) * | 2009-04-16 | 2009-07-23 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030003639A1 (en) | 2003-01-02 |
| KR20010020781A (ko) | 2001-03-15 |
| US6713353B1 (en) | 2004-03-30 |
| JP4149095B2 (ja) | 2008-09-10 |
| US6821854B2 (en) | 2004-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4149095B2 (ja) | 半導体集積回路装置の製造方法 | |
| TW200301957A (en) | Manufacturing method for semiconductor integrated circuit device | |
| JP2005026586A (ja) | 半導体装置及びその製造方法 | |
| US8035174B2 (en) | Semiconductor device and method for fabricating the same | |
| JP2004014830A (ja) | 半導体装置及びその製造方法 | |
| US6958520B2 (en) | Semiconductor apparatus which comprises at least two kinds of semiconductor devices operable by voltages of different values | |
| US7638396B2 (en) | Methods for fabricating a semiconductor device | |
| US6265267B1 (en) | Fabricating method for a semiconductor device comprising gate oxide layers of various thicknesses | |
| JPH1168090A (ja) | 半導体装置の製造方法 | |
| WO2004017418A1 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2010021200A (ja) | 半導体装置の製造方法 | |
| JP2001102443A (ja) | 半導体装置およびその製造方法 | |
| JPH11135779A (ja) | 半導体装置及びその製造方法 | |
| JP2007158220A (ja) | 半導体装置の製造方法 | |
| JP2000077618A (ja) | 半導体装置およびその製造方法 | |
| JP3602722B2 (ja) | 半導体装置の製造方法 | |
| JP2008021935A (ja) | 電子デバイス及びその製造方法 | |
| JP4082280B2 (ja) | 半導体装置およびその製造方法 | |
| JP4951585B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2000200836A (ja) | 半導体装置およびその製造方法 | |
| JP2003124338A (ja) | 半導体装置及びその製造方法 | |
| JP2003303902A (ja) | 半導体集積回路装置およびその製造方法 | |
| US20120056270A1 (en) | Semiconductor device and method for fabricating the same | |
| US20080173954A1 (en) | Semiconductor device and method for fabricating the same | |
| JP2001085531A (ja) | 半導体集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070327 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080325 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080507 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080603 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080625 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130704 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |