JP2010021200A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2010021200A
JP2010021200A JP2008178125A JP2008178125A JP2010021200A JP 2010021200 A JP2010021200 A JP 2010021200A JP 2008178125 A JP2008178125 A JP 2008178125A JP 2008178125 A JP2008178125 A JP 2008178125A JP 2010021200 A JP2010021200 A JP 2010021200A
Authority
JP
Japan
Prior art keywords
gate electrode
insulating film
film
layer
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008178125A
Other languages
English (en)
Inventor
Fumio Otsuka
文雄 大塚
Masaru Kadoshima
勝 門島
Jiro Yoshigami
二郎 由上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2008178125A priority Critical patent/JP2010021200A/ja
Publication of JP2010021200A publication Critical patent/JP2010021200A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 デュアルメタルゲート構造およびデュアルＨｉｇｈ−ｋ構造などのデュアル仕事関数構造の形成プロセスにおける素子分離膜の削れを防止することができる半導体装置の製造方法を提供する。
【解決手段】 第２ゲート電極用金属層１０Ａおよび第２キャップ層９を、第１ハードマスク８の一端部を被うように形成する。これによって、第１ハードマスク８を除去する段階では、ＳＴＩ膜２上のゲート絶縁膜用絶縁膜５が露出しないので、第１ハードマスク８を除去するためのエッチング液でＳＴＩ膜２上のゲート絶縁膜用絶縁膜５が除去されることを防止することができる。したがって、ＳＴＩ膜２が削られることを防止することができる。
【選択図】 図１４

Description

本発明は、半導体装置の製造方法に関し、より詳細には、相補型金属酸化膜半導体（Complementary Metal-Oxide Semiconductor；略称：ＣＭＯＳ）構造を有する半導体装置の製造方法に関する。
４５ｎｍ世代以降のＣＭＯＳ構造として、ゲート絶縁膜に、従来のＳｉＯ2ゲート絶縁膜よりも誘電率の高いハフニウム（Ｈｆ）系ゲート絶縁膜を用い、ゲート電極に金属膜を用いることによって、高速化と低スタンバイ電力とを両立する構造が実現されている。誘電率の高い絶縁膜（以下「Ｈｉｇｈ−ｋ膜」という）は、ＳｉＯ2換算の実効膜厚が同じ場合は、ＳｉＯ2ゲート絶縁膜に比べて物理膜厚が大きくなるので、リーク電流が小さいという利点がある。また、ゲート電極に金属膜を用いることによって、ゲート空乏層容量が無くなり、従来のポリシリコン（Ｐｏｌｙ−Ｓｉ）ゲートよりもゲート容量が大きくなるので、反転層電荷密度が高くなり、ドレイン電流が大きく、またスイッチングスピードが早くなるという利点がある。したがって、前述のように高速化と低スタンバイ電力とを両立することが可能である。
ゲート電極に金属膜を用いた金属ゲートでは、熱処理によって仕事関数がミッドギャップ方向にシフトするので、ｎチャネル型ＭＯＳＦＥＴ（以下「ｎＭＯＳＦＥＴ」という）およびｐチャネル型ＭＯＳＦＥＴ（以下「ｐＭＯＳＦＥＴ」という）共にしきい電圧ＶＴＨが高くなり、ドレイン電流が小さくなるという問題がある。この問題を解決するために、ゲート電極を構成する金属の仕事関数を、ｎＭＯＳＦＥＴでは低く、ｐＭＯＳＦＥＴでは高くしたデュアルメタルゲート構造、または、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとでＨｉｇｈ−ｋ膜の材質を変えたデュアルＨｉｇｈ−ｋ構造によって、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴ共に、バンドエッジ寄りの仕事関数が得られるようにゲート構造を選定する必要がある。
このようなデュアルメタルゲート構造およびデュアルＨｉｇｈ−ｋ構造の形成プロセスとしては、非特許文献１に、マスクを２枚追加して、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとにおいて、ゲート絶縁膜およびゲート電極を構成する金属の仕事関数を変える方法が開示されている。
また、特許文献１には、２枚のマスクを用いて、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとで個別の仕事関数を有する金属ゲート電極を形成する方法が開示されている。
特開２００８−３４７５１号公報 S.C.Song, et al., VLSI Symposium Tech. Digest, p.13-14, 2006
特許文献１および非特許文献１に開示の形成方法においては、ｎＭＯＳＦＥＴ領域とｐＭＯＳＦＥＴ領域とを分離する素子分離膜として形成されるＳＴＩ（Shallow Trench Isolation）膜上で、仕事関数が異なる金属膜を作り分ける工程が必要であるので、この工程においてＳＴＩ膜が削られるという問題がある。
また従来技術において、ゲート絶縁膜としてｎＭＯＳＦＥＴにＨｆＬａＳｉＯＮを用い、ｐＭＯＳＦＥＴにＨｆＡｌＳｉＯＮを用いてデュアルＨｉｇｈ−ｋ−ＣＭＯＳＦＥＴを形成した場合、ハードマスクを除去する工程でＳＴＩ膜が削られてしまう現象が起こる。このＳＴＩ膜が削られる現象（以下「ＳＴＩ削れ」という場合がある）が生じると、ゲート加工工程において、ＳＴＩ膜が削られた領域にゲート電極材料が残ってしまい、ゲート間がショートするという問題が発生する。
本発明の目的は、デュアルメタルゲート構造およびデュアルＨｉｇｈ−ｋ構造などのデュアル仕事関数構造の形成プロセスにおける素子分離膜の削れを防止することができる半導体装置の製造方法を提供することである。
本発明の半導体装置の製造方法は、導電型が互いに異なる第１導電型半導体素子および第２導電型半導体素子が並設される半導体装置の製造方法であって、半導体基板に、第１導電型ウェル領域、第２導電型ウェル領域、および前記第１導電型ウェル領域と前記第２導電型ウェル領域とを電気的に分離する素子分離膜を形成する工程と、前記第１導電型ウェル領域、前記第２導電型ウェル領域および前記素子分離膜を被うように、絶縁性材料から成るゲート絶縁膜用絶縁膜を形成する工程と、前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成る第１ゲート電極用金属層を形成する工程と、前記第１ゲート電極用金属層上に、前記第１導電型ウェル領域および前記素子分離膜の前記第１導電型ウェル領域寄りの部分を被うように、第１導電型用マスクを形成する工程と、前記第１ゲート電極用金属層のうち、前記第１導電型用マスクで被われていない部分を除去する工程と、前記第１導電型用マスク、前記第２導電型ウェル領域、および前記素子分離膜のうちで前記第１導電型用マスクで被われていない部分を被うように、金属材料から成る第２ゲート電極用金属層を形成する工程と、前記第２ゲート電極用金属層上に、前記第２導電型ウェル領域、前記素子分離膜の前記第２導電型ウェル領域寄りの部分、および前記第１導電型用マスクの前記素子分離膜上の端部を被うように、第２導電型用マスクを形成する工程と、前記第２ゲート電極用金属層のうち、前記第２導電型用マスクで被われていない部分を除去する工程と、前記第１導電型用マスクを除去する工程と、前記第２導電型用マスクを除去する工程と、前記第１および第２ゲート電極用金属層上に、導電性材料から成るゲート電極用導電層を形成する工程と、前記第１ゲート電極用金属層、前記第２ゲート電極用金属層および前記ゲート電極用導電層のうち、ゲート電極およびゲート配線となるべく予め定める部分を残して残余の部分を除去するとともに、前記ゲート絶縁膜用絶縁膜のうち、ゲート絶縁膜となるべく予め定める部分を残して残余の部分を除去する工程とを備えることを特徴とする。
また本発明の半導体装置の製造方法は、導電型が互いに異なる第１導電型半導体素子および第２導電型半導体素子が並設される半導体装置の製造方法であって、半導体基板に、第１導電型ウェル領域、第２導電型ウェル領域、および前記第１導電型ウェル領域と前記第２導電型ウェル領域とを電気的に分離する素子分離膜を形成する工程と、前記第１導電型ウェル領域、前記第２導電型ウェル領域および前記素子分離膜を被うように、絶縁性材料から成るゲート絶縁膜用絶縁膜を形成する工程と、前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成る第１マスク用金属層を形成する工程と、前記第１マスク用金属層上に、前記第１導電型ウェル領域および前記素子分離膜の前記第１導電型ウェル領域寄りの部分を被うように、第１導電型用マスクを形成する工程と、前記第１マスク用金属層のうち、前記第１導電型用マスクで被われていない部分を除去する工程と、前記第１導電型用マスク、前記第２導電型ウェル領域、および前記素子分離膜のうちで前記第１導電型用マスクで被われていない部分を被うように、金属材料から成る第２マスク用金属層を形成する工程と、前記第２マスク用金属層上に、前記第２導電型ウェル領域、前記素子分離膜の前記第２導電型ウェル領域寄りの部分、および前記第１導電型用マスクの前記素子分離膜上の端部を被うように、第２導電型用マスクを形成する工程と、前記第２マスク用金属層のうち、前記第２導電型用マスクで被われていない部分を除去する工程と、前記第１導電型用マスクを除去する工程と、前記第２導電型用マスクを除去する工程と、前記第１マスク用金属層および前記第２マスク用金属層を除去する工程と、前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成るゲート電極用金属層を形成する工程と、前記ゲート電極用金属層上に、導電性材料から成るゲート電極用導電層を形成する工程と、前記ゲート電極用金属層および前記ゲート電極用導電層のうち、ゲート電極およびゲート配線となるべく予め定める部分を残して残余の部分を除去するとともに、前記ゲート絶縁膜用絶縁膜のうち、ゲート絶縁膜となるべく予め定める部分を残して残余の部分を除去する工程とを備えることを特徴とする。
本発明の半導体装置の製造方法によれば、第２ゲート電極用金属層は、第１ゲート電極用金属層を被う第１導電型用マスクの素子分離膜上の端部を被うように形成されるので、第１および第２導電型用マスクを除去する段階では、素子分離膜は、全面にわたって第１および第２ゲート電極用金属層で被われており、素子分離膜上のゲート絶縁膜用絶縁膜は露出していない。つまり、第１および第２導電型用マスクは、素子分離膜およびその上のゲート絶縁膜用絶縁膜が露出していない状態で除去されるので、第１および第２導電型用マスクを除去するときに、素子分離膜上のゲート絶縁膜用絶縁膜が除去されることを防止し、その下の素子分離膜が削られることを防止することができる。
これによって、第１および第２導電型用マスクの除去後に形成されるゲート電極用導電層を構成する導電性材料が、素子分離膜の削られた部分に残存することを防止することができる。したがって、第１および第２導電型半導体素子の各ゲート電極に連なるゲート配線が素子分離膜を跨いで形成される場合、隣接するゲート配線が、素子分離膜上に残存する導電性材料を介してショートすることを防止することができる。これによって、隣接する第１および第２導電型半導体素子のゲート電極間のショートを防止することができる。
また本発明の半導体装置の製造方法によれば、第２マスク用金属層は、第１マスク用金属層を被う第１導電型用マスクの素子分離膜上の端部を被うように形成されるので、第１および第２導電型用マスクを除去するときには、素子分離膜は、全面にわたって第１および第２マスク用金属層で被われており、素子分離膜上のゲート絶縁膜用絶縁膜は露出していない。つまり、第１および第２導電型用マスクは、素子分離膜およびその上のゲート絶縁膜用絶縁膜が露出していない状態で除去されるので、第１および第２導電型用マスクを除去するときに、素子分離膜上のゲート絶縁膜用絶縁膜が除去されることを防止し、その下の素子分離膜が削られることを防止することができる。
これによって、第１および第２導電型用マスクの除去後に形成されるゲート電極用金属層およびゲート電極用導電層の材料が、素子分離膜の削られた部分に残存することを防止することができる。したがって、第１および第２導電型半導体素子の各ゲート電極に連なるゲート配線が素子分離膜を跨いで形成される場合、隣接するゲート配線が、素子分離膜上に残存する金属材料または導電性材料を介してショートすることを防止することができる。これによって、隣接する第１および第２導電型半導体素子のゲート電極間のショートを防止することができる。
＜前提技術＞
本発明の半導体装置の製造方法を説明する前に、本発明の前提となる半導体装置の製造方法について説明する。図１〜図８は、本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。ここでは、半導体装置として、相補型ＭＯＳＦＥＴ（Complementary Metal-Oxide Semiconductor Field Effect Transistor；略称：ＣＭＯＳＦＥＴ）を製造する。ＣＭＯＳＦＥＴには、ｎチャネルのＭＯＳトランジスタであるｎ型ＭＯＳトランジスタ、より詳細にはｎＭＯＳＦＥＴと、ｐチャネルのＭＯＳトランジスタであるｐ型ＭＯＳトランジスタ、より詳細にはｐＭＯＳＦＥＴとが並設される。ここでは、ｎ型が第１導電型に相当し、ｐ型が第２導電型に相当する。したがってｎＭＯＳＦＥＴが第１導電型半導体素子に相当し、ｐＭＯＳＦＥＴが第２導電型半導体素子に相当する。
図１は、ＳＴＩ膜２、ｐウェル３およびｎウェル４の形成が終了した段階の状態を示す断面図である。まず、図１に示すように、従来のＣＭＯＳＦＥＴ作製フローに則り、半導体基板であるシリコン（Ｓｉ）基板１に、Ｓｉ基板１の表面からＳｉ基板１の内部に向けて延在したＳＴＩ膜２、ｐ型ウェル領域（以下「ｐウェル」という）３およびｎ型ウェル領域（以下「ｎウェル」という）４を順次に形成する。ここでは、ｎウェル４が第１導電型ウェル領域に相当し、ｐウェル３が第２導電型ウェル領域に相当する。
ｐウェル３は、ｎＭＯＳＦＥＴが形成されるｎＭＯＳＦＥＴ領域Ｒｎに形成され、ｎウェル４は、ｐＭＯＳＦＥＴが形成されるｐＭＯＳＦＥＴ領域Ｒｐに形成される。ＳＴＩ膜２は、ｎＭＯＳＦＥＴ領域Ｒｎに形成されるｐウェル３と、ｐＭＯＳＦＥＴ領域Ｒｐに形成されるｎウェル４とを電気的に分離する素子分離膜であり、ｐウェル３とｎウェル４との間に介在する。ＳＴＩ膜２は、たとえば二酸化シリコン膜（ＳｉＯ2膜）などの絶縁膜によって実現される。
図２は、第１ハードマスク８の形成が終了した段階の状態を示す断面図である。ＳＴＩ膜２、ｐウェル３およびｎウェル４の形成後は、Ｓｉ基板１上に、ＳＴＩ膜２、ｐウェル３およびｎウェル４が形成された表面側から、全面にわたってゲート絶縁膜用絶縁膜５を形成する。ゲート絶縁膜用絶縁膜５は、具体的には界面層と上部絶縁層とを含んで構成され、以下のようにして形成される。
まずＳｉ基板１上に、ＳＴＩ膜２、ｐウェル３およびｎウェル４が形成された表面側から、全面にわたって、ゲート絶縁膜用絶縁膜５を構成する界面層を、たとえば１ｎｍ程度形成する。界面層は、Ｓｉ基板１と上部絶縁層との界面反応を防止するために設けられ、たとえば絶縁性材料から成る絶縁膜で実現される。界面層を構成する絶縁膜は、たとえば、シリコン酸化膜（ＳｉＯｘ（ｘ＞０）膜）またはシリコン酸窒化膜（ＳｉＯＮ膜）によって実現され、Ｓｉ基板１を酸化、または酸化および窒化することによって形成される。ここでは、界面層は、二酸化シリコン膜（ＳｉＯ2膜）によって実現される。
次に、界面層上の全面に、界面層と共にゲート絶縁膜用絶縁膜５を構成する上部絶縁層として、たとえばハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）層を形成する。ＨｆＳｉＯＮ層は、たとえば、界面層上にハフニウムシリケート（ＨｆＳｉＯ）層を、２ｎｍ程度形成し、窒化および熱処理をすることによって形成される。上部絶縁層は絶縁性材料から成る。上部絶縁層の材料としては、ＨｆＳｉＯＮに限らず、他の絶縁性材料、具体的には、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）などの、酸化物、酸窒化物または酸窒化珪化物などの高誘電率材料、すなわちＨｉｇｈ−ｋ材料が挙げられる。上部絶縁層の材料は、Ｈｉｇｈ−ｋ材料に限らず、たとえばＳｉＯＮなどのＨｉｇｈ−ｋ材料以外の絶縁性材料でもよい。以上のようにしてゲート絶縁膜用絶縁膜５が形成される。
次に、ゲート絶縁膜用絶縁膜５上の全面に、第１キャップ層６として、たとえば膜厚が０．５ｎｍ程度のアルミニウム酸化膜（ＡｌＯ膜）を形成する。第１キャップ層６の形成後は、用途に応じて、酸素雰囲気または窒素雰囲気などで熱処理を行ってもよい。その後、第１キャップ層６上に、スパッタ法などによって、全面にわたって、第１ゲート電極用金属層７を形成する。具体的には、第１ゲート電極用金属層７として、膜厚が１０ｎｍ程度の窒化チタン膜（ＴｉＮ膜）を形成する。
次いで、第１ゲート電極用金属層７上の全面に、第１ハードマスク８として、絶縁性材料から成る絶縁膜を、たとえば３０ｎｍ程度の膜厚で形成する。第１ハードマスク８を構成する絶縁膜としては、たとえば、シリコン窒化膜、より詳細にはヘキサクロロジシラン（Hexachloro Disilane）を用いた熱化学気相成長（Chemical Vapor Deposition；略称：ＣＶＤ）法によって形成された窒化シリコン膜（以下「ＨＣＤ−ＳｉＮ膜」という）、またはシリコン酸化膜（ＳｉＯｘ（ｘ＞０）膜）が用いられる。ここでは、ＨＣＤ−ＳｉＮ膜が用いられる。
図３は、ｎＭＯＳＦＥＴ領域ＲｎおよびＳＴＩ膜２上の一部の第１キャップ層６、第１ゲート電極用金属層７および第１ハードマスク８の除去が終了した段階の状態を示す断面図である。第１ハードマスク８の形成後は、ｎウェル４上とＳＴＩ膜２上の一部とにわたってフォトレジスト層（以下、単に「レジスト層」という場合がある）を形成し、レジスト層をマスクとして、ドライエッチング法を用いることによって、ｎＭＯＳＦＥＴ領域Ｒｎの第１ハードマスク８およびｐＭＯＳＦＥＴ領域ＲｐのＳＴＩ膜２上の一部の第１ハードマスク８を除去する。ｐＭＯＳＦＥＴ領域Ｒｐの第１ハードマスク８は、具体的には、ＳＴＩ膜２上の部分のうち、ｎＭＯＳＦＥＴ領域Ｒｎ寄りの部分が除去される。
その後、レジスト層を除去し、第１ハードマスク８をマスクとして、ウェットエッチング法を用いることによって、ｎＭＯＳＦＥＴ領域Ｒｎの第１ゲート電極用金属層７および第１キャップ層６、ならびにｐＭＯＳＦＥＴ領域ＲｐのＳＴＩ膜２上の一部の第１ゲート電極用金属層７および第１キャップ層６を除去する。
具体的には、まずｎＭＯＳＦＥＴ領域Ｒｎの第１ゲート電極用金属層７およびｐＭＯＳＦＥＴ領域ＲｐのＳＴＩ膜２上の一部の第１ゲート電極用金属層７を、たとえば過酸化水素（Ｈ2Ｏ2）水溶液でウェットエッチングすることによって除去する。次いで、ｎＭＯＳＦＥＴ領域Ｒｎの第１キャップ層６およびｐＭＯＳＦＥＴ領域ＲｐのＳＴＩ膜２上の一部の第１キャップ層６を、たとえば希フッ酸（dilute hydrofluoric acid；略称：ＤＨＦ水溶液）でウェットエッチングすることによって除去する。第１キャップ層６であるＡｌＯ膜をエッチングするときに、ＡｌＯ膜と下地のゲート絶縁膜用絶縁膜５であるＨｆＳｉＯＮ層との選択比が確保できない場合は、ＨｆＳｉＯＮ層までエッチングしても構わない。
このようにしてｎＭＯＳＦＥＴ領域Ｒｎ、およびｐＭＯＳＦＥＴ領域ＲｐのＳＴＩ膜２上の一部の第１キャップ層６、第１ゲート電極用金属層７および第１ハードマスク８をエッチングして除去することによって、ｎＭＯＳＦＥＴ領域Ｒｎ、およびｐＭＯＳＦＥＴ領域ＲｐのＳＴＩ膜２上の一部のゲート絶縁膜用絶縁膜５が露出する。ｐＭＯＳＦＥＴ領域Ｒｐでは、具体的には、ＳＴＩ膜２上の部分のうち、ｎＭＯＳＦＥＴ領域Ｒｎ寄りの部分の第１キャップ層６、第１ゲート電極用金属層７および第１ハードマスク８が除去され、この部分のゲート絶縁膜用絶縁膜５が露出する。
図４は、第２ハードマスク１１の形成が終了した段階の状態を示す断面図である。ｎＭＯＳＦＥＴ領域Ｒｎ、およびｐＭＯＳＦＥＴ領域ＲｐのＳＴＩ膜２上の一部の第１キャップ層６、第１ゲート電極用金属層７および第１ハードマスク８の除去が終了した後は、第１ハードマスク８上およびゲート絶縁膜用絶縁膜５上の全面に、第２キャップ層９として、たとえばランタン酸化膜（ＬａＯ膜）を０．５ｎｍ程度形成する。
前述のように第１キャップ層６であるＡｌＯ膜をエッチングするときに、ゲート絶縁膜用絶縁膜５であるＨｆＳｉＯＮ層までエッチングした場合は、第２キャップ層９であるＬａＯ膜を形成する前に、全面にわたって、すなわちｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域Ｒｐにわたって、再度、ゲート絶縁膜用絶縁膜５を形成する。ここでは、膜厚が１ｎｍ程度の界面層たとえばＳｉＯ2膜を形成した後に、膜厚が２ｎｍ程度のＨｆＳｉＯ層を形成して窒化および熱処理を行い、上部絶縁層を形成することによって、ゲート絶縁膜用絶縁膜５を形成する。そして、この後、第２キャップ層９として、ＬａＯ膜を０．５ｎｍ程度形成する。
次に、第２キャップ層９上の全面に、第２ゲート電極用金属層１０として、膜厚がたとえば５ｎｍ程度のＴｉＮ膜を形成する。その後、第２ゲート電極用金属層１０上の全面に、第２ハードマスク１１として、膜厚が３０ｎｍ程度のＨＣＤ−ＳｉＮ膜またはＳｉＯｘ膜を形成する。ここでは、第２ハードマスク１１として、ＨＣＤ−ＳｉＮ膜が形成される。その後、図示は省略するが、フォトリソグラフィによって、ＳＴＩ膜２上に残存する第１ハードマスク８を被わないように、ｎＭＯＳＦＥＴ領域Ｒｎのうち、ＳＴＩ膜２上の一部を除く部分をフォトレジストで被い、レジスト層を形成する。レジスト層は、具体的には、第１ハードマスク８と、ｐＭＯＳＦＥＴ領域ＲｐのＳＴＩ膜２上の部分と、ｎＭＯＳＦＥＴ領域ＲｎのＳＴＩ膜２上の部分のうちのｐＭＯＳＦＥＴ領域Ｒｐ寄りの部分とを被わず、ｎＭＯＳＦＥＴ領域ＲｎのＳＴＩ膜２上の部分のうちの前記ｐＭＯＳＦＥＴ領域Ｒｐ寄りの部分を除く残余の部分と、ｎＭＯＳＦＥＴ領域ＲｎのＳＴＩ膜２上の部分を除く残余の部分とを被うように形成される。
図５は、ＳＴＩ膜２上の第２ハードマスク１１、第２ゲート電極用金属層１０および第２キャップ層９の除去が終了した段階の状態を示す断面図である。ｎＭＯＳＦＥＴ領域Ｒｎのうち、ＳＴＩ膜２上の一部を除く部分をフォトレジストで被ってレジスト層を形成した後は、レジスト層をマスクとして、ドライエッチング法を用いることによって、ｐＭＯＳＦＥＴ領域ＲｐおよびＳＴＩ膜２上の一部の第２ハードマスク１１を除去し、次いで、レジスト層を除去する。
次に、第２ハードマスク１１をマスクとして、ウェットエッチング法を用いることによって、ｐＭＯＳＦＥＴ領域ＲｐおよびＳＴＩ膜２上の一部の第２ゲート電極用金属層１０および第２キャップ層９を除去する。具体的には、まずｐＭＯＳＦＥＴ領域ＲｐおよびＳＴＩ膜２上の一部の第２ゲート電極用金属層１０を、たとえばＨ2Ｏ2水溶液でウェットエッチングすることによって除去する。次いで、ｐＭＯＳＦＥＴ領域ＲｐおよびＳＴＩ膜２上の一部の第２キャップ層９を、希塩酸（dilute hydrochloric acid；略称：ＤＨＣｌ水溶液）でウェットエッチングすることによって除去する。前述のように第１キャップ層６をエッチングするときにゲート絶縁膜用絶縁膜５までエッチングして、その後、第２キャップ層９を形成する前に、再度ゲート絶縁膜用絶縁膜５を形成した場合は、第２キャップ層９のエッチング後に、第２ハードマスク１１をマスクとしてエッチングし、ｐＭＯＳＦＥＴ領域ＲｐおよびＳＴＩ膜２上の一部のゲート絶縁膜用絶縁膜５を除去する。
図６は、第１および第２ハードマスク８，１１の除去が終了した段階の状態を示す断面図である。ｐＭＯＳＦＥＴ領域ＲｐおよびＳＴＩ膜２上の一部の第２ハードマスク１１、第２ゲート電極用金属層１０および第２キャップ層９の除去が終了した後は、ｐＭＯＳＦＥＴ領域Ｒｐの第１ハードマスク８およびｎＭＯＳＦＥＴ領域Ｒｎの第２ハードマスク１１を、たとえばフッ酸（ＨＦ水溶液）でウェットエッチングすることによって除去する。
図７は、ゲート電極用導電層１４およびゲートエッチング用ハードマスク１５の形成が終了した段階の状態を示す断面図である。第１および第２ハードマスク８，１１を除去した後は、図７に示すように、第１および第２ゲート電極用金属層７，１０上、ならびにＳＴＩ膜２上で露出しているゲート絶縁膜用絶縁膜５上に、ゲート電極用導電層１４として、導電性材料から成る層、たとえばｐｏｌｙ−Ｓｉ層を、たとえば１００ｎｍ程度の膜厚で形成する。さらに、ゲート電極用導電層１４上の全面に、ゲートエッチング用ハードマスク１５を形成する。
その後、Ｓｉ基板１に熱処理を施して、第１および第２キャップ層６，９とともに、ゲート絶縁膜用絶縁膜５を熱処理することによって、第１および第２キャップ層６，９をゲート絶縁膜用絶縁膜５と反応させる。これによって、ｐＭＯＳＦＥＴ領域Ｒｐに属するゲート絶縁膜用絶縁膜５内、具体的には第１キャップ層６の直下に位置するゲート絶縁膜用絶縁膜５内に、第１キャップ層６の材料が拡散され、ゲート絶縁膜用絶縁膜５に第１キャップ層６の材料、具体的には第１キャップ層６に含有される第１の元素が添加された第１ゲート絶縁膜１２が、図７に示すようにｐＭＯＳＦＥＴ領域Ｒｐに形成される。ここでは、第１キャップ層６に含有される第１の元素はアルミニウム（Ａｌ）であり、このＡｌがゲート絶縁膜用絶縁膜５に拡散されて、Ａｌが添加された第１ゲート絶縁膜１２が形成される。さらに具体的に述べると、第１キャップ層６に含有される第１の元素であるＡｌは、ゲート絶縁膜用絶縁膜５の上部絶縁層であるＨｆＳｉＯＮ層に拡散され、このＡｌが添加されたＨｆＳｉＯＮ層と界面層とを含んで第１ゲート絶縁膜１２が構成される。
また、ｎＭＯＳＦＥＴ領域Ｒｎに属するゲート絶縁膜用絶縁膜５内、具体的には第２キャップ層９の直下に位置するゲート絶縁膜用絶縁膜５内には、第２キャップ層９の材料が拡散され、ゲート絶縁膜用絶縁膜５に第２キャップ層９の材料、具体的には第２キャップ層９に含有される第２の元素が添加された第２ゲート絶縁膜１３が、図７に示すようにｎＭＯＳＦＥＴ領域Ｒｎに形成される。ここでは、第２キャップ層９に含有される第２の元素はランタン（Ｌａ）であり、このＬａがゲート絶縁膜用絶縁膜５に拡散されて、Ｌａが添加された第２ゲート絶縁膜１３が形成される。さらに具体的に述べると、第２キャップ層９に含有される第２の元素であるＬａは、ゲート絶縁膜用絶縁膜５の上部絶縁層であるＨｆＳｉＯＮ層に拡散され、このＬａが添加されたＨｆＳｉＯＮ層と界面層とを含んで第２ゲート絶縁膜１３が構成される。
ＳＴＩ膜２上の一部のゲート絶縁膜用絶縁膜５上には、第１および第２キャップ層６，９が設けられていないので、この部分では、ゲート絶縁膜用絶縁膜５への第１および第２キャップ層６，９の材料の拡散は起こらず、ゲート絶縁膜用絶縁膜５がそのまま残存する。
この第１および第２キャップ層６，９の材料を拡散させるための熱処理によって、第１および第２キャップ層６，９は、図７に示すように消失する。具体的に述べると、第１および第２キャップ層６，９は、ゲート絶縁膜用絶縁膜５に拡散させるべき量の材料によって形成される。したがって、前述の熱処理によって第１および第２キャップ層６，９を構成する材料の全てがゲート絶縁膜用絶縁膜５に拡散されてゲート絶縁膜用絶縁膜５と一体化し、第１および第２キャップ層６，９自体は消失する。第１および第２キャップ層６，９の消失によって、ｐＭＯＳＦＥＴ領域Ｒｐでは、第１ゲート絶縁膜１２の直上に第１ゲート電極用金属層７が形成された状態となる。またｎＭＯＳＦＥＴ領域Ｒｎでは、第２ゲート絶縁膜１３の直上に第２ゲート電極用金属層１０が形成された状態となる。
第１および第２キャップ層６，９の熱拡散後は、図示は省略するが、ゲートエッチング用ハードマスク１５のうち、ゲート電極および後述するゲート配線Ｇｗを形成するべく予め定める部分に形成された部分を被うようにレジスト層を形成した後、レジスト層をマスクとしてゲートエッチング用ハードマスク１５をエッチングし、その後、レジスト層を除去する。このようにして、ゲート電極を形成するべく予め定める部分を被うように、ゲートエッチング用ハードマスク１５をパターニングする。
図８は、第１ゲート電極１６および第２ゲート電極１７の形成が終了した段階の状態を示す断面図である。ゲートエッチング用ハードマスク１５のパターニング後は、ドライエッチング法などによって、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴの各ゲート電極を形成するための加工を行う。具体的には、ゲートエッチング用ハードマスク１５をマスクとして、ゲート電極の部分とその下層が残存するように、ゲート電極となるゲート電極用導電層１４、第１ゲート電極用金属層７および第２ゲート電極用金属層１０、ならびにその下層の第１および第２ゲート絶縁膜１２，１３をエッチングする。
これによって、ｐＭＯＳＦＥＴ領域Ｒｐでは、第１ゲート電極用金属層７およびゲート電極用導電層１４が、ｐＭＯＳＦＥＴのｐ側ゲート電極として成形され、第１ゲート絶縁膜１２が、ｐ側ゲート絶縁膜として成形される。つまり、ｐＭＯＳＦＥＴのｐ側ゲート電極は、第１ゲート電極用金属層７およびゲート電極用導電層１４を含む第１ゲート電極１６によって構成され、ｐ側ゲート絶縁膜は、第１ゲート絶縁膜１２によって構成される。またｎＭＯＳＦＥＴ領域Ｒｐでは、第１ゲート電極用金属層７およびゲート電極用導電層１４が、ｎＭＯＳＦＥＴのｎ側ゲート電極として成形され、第２ゲート絶縁膜１３が、ｎ側ゲート絶縁膜として成形される。つまり、ｎＭＯＳＦＥＴのｎ側ゲート電極は、第２ゲート電極用金属層１０およびゲート電極用導電層１４を含む第２ゲート電極１７によって構成され、ｎ側ゲート絶縁膜は、第２ゲート絶縁膜１３によって構成される。
ｐ側ゲート電極である第１ゲート電極１６およびｎ側ゲート電極である第２ゲート電極１７の形成後は、図示は省略するが、通常のＣＭＯＳＦＥＴ形成プロセスフローを順次に経る。具体的には、ソース・ドレインエクステンション層、サイドウォール、ソース・ドレイン、層間絶縁膜を順次に形成した後に、コンタクトホールを開口し、配線を形成する。これによってｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴが形成され、ＣＭＯＳＦＥＴが得られる。
図９は、本発明の前提となる半導体装置の製造方法におけるゲートエッチング用ハードマスク１５をマスクとしたゲート電極用導電層１４、第１および第２ゲート電極用金属層７，１０、ならびに第１および第２ゲート絶縁膜１２，１３のエッチングが終了した段階の状態を示す平面図である。図９は、図８に示すｐＭＯＳＦＥＴ領域ＲｐおよびｎＭＯＳＦＥＴ領域Ｒｎを、Ｓｉ基板１のＳＴＩ膜２、第１および第２ゲート電極１６，１７、ならびに第１および第２ゲート絶縁膜１２，１３が形成された側から見た図に相当する。図９では、図８に示す第１および第２ゲート電極１６，１７、ならびに第１および第２ゲート絶縁膜１２，１３の記載を省略する。図９に示すｐ型活性領域Ａｐは、図８に示すｐ側ゲート電極である第１ゲート電極１６の下方のＳｉ基板１の領域に相当し、図９に示すｎ型活性領域Ａｎは、図８に示すｎ側ゲート電極である第２ゲート電極１７の下方のＳｉ基板１の領域に相当する。
前提技術の半導体装置の製造方法では、前述の図５から図６に示す第１および第２ハードマスク８，１１を除去する段階では、ＳＴＩ膜２上のゲート絶縁膜用絶縁膜５が露出しているので、ＨＦ水溶液によるウェットエッチングによって、ＳＴＩ膜２上のゲート絶縁膜用絶縁膜５が除去されてＳＴＩ膜２が露出し、ＳＴＩ膜２の一部分が削られる、いわゆるＳＴＩ削れが生じる。図９では、ＳＴＩ膜２が削られた領域を符号「Ｋ」で表す。
ＳＴＩ削れが生じると、その後の図７に示すゲート電極用導電層１４を形成する段階で、ゲート電極用導電層１４となるゲート電極材料が、ＳＴＩ膜２が削られた領域Ｋにまで成膜される。したがって、その後の図８に示すゲート電極を形成するための加工の段階で、ゲートエッチング用ハードマスク１５をマスクとしてエッチングを実施しても、ＳＴＩ膜２が削られた領域Ｋに、ゲート電極材料が残ってしまい、ゲート電極材料のエッチング残りＧｍが生じてしまう。
このエッチングでは、図８に示すｎウェル４のｐ型活性領域Ａｐ上の第１ゲート電極１６、およびｐウェル３のｎ型活性領域Ａｎ上の第２ゲート電極１７とともに、図９に示すように各ゲート電極１６，１７から引き出されるゲート配線Ｇｗが形成される。ゲート配線Ｇｗは、ｐウェル３およびｎウェル４にわたって設けられるので、前述のようにＳＴＩ削れが生じて、ＳＴＩ膜２が削られた領域Ｋにゲート電極材料のエッチング残りＧｍが生じると、このエッチング残りＧｍを介して、各ゲート電極１６，１７から引き出されたゲート配線Ｇｗが短絡すなわちショートして、第１および第２ゲート電極１６，１７間がショートするという問題が発生する。
そこで本発明では、以下に示す各実施の形態の製造方法を採用している。以下に、本発明を実施するための複数の形態について説明する。各実施の形態において、前述の前提技術および先行する実施の形態で説明している事項に対応する部分については同一の参照符を付して、重複する説明を省略する場合がある。
＜第１の実施の形態＞
図１０〜図１９は、本発明の第１の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。本実施の形態においても、前提技術と同様に、半導体装置として、ＣＭＯＳＦＥＴを製造する。ＣＭＯＳＦＥＴには、ｎチャネルのＭＯＳトランジスタであるｎ型ＭＯＳトランジスタ、より詳細にはｎＭＯＳＦＥＴと、ｐチャネルのＭＯＳトランジスタであるｐ型ＭＯＳトランジスタ、より詳細にはｐＭＯＳＦＥＴとが並設される。本実施の形態においても、前提技術と同様に、ｎ型が第１導電型に相当し、ｐ型が第２導電型に相当する。したがってｎＭＯＳＦＥＴが第１導電型半導体素子に相当し、ｐＭＯＳＦＥＴが第２導電型半導体素子に相当する。
図１０は、ＳＴＩ膜２、ｐウェル３およびｎウェル４の形成が終了した段階の状態を示す断面図である。本実施の形態においても、前提技術における図１に示す工程と同様に、従来のＣＭＯＳＦＥＴ作製フローに則り、図１０に示すように、Ｓｉ基板１に、ＳＴＩ膜２、ｐウェル３およびｎウェル４を順次に形成する。ｎウェル４は、第１導電型ウェル領域に相当し、ｐウェル３は、第２導電型ウェル領域に相当する。
図１１は、第１ハードマスク８の形成が終了した段階の状態を示す断面図である。ＳＴＩ膜２、ｐウェル３およびｎウェル４の形成後は、ＳＴＩ膜２、ｐウェル３およびｎウェル４を被うように、絶縁性材料から成るゲート絶縁膜用絶縁膜５を形成する。具体的には、Ｓｉ基板１上の全面に、ゲート絶縁膜用絶縁膜５、より詳細には、界面層および上部絶縁層を含むゲート絶縁膜用絶縁膜５を形成する。界面層としては、膜厚が１ｎｍ程度のシリコン酸化膜（ＳｉＯ2膜）をＳｉ基板１上に形成する。界面層は、ＳｉＯ2膜に限定されず、たとえばシリコン酸窒化膜（ＳｉＯＮ膜）によって実現されてもよい。上部絶縁層としては、膜厚が２ｎｍ程度のＨｆＳｉＯ層を界面層上の全面に形成し、窒化および熱処理をすることによって、ＨｆＳｉＯＮ層を形成する。上部絶縁層は、ＨｆＳｉＯＮ層に限定されず、他の絶縁性材料で形成されてもよい。
続いて、ゲート絶縁膜用絶縁膜５上の全面に、第１キャップ層６として、膜厚が０．５ｎｍ程度のアルミニウム酸化膜（ＡｌＯ膜）を形成する。次に、第１キャップ層６上の全面に、金属材料から成る第１ゲート電極用金属層７Ａを形成する。本実施の形態では、第１ゲート電極用金属層７Ａとして、膜厚が１０ｎｍ程度のルテニウム膜（Ｒｕ膜）を形成する。このようにゲート絶縁膜用絶縁膜５上の全面に形成される第１キャップ層６上に、全面にわたって第１ゲート電極用金属層７Ａを形成することによって、ゲート絶縁膜用絶縁膜５を被うように、第１ゲート電極用金属層７Ａを形成することができる。
次いで、第１ゲート電極用金属層７Ａ上の全面に、第１ハードマスク８として、膜厚が３０ｎｍ程度のＨＣＤ−ＳｉＮ膜を形成する。第１ハードマスク８は、ＨＣＤ−ＳｉＮ膜に限定されず、たとえばＳｉＯｘ膜によって実現されてもよい。第１ハードマスク８は、第１導電型用マスクに相当する。
図１２は、ｎＭＯＳＦＥＴ領域Ｒｎの第１キャップ層６、第１ゲート電極用金属層７Ａおよび第１ハードマスク８の除去が終了した段階の状態を示す断面図である。第１ハードマスク８の形成後は、図示は省略するが、ｐＭＯＳＦＥＴ領域Ｒｐに属する第１ハードマスク８上の全面にレジスト層を形成する。次いで、レジスト層をマスクとして、ドライエッチング法を用いることによって、ｎＭＯＳＦＥＴ領域Ｒｎの第１ハードマスク８を除去する。本実施の形態では、第１ハードマスク８は、ｐＭＯＳＦＥＴ領域Ｒｐに属するＳＴＩ膜２上全体に残存する。このように第１ゲート電極用金属層７Ａの全面に第１ハードマスク８を形成した後、ｎＭＯＳＦＥＴ領域Ｒｎの第１ハードマスク８を除去することによって、第１ゲート電極用金属層７Ａ上に、ｎウェル４、およびＳＴＩ膜２のｎウェル４寄りの部分を被うように、第１ハードマスク８を形成することができる。
その後、レジスト層を除去し、第１ハードマスク８をマスクとして、第１ゲート電極用金属層７Ａおよび第１キャップ層６をウェットエッチングすることによって、第１ゲート電極用金属層７Ａおよび第１キャップ層６のうち、第１ハードマスク８で被われていない部分、すなわちｎＭＯＳＦＥＴ領域Ｒｎの第１ゲート電極用金属層７Ａおよび第１キャップ層６を除去する。本実施の形態では、ｐＭＯＳＦＥＴ領域Ｒｐに属するＳＴＩ膜２上全体に第１ハードマスク８が残存しているので、第１ゲート電極用金属層７Ａおよび第１キャップ層６も、ｐＭＯＳＦＥＴ領域Ｒｐに属するＳＴＩ膜２上全体に残存する。第１キャップ層６であるＡｌＯ膜をエッチングするときに、ＡｌＯ膜と下地のゲート絶縁膜用絶縁膜５の上部絶縁層であるＨｆＳｉＯＮ層との選択比が確保できない場合は、ＨｆＳｉＯＮ層までエッチングしても構わない。
図１３は、第２ゲート電極用金属層１０Ａの形成が終了した段階の状態を示す断面図である。ｎＭＯＳＦＥＴ領域Ｒｎの第１ハードマスク８、第１ゲート電極用金属層７Ａおよび第１キャップ層６を除去した後は、全面にわたって、すなわち第１ハードマスク８上およびゲート絶縁膜用絶縁膜５上、具体的には第１ハードマスク８上およびゲート絶縁膜用絶縁膜５の上部絶縁層上に、第２キャップ層９として、膜厚が０．５ｎｍのランタン酸化膜（ＬａＯ膜）を形成する。前述のように第１キャップ層６であるＡｌＯ膜をエッチングするときに、ゲート絶縁膜用絶縁膜５の上部絶縁層であるＨｆＳｉＯＮ層までエッチングした場合は、第２キャップ層９であるＬａＯ膜を形成する前に、全面にわたって、すなわちｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域Ｒｐにわたって、再度、ゲート絶縁膜用絶縁膜５を形成する。本実施の形態では、界面層として、膜厚が１ｎｍ程度のＳｉＯ2膜を形成した後に、膜厚が２ｎｍ程度のＨｆＳｉＯ層を形成して窒化および熱処理を行い、上部絶縁層を形成することによって、ゲート絶縁膜用絶縁膜５を形成する。そして、この後に、第２キャップ層９として、ＬａＯ膜を０．５ｎｍ程度形成する。
その後、第２キャップ層９上の全面に、第２ゲート電極用金属層１０Ａとして、膜厚が５ｎｍ程度のＴｉＮ膜を形成する。このように全面にわたって形成される第２キャップ層６上の全面に、第２ゲート電極用金属層１０Ａを形成することによって、第１ハードマスク８、ｐウェル３、およびＳＴＩ膜２のうちで第１ハードマスク８で被われていない部分を被うように、第２ゲート電極用金属層１０Ａを形成することができる。
図１４は、ｎウェル４上の第２ゲート電極用金属層１０Ａおよび第２キャップ層９ならびにＳＴＩ膜２上の一部の第２ゲート電極用金属層１０Ａおよび第２キャップ層９の除去が終了した段階の状態を示す断面図である。第２ゲート電極用金属層１０Ａの形成後は、第２ゲート電極用金属層１０Ａ上の全面に、レジスト層２０を形成し、フォトリソグラフィによって、ＳＴＩ膜２上の第１ハードマスク８の一端部を被うように、ｎＭＯＳＦＥＴ領域Ｒｎと、ｐＭＯＳＦＥＴ領域Ｒｐに属するＳＴＩ膜２上の一部とにわたってレジスト層２０を残存させ、残余の部分のレジスト層２０を除去する。
このように第２ゲート電極用金属層１０Ａ上に全面にわたってレジスト層２０を形成した後、ＳＴＩ膜２上の第１ハードマスク８の一端部を被うように、レジスト層２０のうち、ｎＭＯＳＦＥＴ領域Ｒｎおよび、ｐＭＯＳＦＥＴ領域Ｒｐに属するＳＴＩ膜２上の一部に形成された部分を残して、残余の部分を除去することによって、第２ゲート電極用金属層１０Ａ上に、ｐウェル３、ＳＴＩ膜２のｐウェル３寄りの部分、および第１ハードマスク８のＳＴＩ膜２上の端部を被うように、レジスト層２０を形成することができる。レジスト層２０は、第２導電型用マスクに相当する。
次に、レジスト層２０をマスクとして、第２ゲート電極用金属層１０Ａを、たとえばＨ2Ｏ2水溶液でウェットエッチングすることによって、第２ゲート電極用金属層１０Ａのうち、レジスト層２０で被われていない部分、すなわちｐＭＯＳＦＥＴ領域Ｒｐ全体に形成された第１ハードマスク８のうち、レジスト層２０で被われる一端部を除く残余の部分上に形成された第２ゲート電極用金属層１０Ａを除去する。次いで、レジスト層２０をマスクとして、第２キャップ層９を、たとえば希塩酸（ＤＨＣｌ水溶液）でウェットエッチングすることによって、第２キャップ層９のうち、レジスト層２０で被われていない部分、すなわちｐＭＯＳＦＥＴ領域Ｒｐ全体に形成された第１ハードマスク８のうち、レジスト層２０で被われる一端部を除く残余の部分上に形成された第２キャップ層９を除去する。
このとき、第１ハードマスク８の一端部上に形成された第２ゲート電極用金属層１０Ａおよび第２キャップ層９は除去されないので、第１ハードマスク８の一端部、ならびにその下方の第１ゲート電極用金属層７Ａ、第１キャップ層６、ゲート絶縁膜用絶縁膜５およびＳＴＩ膜２は、第２ゲート電極用金属層１０Ａおよび第２キャップ層９で被われた状態となる。前述のように第１キャップ層６をエッチングするときにゲート絶縁膜用絶縁膜５までエッチングして、その後、第２キャップ層９を形成する前に、再度ゲート絶縁膜用絶縁膜５を形成した場合は、第２キャップ層９のエッチング後に、第２ハードマスク１１をマスクとしてエッチングし、ｐＭＯＳＦＥＴ領域ＲｐおよびＳＴＩ膜２上の一部のゲート絶縁膜用絶縁膜５を除去する。
図１５は、第１ハードマスク８、ならびに第１ゲート電極用金属層７Ａおよび第１キャップ層６の一端部上および側方の第２キャップ層９および第２ゲート電極用金属層１０Ａの除去が終了した段階の状態を示す断面図である。第１ハードマスク８の一端部を除く残余の部分上の第２ゲート電極用金属層１０Ａおよび第２キャップ層９を除去した後は、第１ハードマスク８を、たとえばフッ酸（ＨＦ水溶液）でウェットエッチングすることによって除去する。このようにして第１ハードマスク８を除去することによって、第２キャップ層９の第１ハードマスク８に接していた部分、すなわち第２キャップ層９のうち、第１ゲート電極用金属層７Ａおよび第１キャップ層６のＳＴＩ膜２上の端部を被う部分、具体的には第１ゲート電極用金属層７Ａおよび第１キャップ層６の一端部上および側方の部分（以下「サイドフィルム」という場合がある）が露出する。この露出した第２キャップ層９のサイドフィルムを、たとえば希塩酸（ＤＨＣｌ水溶液）でウェットエッチングすることによって除去する。これによって、第２ゲート電極用金属層１０Ａのうち、第１ゲート電極用金属層７Ａおよび第１キャップ層６のＳＴＩ膜２上の端部を被う部分、すなわち第１ゲート電極用金属層７Ａおよび第１キャップ層６の一端部上および側方の部分（以下「サイドフィルム」という場合がある）が露出する。第２キャップ層９の除去によって露出した第２ゲート電極用金属層１０Ａのサイドフィルムを、たとえばＨ2Ｏ2水溶液でウェットエッチングすることによって除去する。
図１６は、レジスト層２０の除去が終了した段階の状態を示す断面図である。ｐＭＯＳＦＥＴ領域Ｒｐの第１ハードマスク８、ならびに第２キャップ層９および第２ゲート電極用金属層１０Ａのサイドフィルムを除去した後は、ｎＭＯＳＦＥＴ領域Ｒｎのレジスト層２０を除去する。これによって、第２ゲート電極用金属層１０Ａが露出する。
図１７は、ゲート電極用導電層１４およびゲートエッチング用ハードマスク１５の形成が終了した段階の状態を示す断面図である。レジスト層２０を除去した後は、ゲート電極用導電層１４として、膜厚がたとえば１００ｎｍ程度のｐｏｌｙ−Ｓｉ層を、第１および第２ゲート電極用金属層７Ａ，１０Ａ上、ならびにＳＴＩ膜２上で露出しているゲート絶縁膜用絶縁膜５上に形成する。ゲート電極用導電層１４は、導電性材料で形成されればよく、ｐｏｌｙ−Ｓｉ以外の導電性材料で形成されてもよい。さらに、ゲート電極用導電層１４上の全面に、ゲートエッチング用ハードマスク１５を形成する。
図１８は、第１および第２ゲート絶縁膜１２，１３の形成が終了した段階の状態を示す断面図である。前提技術における図７に示す工程と同様に、Ｓｉ基板１に熱処理を施して、第１および第２キャップ層６，９とともに、ゲート絶縁膜用絶縁膜５を熱処理することによって、第１および第２キャップ層６，９をゲート絶縁膜用絶縁膜５と反応させる。これによって、ｐＭＯＳＦＥＴ領域Ｒｐに属するゲート絶縁膜用絶縁膜５内、具体的には第１キャップ層６の直下に位置するゲート絶縁膜用絶縁膜５内に第１キャップ層６の材料、具体的には第１キャップ層６に含有される第１の元素であるＡｌを拡散させ、第１ゲート絶縁膜１２を形成する。また、ｎＭＯＳＦＥＴ領域Ｒｎに属するゲート絶縁膜用絶縁膜５内、具体的には第２キャップ層９の直下に位置するゲート絶縁膜用絶縁膜５内に第２キャップ層９の材料、具体的には第２キャップ層９に含有される第２の元素であるＬａを拡散させ、第２ゲート絶縁膜１３を形成する。
ＳＴＩ膜２上の一部のゲート絶縁膜用絶縁膜５上には、第１および第２キャップ層６，９が設けられていないので、この部分では、ゲート絶縁膜用絶縁膜５への第１および第２キャップ層６，９の材料の拡散は起こらず、ゲート絶縁膜用絶縁膜５がそのまま残存する。
第１および第２キャップ層６，９は、ゲート絶縁膜用絶縁膜５に拡散させるべき量の材料によって形成されるので、熱処理によってゲート絶縁膜用絶縁膜５と一体化し、第１および第２キャップ層６，９自体は消失する。したがって、ｐＭＯＳＦＥＴ領域Ｒｐでは、第１ゲート絶縁膜１２の直上に第１ゲート電極用金属層７Ａが形成された状態となり、ｎＭＯＳＦＥＴ領域Ｒｎでは、第２ゲート絶縁膜１３の直上に第２ゲート電極用金属層１０Ａが形成された状態となる。
第１および第２キャップ層６，９の熱拡散後は、前提技術における図７に示す工程と同様にフォトリソグラフィを用いて、ゲートエッチング用ハードマスク１５のうち、ゲート電極およびゲート配線を形成するべく予め定める部分に形成された部分を残して、残余の部分をエッチングによって除去する。これによって、ゲート電極およびゲート配線を形成するべく予め定める部分を被うように、ゲートエッチング用ハードマスク１５をパターニングする。
図１９は、第１ゲート電極１６Ａおよび第２ゲート電極１７Ａの形成が終了した段階の状態を示す断面図である。ゲートエッチング用ハードマスク１５のパターニング後は、前提技術における図８に示す工程と同様に、ドライエッチング法などによって、ｐＭＯＳＦＥＴのｐ側ゲート電極およびｎＭＯＳＦＥＴのｎ側ゲート電極を形成するためのゲート電極加工を行う。具体的には、ゲートエッチング用ハードマスク１５をマスクとして、第１および第２ゲート電極用金属層７Ａ，１０Ａ、ゲート電極用導電層１４、ならびに第１および第２ゲート絶縁膜１２，１３をドライエッチングする。このドライエッチングによって、第１ゲート電極用金属層７Ａ、第２ゲート電極用金属層１０Ａおよびゲート電極用導電層１４のうち、ゲート電極およびゲート配線となるべく予め定める部分を残して、残余の部分を除去する。またゲート絶縁膜用絶縁膜５で形成される第１および第２ゲート絶縁膜１２，１３、ならびに残存するゲート絶縁膜用絶縁膜５のうち、ゲート絶縁膜となるべく予め定める部分を残して、残余の部分を除去する。
これによって、第１ゲート電極用金属層７Ａおよびゲート電極用導電層１４を含む第１ゲート電極１６Ａが、ｐ側ゲート電極として形成され、また第２ゲート電極用金属層１０Ａおよびゲート電極用導電層１４を含む第２ゲート電極１７Ａが、ｎ側ゲート電極として形成される。第１および第２ゲート電極１６Ａ，１７Ａの形成後は、通常のＣＭＯＳＦＥＴ形成プロセスフローを順次に経ることによって、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを形成し、ＣＭＯＳＦＥＴを得る。
以上のように本実施の形態によれば、図１４に示すように第２ゲート電極用金属層１０Ａおよび第２キャップ層９は、第１ハードマスク８の一端部を被うように形成されるので、第１ハードマスク８を除去する段階では、ＳＴＩ膜２上のゲート絶縁膜用絶縁膜５は露出していない。これによって、第１ハードマスク８を除去するためのエッチング液でＳＴＩ膜２上のゲート絶縁膜用絶縁膜５が除去されることを防止することができるので、ＳＴＩ膜２の一部分が削れるＳＴＩ削れを防止することができる。したがって、ゲート電極加工後にＳＴＩ膜２上にゲート電極材料が残存することを防止することができるので、隣接するゲート配線間のショートを防止し、隣接する第１および第２ゲート電極１６Ａ，１７Ａ間のショートを防止することができる。
また第２ゲート電極用金属層１０Ａおよび第２キャップ層９の他端部、すなわちＳＴＩ膜２上の端部であるサイドフィルムは、前述のように第１ハードマスク８の一端部を被うように、具体的には逆Ｌ字状に形成される。この逆Ｌ字状のサイドフィルムは、第１ハードマスク８の表面および側面に形成されるので、このサイドフィルムが第１ハードマスク８の除去後に残ってしまうと、その後の工程で剥離されて異物の原因となり、製造歩留まりが低下してしまう。したがってサイドフィルムは、除去する必要がある。
また本実施の形態では、第２ゲート電極用金属層１０Ａおよび第２キャップ層９のサイドフィルムは、第１ハードマスク８の除去後には露出するので、除去が可能である。第１ハードマスク８の除去後に第２ゲート電極用金属層１０Ａおよび第２キャップ層９のサイドフィルムを除去することによって、異物の発生を抑え、製造歩留まりの低下を抑えることができる。
また本実施の形態では、ゲート絶縁膜用絶縁膜５の上部絶縁層であるＨｆＳｉＯＮ層に、ｐＭＯＳＦＥＴ領域ＲｐとｎＭＯＳＦＥＴ領域Ｒｎとで異なる元素を添加することによって、ｐＭＯＳＦＥＴ用の第１ゲート絶縁膜１２と、ｎＭＯＳＦＥＴ用の第２ゲート絶縁膜１３とを、異なるＨｉｇｈ−ｋ材料で形成している。またｐＭＯＳＦＥＴ用の第１ゲート電極１６Ａを構成する第１ゲート電極用金属層７Ａと、ｎＭＯＳＦＥＴ用の第２ゲート電極１７Ａを構成する第２ゲート電極用金属層１０Ａとを、異なる金属材料で形成している。これによって、デュアルメタル・デュアルＨｉｇｈ−ｋ構造のＣＭＯＳＦＥＴを実現することができる。したがって、シングルメタル・シングルＨｉｇｈ−ｋ構造、およびシングルメタル・デュアルＨｉｇｈ−ｋ構造に比べて、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴのしきい電圧の絶対値が共に高くなることを、より確実に抑えることができるので、高消費電力用として好適なＣＭＯＳＦＥＴを実現することができる。
＜第２の実施の形態＞
図２０〜図２９は、本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第１の実施の形態と同様に、半導体装置として、ＣＭＯＳＦＥＴを製造する。図２０は、ＳＴＩ膜２、ｐウェル３およびｎウェル４の形成が終了した段階の状態を示す断面図である。本実施の形態においても、第１の実施の形態における図１０に示す工程と同様に、従来のＣＭＯＳＦＥＴ作製フローに則り、図２０に示すように、ＳＴＩ膜２、ｐウェル３およびｎウェル４を順次に形成する。
図２１は、第１ハードマスク８の形成が終了した段階の状態を示す断面図である。ＳＴＩ膜２、ｐウェル３およびｎウェル４の形成後は、第１の実施の形態における図１１に示す工程と同様にして、Ｓｉ基板１上の全面に、ゲート絶縁膜用絶縁膜５を形成する。具体的には、Ｓｉ基板１上の全面に界面層としてＳｉＯ2膜を形成した後、界面層上の全面にＨｆＳｉＯ層を形成して窒化および熱処理をすることによって、上部絶縁層としてＨｆＳｉＯＮ層を形成して、ゲート絶縁膜用絶縁膜５を形成する。界面層は、ＳｉＯＮ膜によって実現されてもよい。また上部絶縁層は、他の絶縁性材料で形成されてもよい。
続いて、ゲート絶縁膜用絶縁膜５上の全面に、第１の実施の形態における図１１に示す工程と同様にして、第１キャップ層６としてＡｌＯ膜を形成する。次に、第１キャップ層６上の全面に、第１ゲート電極用金属層７Ｂを形成する。本実施の形態では、第１ゲート電極用金属層７Ｂとして、膜厚が１５ｎｍ程度のＴｉＮ膜を形成する。
次いで、第１ゲート電極用金属層７Ｂ上に、全面にわたって、保護用導電層２１として、膜厚がたとえば２ｎｍ程度のＰｏｌｙ−Ｓｉ膜を形成する。保護用導電層２１は、第１ゲート電極用金属層７Ｂよりも薄く形成される。すなわち保護用導電層２１の厚み寸法は、ゲート電極用金属層７Ｂの厚み寸法よりも小さい値に選ばれる。保護用導電層２１は、Ｐｏｌｙ−Ｓｉ膜に限定されず、他の導電性材料で形成されてもよいが、本実施の形態では、シリコンを主成分とする導電性材料で形成される。
保護用導電層２１の形成後には、保護用導電層２１上に全面にわたって、第１の実施の形態における図１１に示す工程と同様にして、第１ハードマスク８としてＨＣＤ−ＳｉＮ膜を形成する。第１ハードマスク８は、ＳｉＯｘ（ｘ＞０）膜によって実現されてもよい。
図２２は、ｎＭＯＳＦＥＴ領域Ｒｎの第１キャップ層６、第１ゲート電極用金属層７Ｂ、保護用金属層２１および第１ハードマスク８の除去が終了した段階の状態を示す断面図である。第１ハードマスク８の形成後は、図示は省略するが、第１の実施の形態における図１２に示す工程と同様にして、ｐＭＯＳＦＥＴ領域Ｒｐに属する第１ハードマスク８上の全面にレジスト層を形成し、レジスト層をマスクとして、ドライエッチングすることによって、ｎＭＯＳＦＥＴ領域Ｒｎの第１ハードマスク８を除去する。その後、レジストを除去し、第１ハードマスク８をマスクとして、ドライエッチングすることによって、ｎＭＯＳＦＥＴ領域Ｒｎの保護用金属層２１を除去する。その後、第１ハードマスク８をマスクとして、たとえばＨ2Ｏ2水溶液でウェットエッチングすることによって、ｎＭＯＳＦＥＴ領域Ｒｎの第１ゲート電極用金属層７Ｂおよび第１キャップ層６を除去する。
本実施の形態においても、第１の実施の形態における図１２に示す工程と同様に、ｐＭＯＳＦＥＴ領域Ｒｐに属するＳＴＩ膜２上全体に第１ハードマスク８が残存しているので、保護用金属層２１、第１ゲート電極用金属層７および第１キャップ層６も、ｐＭＯＳＦＥＴ領域Ｒｐに属するＳＴＩ膜２上全体に残存する。第１キャップ層６であるＡｌＯ膜をエッチングするときに、ＡｌＯ膜と下地の上部絶縁層であるＨｆＳｉＯＮ層との選択比が確保できない場合は、ＨｆＳｉＯＮ層までエッチングしても構わない。たとえばＤＨＦ水溶液を用いたウェットエッチングで、第１キャップ層６であるＡｌＯ膜を除去すると、第１キャップ層６とともに、ＨｆＳｉＯＮ層も除去される。
図２３は、第２ゲート電極用金属層１０Ａの形成が終了した段階の状態を示す断面図である。ｎＭＯＳＦＥＴ領域Ｒｎの第１キャップ層６、第１ゲート電極用金属層７Ｂ、保護用金属層２１および第１ハードマスク８を除去した後は、第１の実施の形態における図１３に示す工程と同様にして、第１ハードマスク８上およびゲート絶縁膜用絶縁膜５の絶縁層上の全面に、第２キャップ層９としてＬａＯ膜を形成する。前述のように第１キャップ層６であるＡｌＯ膜をエッチングするときに、ゲート絶縁膜用絶縁膜５の上部絶縁層であるＨｆＳｉＯＮ層までエッチングした場合は、全面にわたって、再度ゲート絶縁膜用絶縁膜５を形成した後に、第２キャップ層９であるＬａＯ膜を形成する。その後、第２キャップ層９上の全面に、第２ゲート電極用金属層１０Ａとして、第１ゲート電極用金属層７ＢであるＴｉＮ膜よりも膜厚が薄いＴｉＮ膜、たとえば膜厚が５ｎｍ程度のＴｉＮ膜を形成する。このように本実施の形態では、第２ゲート電極用金属層１０Ａは、第１ゲート電極用金属層７Ｂと同一の金属を主成分として、具体的には第１ゲート電極用金属層７Ｂと同一の金属で形成される。
図２４は、ｎウェル４上の第２ゲート電極用金属層１０Ａおよび第２キャップ層９ならびにＳＴＩ膜２上の一部の第２ゲート電極用金属層１０Ａおよび第２キャップ層９の除去が終了した段階の状態を示す断面図である。第２ゲート電極用金属層１０Ａの形成後は、第１の実施の形態の図１４に示す工程と同様にして、第２ゲート電極用金属層１０Ａ上の全面にレジスト層２０を形成し、フォトリソグラフィによって、ＳＴＩ膜２上の第１ハードマスク８の一端部を被うように、ｎＭＯＳＦＥＴ領域Ｒｎと、ｐＭＯＳＦＥＴ領域Ｒｐに属するＳＴＩ膜２の一部とにわたってレジスト層２０を残存させ、残余の部分のレジスト層２０を除去する。次に、レジスト層２０をマスクとして、第１ハードマスク８の一端部を除く残余の部分上に形成された第２ゲート電極用金属層１０Ａおよび第２キャップ層９を除去する。
図２５は、第１ハードマスク８、ならびに第２キャップ層９および第２ゲート電極用金属層１０Ａのサイドフィルムの除去が終了した段階の状態を示す断面図である。第１ハードマスク８の一端部を除く残余の部分上に形成された第２ゲート電極用金属層１０Ａおよび第２キャップ層９を除去した後は、第１の実施の形態における図１５に示す工程と同様にして、第１ハードマスク８を除去し、さらに第２キャップ層９および第２ゲート電極用金属層１０Ａのサイドフィルムを除去する。
図２６は、レジスト層２０の除去が終了した段階の状態を示す断面図である。第１ハードマスク８、ならびに第２キャップ層９および第２ゲート電極用金属層１０Ａのサイドフィルムを除去した後は、第１の実施の形態における図１６に示す工程と同様に、ｎＭＯＳＦＥＴ領域Ｒｎに残存するレジスト層２０を除去する。これによって、ｎＭＯＳＦＥＴ領域Ｒｎは、第２ゲート電極用金属層１０Ａが露出する状態となる。またｐＭＯＳＦＥＴ領域Ｒｐは、本実施の形態では、保護用導電層２１が露出する状態となっている。
図２７は、ゲート電極用導電層１４およびゲートエッチング用ハードマスク１５の形成が終了した段階の状態を示す断面図である。レジスト層２０を除去した後は、第１の実施の形態における図１７に示す工程と同様に、ゲート電極用導電層１４としてｐｏｌｙ−Ｓｉ層を形成する。ゲート電極用導電層１４は、Ｐｏｌｙ−Ｓｉ膜に限定されず、他の導電性材料で形成されてもよいが、本実施の形態では、シリコンを主成分として形成される。本実施の形態では、ゲート電極用導電層１４は、保護用導電層２１上、第２ゲート電極用金属層１０Ａ上、およびＳＴＩ膜２上で露出しているゲート絶縁膜用絶縁膜５上に形成される。ゲート電極用導電層１４の形成後は、第１の実施の形態における図１７に示す工程と同様に、ゲート電極用導電層１４上の全面に、ゲートエッチング用ハードマスク１５を形成する。
図２８は、第１および第２ゲート絶縁膜１２，１３の形成が終了した段階の状態を示す断面図である。ゲートエッチング用ハードマスク１５の形成後は、第１の実施の形態における図１８に示す工程と同様に、Ｓｉ基板１に熱処理を施して、第１および第２キャップ層６，９とともに、ゲート絶縁膜用絶縁膜５を熱処理することによって、第１および第２キャップ層６，９をゲート絶縁膜用絶縁膜５と反応させ、第１および第２ゲート絶縁膜１２，１３を形成する。ＳＴＩ膜２上の一部には、ゲート絶縁膜用絶縁膜５がそのまま残存する。第１および第２キャップ層６，９の熱拡散後は、第１の実施の形態における図１８に示す工程と同様にして、ゲート電極およびゲート配線を形成するべく予め定める部分を被うように、ゲートエッチング用ハードマスク１５をパターニングする。
図２９は、第１ゲート電極１６Ｂおよび第２ゲート電極１７Ａの形成が終了した段階の状態を示す断面図である。ゲートエッチング用ハードマスク１５のパターニング後は、第１の実施の形態における図１９に示す工程と同様に、ドライエッチング法などによって、ｐＭＯＳＦＥＴのｐ側ゲート電極およびｎＭＯＳＦＥＴのｎ側ゲート電極を形成するためのゲート電極加工を行う。これによって、第１ゲート電極１６Ｂがｐ側ゲート電極として形成され、第２ゲート電極１７Ａがｎ側ゲート電極として形成される。本実施の形態では、第１ゲート電極１６Ｂは、第１ゲート電極用金属層７Ｂ、保護用導電層２１およびゲート電極用導電層１４を含んで構成される。第２ゲート電極１７Ａは、第１の実施の形態と同様に、第２ゲート電極用金属層１０Ａおよびゲート電極用導電層１４を含んで構成される。第１および第２ゲート電極１６Ｂ，１７Ａの形成後は、通常のＣＭＯＳＦＥＴ形成プロセスフローを順次に経ることによって、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを形成し、ＣＭＯＳＦＥＴを得る。
以上のように本実施の形態によれば、第１の実施の形態と同様に、第２ゲート電極用金属層１０Ａおよび第２キャップ層９は、図２４に示すように第１ハードマスク８の一端部を被うように形成されるので、第１ハードマスク８を除去する段階では、ＳＴＩ膜２上のゲート絶縁膜用絶縁膜５は露出していない。これによって、第１ハードマスク８を除去するためのエッチング液でＳＴＩ膜２上のゲート絶縁膜用絶縁膜５が除去されることを防止することができるので、ＳＴＩ膜２の一部分が削れるＳＴＩ削れを防止することができる。したがって、ゲート電極加工後にＳＴＩ膜２上にゲート電極材料が残存することを防止することができるので、隣接するゲート配線間のショートを防止し、隣接する第１および第２ゲート電極１６Ｂ，１７Ａ間のショートを防止することができる。
また第２ゲート電極用金属層１０Ａおよび第２キャップ層９のサイドフィルムは、第１の実施の形態と同様に、第１ハードマスク８の除去後には露出するので、除去が可能である。したがって、第１ハードマスク８の除去後に第２ゲート電極用金属層１０Ａおよび第２キャップ層９のサイドフィルムを除去することによって、異物の発生を抑え、製造歩留まりの低下を抑えることができる。
また本実施の形態では、第１ゲート電極用金属層７ＢであるＴｉＮ膜上には、保護用導電層２１として、Ｐｏｌｙ−Ｓｉ層が設けられている。ＴｉＮは、元来はｐ型メタルであるが、本実施の形態のように、膜厚が１５ｎｍ程度と薄いＴｉＮ膜上にＳｉが存在する場合は、ＳｉがＴｉＮ中に拡散し、第１ゲート絶縁膜１２まで到達しやすくなる。第１ゲート絶縁膜１２は、ＨｆＳｉＯＮ層を含むＨｆ系絶縁膜であるので、ＳｉとＨｆ系絶縁膜との反応によって仕事関数が負にシフトする、いわゆるフェルミレベルピンニングが起きる。したがって、第１ゲート電極用金属層７Ｂとして形成される薄いＴｉＮ膜は、ｎ型メタルとなる。このように第１ゲート電極用金属層７ＢであるＴｉＮ膜上に、保護用導電層２１として、第１ゲート電極用金属層７Ｂよりも薄いＰｏｌｙ−Ｓｉ層を設けることによって、第１ゲート電極用金属層７Ｂとして形成されるＴｉＮ膜をｎ型メタルとし、好適なｐＭＯＳＦＥＴを実現することができる。
また本実施の形態のように、ｐＭＯＳＦＥＴ用の第１ゲート電極用金属層７Ｂとして形成されるＴｉＮ膜上に、保護用導電層２１としてＰｏｌｙ−Ｓｉ層を形成することによって、ｎＭＯＳＦＥＴ用の第２ゲート電極用金属層１０Ａとして形成されるＴｉＮ膜のサイドフィルムを除去するときに、ｐＭＯＳＦＥＴ領域Ｒｐに属するＴｉＮ膜、すなわちｎウェル４上の第１ゲート電極用金属層７ＢであるＴｉＮ膜がエッチングされることを防ぐことができる。
また本実施の形態では、ゲート絶縁膜用絶縁膜５の上部絶縁層であるＨｆＳｉＯＮ層に、ｐＭＯＳＦＥＴ領域ＲｐとｎＭＯＳＦＥＴ領域Ｒｎとで異なる元素を添加することによって、ｐＭＯＳＦＥＴ用の第１ゲート絶縁膜１２と、ｎＭＯＳＦＥＴ用の第２ゲート絶縁膜１３とを、異なるＨｉｇｈ−ｋ材料で形成している。またｐＭＯＳＦＥＴ用の第１ゲート電極１６Ｂを構成する第１ゲート電極用金属層７Ｂと、ｎＭＯＳＦＥＴ用の第２ゲート電極１７Ａを構成する第２ゲート電極用金属層１０Ａとを、異なる金属材料で形成している。これによって、デュアルメタル・デュアルＨｉｇｈ−ｋ構造のＣＭＯＳＦＥＴを実現することができる。したがって、シングルメタル・シングルＨｉｇｈ−ｋ構造、およびシングルメタル・デュアルＨｉｇｈ−ｋ構造に比べて、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴのしきい電圧の絶対値が共に高くなることを、より確実に抑えることができるので、高消費電力用として好適なＣＭＯＳＦＥＴを実現することができる。
＜第３の実施の形態＞
図３０〜図３８は、本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第１の実施の形態と同様に、半導体装置として、ＣＭＯＳＦＥＴを製造する。図３０は、ＳＴＩ膜２、ｐウェル３およびｎウェル４の形成が終了した段階の状態を示す断面図である。本実施の形態においても、第１の実施の形態における図１０に示す工程と同様に、従来のＣＭＯＳＦＥＴ作製フローに則り、図３０に示すように、ＳＴＩ膜２、ｐウェル３およびｎウェル４を順次に形成する。
図３１は、第１ハードマスク８の形成が終了した段階の状態を示す断面図である。ＳＴＩ膜２、ｐウェル３およびｎウェル４の形成後は、第１の実施の形態における図１１に示す工程と同様にして、Ｓｉ基板１上の全面に、ＳｉＯ2から成る界面層およびＨｆＳｉＯＮ層から成る上部絶縁層を含むゲート絶縁膜用絶縁膜５を形成し、続いて、ゲート絶縁膜用絶縁膜５上の全面に、第１キャップ層６としてＡｌＯ膜を形成する。界面層は、ＳｉＯ2膜に限定されるものではなく、たとえばシリコン酸窒化膜（ＳｉＯＮ）によって実現されてもよい。また上部絶縁層は、ＨｆＳｉＯＮ層に限定されるものではなく、他の絶縁性材料で形成されてもよい。
次に、第１キャップ層６上の全面に、第１マスク用金属層２２として、膜厚が１０ｎｍ程度のＴｉＮ膜を形成する。第１マスク用金属層２２上の全面には、第１の実施の形態と同様にして、第１ハードマスク８としてＨＣＤ−ＳｉＮ膜を形成する。第１ハードマスク８は、ＨＣＤ−ＳｉＮ膜に限定されるものではなく、たとえばＳｉＯｘ（ｘ＞０）膜によって実現されてもよい。
図３２は、ｎＭＯＳＦＥＴ領域Ｒｎの第１キャップ層６、第１マスク用金属層２２および第１ハードマスク８の除去が終了した段階の状態を示す断面図である。第１ハードマスク８の形成後は、第１の実施の形態における図１２に示す工程と同様にして、ｐＭＯＳＦＥＴ領域Ｒｐに属する第１ハードマスク８上の全面にレジスト層を形成し、レジスト層をマスクとして第１ハードマスク８をドライエッチングすることによって、ｎＭＯＳＦＥＴ領域Ｒｎの第１ハードマスク８を除去する。次いで、レジスト層を除去し、第１ハードマスク８をマスクとして、たとえばＨ2Ｏ2水溶液で第１マスク用金属層２２および第１キャップ層６をウェットエッチングすることによって、ｎＭＯＳＦＥＴ領域Ｒｎの第１マスク用金属層２２および第１キャップ層６を除去する。
本実施の形態においても、第１の実施の形態と同様に、第１ハードマスク８は、ｐＭＯＳＦＥＴ領域Ｒｐに属するＳＴＩ膜２上全体に残存しているので、第１マスク用金属層２２および第１キャップ層６も、ｐＭＯＳＦＥＴ領域Ｒｐに属するＳＴＩ膜２上全体に残存する。第１キャップ層６であるＡｌＯ膜をエッチングするときに、ＡｌＯ膜と下地の上部絶縁層であるＨｆＳｉＯＮ層との選択比が確保できない場合は、ＨｆＳｉＯＮ層までエッチングしても構わない。
図３３は、第２ハードマスク１１の形成が終了した段階の状態を示す断面図である。ｎＭＯＳＦＥＴ領域Ｒｎの第１キャップ層６、第１マスク用金属層２２および第１ハードマスク８を除去した後は、第１の実施の形態における図１３に示す工程と同様にして、第１ハードマスク８上およびゲート絶縁膜用絶縁膜５上の全面に、第２キャップ層９としてＬａＯ膜を形成する。前述のように第１キャップ層６であるＡｌＯ膜をエッチングするときに、ゲート絶縁膜用絶縁膜５の上部絶縁層であるＨｆＳｉＯＮ層までエッチングした場合は、全面にわたって、再度ゲート絶縁膜用絶縁膜５を形成した後に、第２キャップ層９であるＬａＯ膜を形成する。その後、第２キャップ層９上の全面に、第２マスク用金属層２３として、膜厚が第１マスク用金属層２２と同程度、具体的には１０ｎｍ程度のＴｉＮ膜を形成する。
その後、前提技術と同様にして、第２マスク用金属層２３上の全面に、第２ハードマスク１１として、膜厚がたとえば３０ｎｍ程度のＨＣＤ−ＳｉＮ膜を形成する。第２ハードマスク１１は、ＨＣＤ−ＳｉＮ膜に限定されるものではなく、たとえばＳｉＯｘ膜によって実現されてもよい。
図３４は、ｎウェル４上の第２ハードマスク１１、第２マスク用金属層２３および第２キャップ層９、ならびにＳＴＩ膜２上の一部の第２ハードマスク１１、第２マスク用金属層２３および第２キャップ層９の除去が終了した段階の状態を示す断面図である。第２ハードマスク１１の形成後は、第１の実施の形態と同様にして、第２ハードマスク１１上の全面にレジスト層を形成し、フォトリソグラフィによってレジスト層をパターニングすることによって、ＳＴＩ膜２上の第１ハードマスク８の一端部を被うようにｎＭＯＳＦＥＴ領域ＲｎとｐＭＯＳＦＥＴ領域Ｒｐに属するＳＴＩ膜２の一部とにレジスト層を残存させ、残余の部分のレジスト層を除去する。次に、レジスト層をマスクとして、第２ハードマスク１１をドライエッチングすることによって、第１ハードマスク８の一端部を除く残余の部分上に形成された第２ハードマスク１１を除去する。
このように第２マスク用金属層２３上に全面にわたって第２ハードマスク１１を形成した後、ＳＴＩ膜２上の第１ハードマスク８の一端部を被うように、第２ハードマスク１１のうち、ｎＭＯＳＦＥＴ領域Ｒｎおよび、ｐＭＯＳＦＥＴ領域Ｒｐに属するＳＴＩ膜２上の一部に形成された部分を残して、残余の部分を除去することによって、第２マスク用金属層２３上に、ｐウェル３、ＳＴＩ膜２のｐウェル３寄りの部分、および第１ハードマスク８のＳＴＩ膜２上の端部を被うように、第２ハードマスク１１を形成することができる。第２ハードマスク１１は、第２導電型用マスクに相当する。
次いで、レジスト層を除去し、残存する第２ハードマスク１１をマスクとして、たとえばＨ2Ｏ2水溶液でウェットエッチングすることによって、露出する第２マスク用金属層２３を除去し、次いで、たとえば希塩酸（ＤＨＣｌ水溶液）でウェットエッチングすることによって、露出する第２キャップ層９を除去する。このようにして、第１ハードマスク８の一端部を除く残余の部分上に形成された第２マスク用金属層２３および第２キャップ層９を除去する。
図３５は、第１ハードマスク８、および第２キャップ層９のサイドフィルムの除去が終了した段階の状態を示す断面図である。第１ハードマスク８の一端部を除く残余の部分に形成された第２マスク用金属層２３および第２キャップ層９を除去した後は、前提技術における図６に示す工程と同様にして、第１ハードマスク８および第２ハードマスク１１を、たとえばフッ酸（ＨＦ水溶液）でウェットエッチングすることによって除去する。その後、第１および第２マスク用金属層２２，２３をマスクとして、第２キャップ層９を、たとえば希塩酸（ＤＨＣｌ水溶液）でウェットエッチングすることによって、第１ハードマスク８の除去で露出した第２キャップ層９のサイドフィルムを除去する。
図３６は、第１マスク用金属層２２および第２マスク用金属層２３の除去が終了した段階の状態を示す断面図である。第１ハードマスク８、および第２キャップ層９のサイドフィルムを除去した後は、たとえばＨ2Ｏ2水溶液でウェットエッチングすることによって、第１および第２マスク用金属層２２，２３を除去する。これによって、ｐＭＯＳＦＥＴ領域Ｒｐでは、第１キャップ層６が露出する状態となり、ｎＭＯＳＦＥＴ領域Ｒｎでは、第２キャップ層９が露出する状態となる。
図３７は、第１および第２ゲート絶縁膜１２，１３、ゲート電極用金属層２４、ゲート電極用導電層１４およびゲートエッチング用ハードマスク１５の形成が終了した段階の状態を示す断面図である。第１および第２マスク用金属層２２，２３を除去した後は、本実施の形態では、ゲート電極用金属層２４およびゲートエッチング用ハードマスク１５を形成する前に、第１および第２ゲート絶縁膜１２，１３を形成する。具体的には、第１の実施の形態における図１８に示す工程と同様にして、Ｓｉ基板１に熱処理を施して、第１および第２キャップ層６，９とともに、ゲート絶縁膜用絶縁膜５を熱処理することによって、第１および第２キャップ層６，９をゲート絶縁膜用絶縁膜５と反応させ、第１および第２ゲート絶縁膜１２，１３を形成する。第１の実施の形態と同様に、第１および第２キャップ層６，９は、ゲート絶縁膜用絶縁膜５と一体化して消失する。またＳＴＩ膜２上のうち、熱処理のときに第１および第２キャップ層６，９が設けられていなかった部分では、ゲート絶縁膜用絶縁膜５がそのまま残存する。
第１および第２ゲート絶縁膜１２，１３の形成後は、第１および第２ゲート絶縁膜１２，１３上、ならびにＳＴＩ膜２上で残存するゲート絶縁膜用絶縁膜５上に、ゲート電極の仕事関数を左右する仕事関数金属であるゲート電極用金属層２４として、膜厚がたとえば１０ｎｍのＴｉＮ膜を形成する。その後、第１の実施の形態における図１７に示す工程と同様にして、ゲート電極用金属層２４上に、ゲート電極用導電層１４として、膜厚がたとえば１００ｎｍ程度のｐｏｌｙ−Ｓｉ層を形成する。さらに、ゲート電極用導電層１４上の全面に、ゲートエッチング用ハードマスク１５を形成する。
次いで、ゲートエッチング用ハードマスク１５のうち、ゲート電極およびゲート配線を形成するべく予め定める部分に形成された部分を除く残余の部分をエッチングによって除去し、ゲート電極およびゲート配線を形成するべく予め定める部分を被うように、ゲートエッチング用ハードマスク１５をパターニングする。
図３８は、第１ゲート電極１６Ｃおよび第２ゲート電極１７Ｂの形成が終了した段階の状態を示す断面図である。ゲートエッチング用ハードマスク１５のパターニング後は、第１の実施の形態における図１９に示す工程と同様に、ドライエッチング法などによって、ｐＭＯＳＦＥＴのｐ側ゲート電極およびｎＭＯＳＦＥＴのｎ側ゲート電極を形成するためのゲート電極加工を行う。これによって、第１ゲート電極１６Ｃがｐ側ゲート電極として形成され、第２ゲート電極１７Ｂがｎ側ゲート電極として形成される。本実施の形態では、第１ゲート電極１６Ｃおよび第２ゲート電極１７Ｂは、同一の構成を有し、具体的には、ゲート電極用金属層２４およびゲート電極用導電層１４を含んで構成される。第１および第２ゲート電極１６Ｃ，１７Ｂの形成後は、通常のＣＭＯＳＦＥＴ形成プロセスフローを順次に経ることによって、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを形成し、ＣＭＯＳＦＥＴを得る。
以上のように本実施の形態によれば、第１の実施の形態と同様に、第２キャップ層９および第２マスク用金属層２３は、図３４に示すように第１ハードマスク８の一端部を被うように形成されるので、図３５に示す工程において、第１および第２ハードマスク８，１１を除去するときには、ＳＴＩ膜２上のゲート絶縁膜用絶縁膜５は露出していない。これによって、第１および第２ハードマスク８，１１を除去するためのエッチング液でＳＴＩ膜２上のゲート絶縁膜用絶縁膜５が除去されることを防止することができるので、ＳＴＩ膜２の一部分が削れるＳＴＩ削れを防止することができる。したがって、ゲート電極加工後にＳＴＩ膜２上にゲート電極材料が残存することを防止することができるので、隣接するゲート配線間のショートを防止し、隣接する第１および第２ゲート電極１６Ｃ，１７Ｂ間のショートを防止することができる。
また第２キャップ層９のサイドフィルムは、第１の実施の形態と同様に、第１ハードマスク８の除去後には露出するので、除去が可能である。したがって、第１ハードマスク８の除去後に第２キャップ層９のサイドフィルムを除去することによって、異物の発生を抑え、製造歩留まりの低下を抑えることができる。
また第２マスク用金属層２３は、第２キャップ層９のサイドフィルムの除去後に除去されるので、第２マスク用金属層２３のサイドフィルムによる異物の発生を抑え、製造歩留まりの低下を抑えることができる。
また本実施の形態では、ゲート絶縁膜用絶縁膜５の上部絶縁層は、ＨｆＳｉＯＮから成り、第１および第２マスク用金属層２２，２３は、ＴｉＮから成る。ＴｉＮとＨｆＳｉＯＮとの選択比は充分に大きく、ＴｉＮは、ＨｆＳｉＯＮに対して、選択性良く除去することができる。したがって、前述の図３５に示す工程において、第１および第２マスク用金属層２２，２３であるＴｉＮ膜を、第２キャップ層９であるＬａＯ膜のエッチングマスクに使用した後には、ゲート絶縁膜用絶縁膜５の上部絶縁層であるＨｆＳｉＯＮ層上のＴｉＮ膜のみ、すなわち第１および第２マスク用金属層２２，２３のみを除去することができる。
このように本実施の形態では、第１および第２マスク用金属層２２，２３のみを除去することができるので、第１および第２マスク用金属層２２，２３を除去した後に、ｐＭＯＳＦＥＴ領域ＲｐおよびｎＭＯＳＦＥＴ領域Ｒｎにわたって、単一のゲート電極用金属層２４を形成することができる。これによって、第２マスク用金属層２３のサイドフィルムによる異物の発生を抑えて、ｐ側ゲート電極である第１ゲート電極１６Ｃと、ｎ側ゲート電極である第２ゲート電極１７Ｂとを同一の構成にすることができる。したがって、シングルメタル・デュアルＨｉｇｈ−ｋ構造のＣＭＯＳＦＥＴを実現することができる。
シングルメタル・デュアルＨｉｇｈ−ｋ構造では、デュアルＨｉｇｈ−ｋ構造として、本実施の形態のようにｎＭＯＳＦＥＴ用の第２ゲート絶縁膜１３とｐＭＯＳＦＥＴ用の第１ゲート絶縁膜１２とに、異なったＨｉｇｈ−ｋ材料が用いられるので、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとで、マイナス（−）およびプラス（＋）の対称なフラットバンド電圧（Flat band voltage；略称：ＶＦＢ）が得られる。したがって、デュアルメタル構造と同じ効果を得ることができる。
またシングルメタル・デュアルＨｉｇｈ−ｋ構造では、ゲート電極が１種類であるので、ゲート電極加工を容易に行なうことができる。したがって、ゲート長のばらつき、たとえば局所ばらつき、エッジラフネスすなわちエッジ粗さなどを小さく抑えることができる。
前述の第１〜第３の実施の形態では、ゲート絶縁膜用絶縁膜５上に、異なる材料で形成される第１および第２キャップ層６，９を設けて、第１および第２キャップ層６，９の材料をゲート絶縁膜用絶縁膜５に拡散させることによって、ｎＭＯＳＦＥＴ領域Ｒｎと、ｐＭＯＳＦＥＴ領域Ｒｐとに、異なる材料で構成される第１および第２ゲート絶縁膜１２，１３を形成している。これによって、デュアルＨｉｇｈ−ｋ構造を実現している。
デュアルＨｉｇｈ−ｋ構造の形成方法は、上記方法に限定されない。たとえば以下のようにしても、デュアルＨｉｇｈ−ｋ構造を形成することができる。まず、第３の実施の形態と同様にして、図３１に示すようにＳＴＩ膜２、ｐウェル３およびｎウェル４が形成されたＳｉ基板１上に、全面にわたってゲート絶縁膜用絶縁膜５を形成した後、第１キャップ層６を形成せずに、ゲート絶縁膜用絶縁膜５上に、全面にわたって第１マスク用金属層２２を形成し、その上に第１ハードマスク８を形成する。
次いで、図３２に示す工程と同様にして、第１ハードマスク８をマスクとして第１マスク用金属層２２をエッチングし、さらに第１ハードマスク８をマスクとして、ゲート絶縁膜用絶縁膜５をエッチングする。これによって、ゲート絶縁膜用絶縁膜５のうち、第１ハードマスク８で被われていない部分、すなわちｎＭＯＳＦＥＴ領域Ｒｎのゲート絶縁膜用絶縁膜５を除去する。
次いで、ｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域Ｒｐにわたって、すなわち第１ハードマスク８、ｎウェル４、およびＳＴＩ膜２のうちで第１ハードマスク８で被われていない部分を被うように、他のゲート絶縁膜用絶縁膜を形成する。他のゲート絶縁膜用絶縁膜としては、ｐＭＯＳＦＥＴ領域Ｒｐに残存するゲート絶縁膜用絶縁膜５とは異なる絶縁性材料から成る絶縁膜を形成する。
次いで、図３３に示す工程と同様にして、他のゲート絶縁膜用絶縁膜上に全面にわたって第２マスク用金属層２３を形成した後、図３４に示す工程と同様にして、第２ハードマスク１１をマスクとして、第２マスク用金属層２３をエッチングし、さらに第２ハードマスク１１をマスクとして、他のゲート絶縁膜用絶縁膜をエッチングする。これによって、他のゲート絶縁膜用絶縁膜のうち、第２ハードマスク１１で被われていない部分を除去する。
次いで、第１および第２ハードマスク８，１１を除去した後、他のゲート絶縁膜用絶縁膜のうち、第１マスク用金属層２２のＳＴＩ膜２上の端部を被う部分、すなわち他のゲート絶縁膜用絶縁膜のサイドフィルムを除去する。その後の工程は、第３の実施の形態と同様にして、ＣＭＯＳＦＥＴを得る。これによって、デュアルＨｉｇｈ−ｋ構造のＣＭＯＳＦＥＴを実現することができる。
本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の前提となる半導体装置の製造方法おける第１および第２ハードマスク８，１１の除去が終了した段階の状態を示す平面図である。 本発明の第１の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の第１の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の第１の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の第１の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の第１の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の第１の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の第１の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の第１の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の第１の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の第１の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。 本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。 本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
符号の説明
１ シリコン基板、２ ＳＴＩ膜、３ ｐウェル、４ ｎウェル、５ ゲート絶縁膜用絶縁膜、６ 第１キャップ層、７，７Ａ，７Ｂ 第１ゲート電極用金属層、８ 第１ハードマスク、９ 第２キャップ層、１０，１０Ａ 第２ゲート電極用金属層、１１ 第２ハードマスク、１２ 第１ゲート絶縁膜、１３ 第２ゲート絶縁膜、１４ ゲート電極用導電層、１５ ゲートエッチング用ハードマスク、１６，１６Ａ，１６Ｂ，１６Ｃ 第１ゲート電極、１７，１７Ａ，１７Ｂ 第２ゲート電極、２０ レジスト層、２１ 保護用導電層、２２ 第１マスク用金属層、２３ 第２マスク用金属層、２４ ゲート電極用金属層。

Claims (2)

  1. 導電型が互いに異なる第１導電型半導体素子および第２導電型半導体素子が並設される半導体装置の製造方法であって、
    半導体基板に、第１導電型ウェル領域、第２導電型ウェル領域、および前記第１導電型ウェル領域と前記第２導電型ウェル領域とを電気的に分離する素子分離膜を形成する工程と、
    前記第１導電型ウェル領域、前記第２導電型ウェル領域および前記素子分離膜を被うように、絶縁性材料から成るゲート絶縁膜用絶縁膜を形成する工程と、
    前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成る第１ゲート電極用金属層を形成する工程と、
    前記第１ゲート電極用金属層上に、前記第１導電型ウェル領域および前記素子分離膜の前記第１導電型ウェル領域寄りの部分を被うように、第１導電型用マスクを形成する工程と、
    前記第１ゲート電極用金属層のうち、前記第１導電型用マスクで被われていない部分を除去する工程と、
    前記第１導電型用マスク、前記第２導電型ウェル領域、および前記素子分離膜のうちで前記第１導電型用マスクで被われていない部分を被うように、金属材料から成る第２ゲート電極用金属層を形成する工程と、
    前記第２ゲート電極用金属層上に、前記第２導電型ウェル領域、前記素子分離膜の前記第２導電型ウェル領域寄りの部分、および前記第１導電型用マスクの前記素子分離膜上の端部を被うように、第２導電型用マスクを形成する工程と、
    前記第２ゲート電極用金属層のうち、前記第２導電型用マスクで被われていない部分を除去する工程と、
    前記第１導電型用マスクを除去する工程と、
    前記第２導電型用マスクを除去する工程と、
    前記第１および第２ゲート電極用金属層上に、導電性材料から成るゲート電極用導電層を形成する工程と、
    前記第１ゲート電極用金属層、前記第２ゲート電極用金属層および前記ゲート電極用導電層のうち、ゲート電極およびゲート配線となるべく予め定める部分を残して残余の部分を除去するとともに、前記ゲート絶縁膜用絶縁膜のうち、ゲート絶縁膜となるべく予め定める部分を残して残余の部分を除去する工程とを備えることを特徴とする半導体装置の製造方法。
  2. 導電型が互いに異なる第１導電型半導体素子および第２導電型半導体素子が並設される半導体装置の製造方法であって、
    半導体基板に、第１導電型ウェル領域、第２導電型ウェル領域、および前記第１導電型ウェル領域と前記第２導電型ウェル領域とを電気的に分離する素子分離膜を形成する工程と、
    前記第１導電型ウェル領域、前記第２導電型ウェル領域および前記素子分離膜を被うように、絶縁性材料から成るゲート絶縁膜用絶縁膜を形成する工程と、
    前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成る第１マスク用金属層を形成する工程と、
    前記第１マスク用金属層上に、前記第１導電型ウェル領域および前記素子分離膜の前記第１導電型ウェル領域寄りの部分を被うように、第１導電型用マスクを形成する工程と、
    前記第１マスク用金属層のうち、前記第１導電型用マスクで被われていない部分を除去する工程と、
    前記第１導電型用マスク、前記第２導電型ウェル領域、および前記素子分離膜のうちで前記第１導電型用マスクで被われていない部分を被うように、金属材料から成る第２マスク用金属層を形成する工程と、
    前記第２マスク用金属層上に、前記第２導電型ウェル領域、前記素子分離膜の前記第２導電型ウェル領域寄りの部分、および前記第１導電型用マスクの前記素子分離膜上の端部を被うように、第２導電型用マスクを形成する工程と、
    前記第２マスク用金属層のうち、前記第２導電型用マスクで被われていない部分を除去する工程と、
    前記第１導電型用マスクを除去する工程と、
    前記第２導電型用マスクを除去する工程と、
    前記第１マスク用金属層および前記第２マスク用金属層を除去する工程と、
    前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成るゲート電極用金属層を形成する工程と、
    前記ゲート電極用金属層上に、導電性材料から成るゲート電極用導電層を形成する工程と、
    前記ゲート電極用金属層および前記ゲート電極用導電層のうち、ゲート電極およびゲート配線となるべく予め定める部分を残して残余の部分を除去するとともに、前記ゲート絶縁膜用絶縁膜のうち、ゲート絶縁膜となるべく予め定める部分を残して残余の部分を除去する工程とを備えることを特徴とする半導体装置の製造方法。
JP2008178125A 2008-07-08 2008-07-08 半導体装置の製造方法 Pending JP2010021200A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008178125A JP2010021200A (ja) 2008-07-08 2008-07-08 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008178125A JP2010021200A (ja) 2008-07-08 2008-07-08 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2010021200A true JP2010021200A (ja) 2010-01-28

Family

ID=41705841

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008178125A Pending JP2010021200A (ja) 2008-07-08 2008-07-08 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2010021200A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011009321A (ja) * 2009-06-24 2011-01-13 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2011176173A (ja) * 2010-02-25 2011-09-08 Renesas Electronics Corp 半導体装置及びその製造方法
JP2012044013A (ja) * 2010-08-20 2012-03-01 Renesas Electronics Corp 半導体装置の製造方法
JP2017504205A (ja) * 2013-12-31 2017-02-02 日本テキサス・インスツルメンツ株式会社 ＴｉＮゲートを備えた高ｋ／金属ゲートＣＭＯＳトランジスタ
US10068904B2 (en) 2016-02-05 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060131652A1 (en) * 2004-12-20 2006-06-22 Hong-Jyh Li Transistor device and method of manufacture thereof
JP2008034751A (ja) * 2006-07-31 2008-02-14 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060131652A1 (en) * 2004-12-20 2006-06-22 Hong-Jyh Li Transistor device and method of manufacture thereof
JP2008034751A (ja) * 2006-07-31 2008-02-14 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011009321A (ja) * 2009-06-24 2011-01-13 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2011176173A (ja) * 2010-02-25 2011-09-08 Renesas Electronics Corp 半導体装置及びその製造方法
JP2012044013A (ja) * 2010-08-20 2012-03-01 Renesas Electronics Corp 半導体装置の製造方法
JP2017504205A (ja) * 2013-12-31 2017-02-02 日本テキサス・インスツルメンツ株式会社 ＴｉＮゲートを備えた高ｋ／金属ゲートＣＭＯＳトランジスタ
US10068904B2 (en) 2016-02-05 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device

Similar Documents

Publication Publication Date Title
JP4602440B2 (ja) 半導体装置及びその製造方法
JP5196954B2 (ja) 半導体装置の製造方法
JP4149095B2 (ja) 半導体集積回路装置の製造方法
JP2009141168A (ja) 半導体装置及びその製造方法
JP4220509B2 (ja) 半導体装置の製造方法
US10217640B2 (en) Methods of fabricating semiconductor devices
JP2008300869A (ja) デュアルゲートを有するｃｍｏｓ型半導体装置形成方法
US20100133623A1 (en) Semiconductor device and method for manufacturing same
TWI449132B (zh) Manufacturing method of semiconductor device
US9449883B2 (en) Semiconductor device and method for manufacturing the same
JP2004253767A (ja) デュアルゲート構造およびデュアルゲート構造を有する集積回路の製造方法
US7638396B2 (en) Methods for fabricating a semiconductor device
US7759744B2 (en) Semiconductor device having high dielectric constant layers of different thicknesses
JP2007036116A (ja) 半導体装置の製造方法
JP2010021200A (ja) 半導体装置の製造方法
JP4257055B2 (ja) 半導体集積回路装置の製造方法
JP4163169B2 (ja) 半導体装置およびその製造方法
JP4588483B2 (ja) 半導体装置
JP4929867B2 (ja) 半導体装置の製造方法
JP2007318015A (ja) 半導体装置およびその製造方法
KR100814372B1 (ko) 반도체 장치의 제조 방법
JP2011054843A (ja) 半導体装置及びその製造方法
JP2008066715A (ja) 半導体装置及びその製造方法
US20120056270A1 (en) Semiconductor device and method for fabricating the same
JP2008034751A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100524

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110610

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130226

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130723