JP4929867B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は半導体装置の製造方法に関し、ゲート電極に金属材料を用いた半導体装置の製造方法に関する。

ＣＭＯＳＬＳＩ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の高性能化を継続的に進めていくためには、半導体微細加工技術の開発と共に、さらなる高速化・高集積化・低消費電力化が不可欠である。

高性能ＣＭＯＳＬＳＩの実現を目指す上で、近年、ゲート電極に用いる多結晶シリコン（Ｐｏｌｙ−Ｓｉ）の代替材料として、例えば、窒化チタン（ＴｉＮ）やタンタル窒化シリコン（ＴａＳｉＮ）などの金属材料が提案された。このような金属材料を用いたゲート電極（以下、「金属ゲート電極」と呼ぶ）により、電流駆動力の低下を引き起こすゲート電極の空乏化を抑制することができた。

また、ＣＭＯＳＬＳＩのｎＭＯＳ領域およびｐＭＯＳ領域の金属ゲート電極に仕事関数の異なる金属材料を用いることにより、各領域のしきい値電圧を決定することが可能となった。従って、従来のしきい値電圧決定のための過度のイオン注入を必要としないため、チャネルへのイオン注入ドーズ量を減少させることができた。このため、金属ゲート電極を有するＣＭＯＳＬＳＩでは、高いキャリア移動度を得ることができた。

なお、ＣＭＯＳＬＳＩにおいて、ｎＭＯＳ領域およびｐＭＯＳ領域の金属ゲート電極の仕事関数は、ｎＭＯＳ領域では、シリコン（Ｓｉ）の伝導帯下端に近い仕事関数を有し、ｐＭＯＳ領域では、Ｓｉの価電子帯上端に近い仕事関数を有することが望ましい。

また、用いる金属材料の抵抗が十分小さい場合は、金属ゲート電極部はその金属材料のみで構成される。一方、用いる金属材料の抵抗が高い場合、その金属材料からなる金属ゲート電極の上部に、より抵抗が低い金属材料からなる金属ゲート電極を形成し、複数層の金属ゲート電極からなる金属ゲート電極部を構成することにより、金属ゲート電極部のゲート抵抗を低減させる手段が利用されている。

次に、金属ゲート電極を有する半導体装置の製造方法の例として、以下に２つ挙げる。
まず、図４、図５は金属ゲート電極を有する従来の半導体装置の製造方法の１つ目の例を示す断面模式図である（例えば、非特許文献１参照）。

半導体基板にｎＭＯＳ形成領域１００ａ、埋込素子分離領域２００およびｐＭＯＳ形成領域１００ｂが形成されている。この半導体基板に、ゲート絶縁膜として、酸化ハフニウム（ＨｆＯ₂）／酸化シリコン（ＳｉＯ₂）膜３１０ａ、金属ゲート電極層として、ＴｉＮ層４１０ａを形成する（図４（Ａ））。

次に、フォトリソグラフィ工程およびドライエッチングによりｎＭＯＳ形成領域１００ａのＴｉＮ層４１０ａを除去し、ｐＭＯＳ形成領域１００ｂにＴｉＮ層４１１ａを形成する（図４（Ｂ））。

そして、ｎＭＯＳ形成領域１００ａのＨｆＯ₂／ＳｉＯ₂膜３１０ａ上およびＴｉＮ層４１１ａ上に、金属ゲート電極層としてＴａＳｉＮ層４１０ｂおよびＰｏｌｙ−Ｓｉ層５１０ａを形成する（図４（Ｃ））。

その後、フォトリソグラフィ工程により形成されたフォトレジストパターン６０２をレジストマスクとして、ドライエッチングによりＰｏｌｙ−Ｓｉ層５１０ａを加工し、Ｐｏｌｙ−Ｓｉ層５１２ａを形成する（図５（Ａ））。

続けて、ドライエッチングによりＴａＳｉＮ層４１０ｂを加工し、ＴａＳｉＮ層４１２ｂを形成する（図５（Ｂ））。
最後に、ドライエッチングにより、ＴｉＮ層４１１ａを加工し、ＴｉＮ層４１２ａを形成し、金属ゲート電極部を作成する（図５（Ｃ））。

以上の工程により、ｎＭＯＳ形成領域１００ａおよびｐＭＯＳ形成領域１００ｂにおいて、仕事関数および層数が異なる金属ゲート電極部が形成される。なお、ｎＭＯＳ形成領域１００ａにおいては、１層（ＴａＳｉＮ層４１２ｂ）、ｐＭＯＳ形成領域１００ｂにおいては、２層（ＴｉＮ層４１２ａ、ＴａＳｉＮ層４１２ｂ）の金属ゲート電極部が構成される。

図６、図７は金属ゲート電極を有する従来の半導体装置の製造方法の２つ目の例を示す断面模式図である（例えば、特許文献１参照）。
半導体基板にｎＭＯＳ形成領域１００ａ、埋込素子分離領域２００およびｐＭＯＳ形成領域１００ｂが形成されている。この半導体基板に、ゲート絶縁膜３００ａおよび金属ゲート電極層４００ａを形成する（図６（Ａ））。

フォトリソグラフィ工程およびドライエッチングにより、ｎＭＯＳ形成領域１００ａの金属ゲート電極層４００ａを除去し、ｐＭＯＳ形成領域１００ｂに金属ゲート電極層４０１ａを形成し、そして、ｎＭＯＳ形成領域１００ａのゲート絶縁膜３００ａを除去し、ｐＭＯＳ形成領域１００ｂにゲート絶縁膜３０１ａを形成する（図６（Ｂ））。

次に、ｎＭＯＳ形成領域１００ａ上および金属ゲート電極層４０１ａ上にゲート絶縁膜３００ｂおよび金属ゲート電極層４００ｂを形成する（図６（Ｃ））。
その後、フォトリソグラフィ工程およびドライエッチングにより、ｐＭＯＳ形成領域１００ｂの金属ゲート電極層４００ｂを除去し、ｎＭＯＳ形成領域１００ａに金属ゲート電極層４０１ｂを形成し、そして、ｐＭＯＳ形成領域１００ｂのゲート絶縁膜３００ｂを除去し、ｎＭＯＳ形成領域１００ａにゲート絶縁膜３０１ｂを形成する（図７（Ａ））。

さらに、金属ゲート電極層４０１ａおよび金属ゲート電極層４０１ｂ上に、金属ゲート電極層４００ｃ（タングステン（Ｗ）もしくはアルミニウム（Ａｌ））を形成する（図７（Ｂ））。

最後に、フォトリソグラフィ工程およびドライエッチングにより、金属ゲート電極部を形成する。ｎＭＯＳ形成領域１００ａの金属ゲート電極部は、金属ゲート電極層４０２ｂおよび金属ゲート電極層４０２ｃにより構成され、ｐＭＯＳ形成領域１００ｂの金属ゲート電極部は、金属ゲート電極層４０２ａおよび金属ゲート電極層４０２ｃにより構成される（図７（Ｃ））。

以上の工程により、ｎＭＯＳ領域およびｐＭＯＳ領域において、層数の等しい金属ゲート電極がそれぞれに形成される。
Ｓ．Ｂ．Ｓａｍａｖｅｄａｍ，ｅｔ ａｌ．，"Ｄｕａｌ−Ｍｅｔａｌ Ｇａｔｅ ＣＭＯＳ ｗｉｔｈ ＨｆＯ2 Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃ"ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，ｐ．４３３（２００２） 特開２００２−３５９２９５号公報

しかし、金属ゲート電極を有する従来の半導体装置の製造方法には以下のような問題点があった。
図４、図５で示した従来の金属ゲート電極部の形成工程において、ｎＭＯＳ形成領域１００ａ上およびｐＭＯＳ形成領域１００ｂ上の金属ゲート電極部の層数が異なるため、図５（Ｂ）および図５（Ｃ）の工程で、同時にエッチングを開始すると、層数が少ないｎＭＯＳ形成領域１００ａの金属ゲート電極部では、早くエッチングが完了する。そのため、ｐＭＯＳ形成領域１００ｂの金属ゲート電極部が形成されるまでの間、ｎＭＯＳ形成領域１００ａのゲート絶縁膜やｎＭＯＳ形成領域１００ａの基板表面が長くエッチングにさらされることになり、損傷領域７００ａ、７００ｂが生じてしまう問題があった。

一方、図６、図７で示した従来の金属ゲート電極部の形成工程においても以下のような問題がある。
図６（Ｃ）および図７（Ａ）の工程において、ｐＭＯＳ形成領域１００ｂの金属ゲート電極層４００ｂとゲート絶縁膜３００ｂを除去する際に、フォトレジストパターン（図示せず）をｎＭＯＳ形成領域１００ａ上に形成してエッチングを行う。そしてその後、アッシングによりフォトレジストパターンを除去する。しかしこのエッチング工程において、下地の金属ゲート電極層４０１ａ、４０１ｂがオーバーエッチングやアッシングの影響で損傷を受けて変質してしまい、リーク電流やゲート抵抗の増加などの問題が生じる。

本発明はこのような点に鑑みてなされたものであり、高性能かつ信頼性の高い金属ゲート電極部を有する半導体装置の製造方法を提供することを目的とする。

発明の一観点によれば、以下のようなゲート電極部に金属材料を用いた半導体装置の製造方法が提供される。
この半導体装置の製造方法は、半導体基板上に形成したゲート絶縁膜上に第１の金属ゲート電極層を形成する工程と、前記第１の金属ゲート電極層の形成後に、前記第１の金属ゲート電極層上に第１のマスク層を形成する工程を有する。また、前記第１のマスク層の形成後に、第１の半導体素子形成領域をマスクする第１のレジストマスクを形成する工程を有する。また、前記第１のレジストマスクの形成後に、前記第１のレジストマスクをマスクとして、第２の半導体素子形成領域の前記第１のマスク層を除去する工程を有する。また、前記第２の半導体素子形成領域の前記第１のマスク層の除去後に、前記第１のレジストマスクを除去する工程を有する。また、前記第１のレジストマスクの除去後に、前記第１の半導体素子形成領域の前記第１のマスク層をマスクとして、薬液処理により前記第２の半導体素子形成領域の前記第１の金属ゲート電極層を除去する工程を有する。また、前記第２の半導体素子形成領域の前記第１の金属ゲート電極層の除去後に、前記第１のマスク層上および前記ゲート絶縁膜上に第２の金属ゲート電極層を形成する工程を有する。また、前記第２の金属ゲート電極層の形成後に、前記第２の金属ゲート電極層上に第２のマスク層を形成する工程と、前記第２のマスク層の形成後に、前記第２の半導体素子形成領域をマスクする第２のレジストマスクを形成する工程を有する。また、前記第２のレジストマスクの形成後に、前記第２のレジストマスクをマスクとして前記第１の半導体素子形成領域の前記第２のマスク層および前記第２の金属ゲート電極層を除去する工程を有する。また、前記第１の半導体素子形成領域の前記第２のマスク層および前記第２の金属ゲート電極層の除去後に、前記第２のレジストマスクを除去する工程を有する。また、前記第２のレジストマスクの除去後に、前記第２の半導体素子形成領域の前記第２のマスク層および前記第１の半導体素子形成領域の前記第１のマスク層を薬液処理により除去する工程を有する。また、前記第２の半導体素子形成領域の前記第２のマスク層および前記第１の半導体素子形成領域の前記第１のマスク層の除去後に、前記第１の金属ゲート電極層および前記第２の金属ゲート電極層上に１または複数層の他の金属ゲート電極層を形成する工程を有する。また、前記１または複数層の他の金属ゲート電極層の形成後に、フォトリソグラフィおよびエッチングにより、前記第１の金属ゲート電極層、前記第２の金属ゲート電極層および前記１または複数層の他の金属ゲート電極層を加工して、前記第１の半導体素子形成領域および前記第２の半導体素子形成領域に金属電極部を形成する工程と、を有する。

本発明の半導体装置の製造方法によれば、第１の半導体素子形成領域の第１の金属ゲート電極層上および第２の半導体素子形成領域の第２の金属ゲート電極層上に、第１の半導体素子形成領域の第１のマスク層および第２の半導体素子形成領域の第２のマスク層を形成することができる。このため、ドライエッチングやフォトレジストパターン除去のためのアッシングに長時間さらされても、第１の半導体素子形成領域の第１の金属ゲート電極層および第２の半導体素子形成領域の第２の金属ゲート電極層の損傷を防止することが可能となる。さらに、半導体基板上の第１の半導体素子形成領域上および第２の半導体素子形成領域上に形成したゲート絶縁膜上にそれぞれ同一層数の金属ゲート電極層を形成することができる。このため、第１の半導体素子形成領域上および第２の半導体素子形成領域上の金属ゲート電極部形成のためのエッチング時にゲート絶縁膜や半導体基板表面への損傷を防止することができる。

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１〜図３は、本実施の形態の半導体装置の製造方法の各工程における断面模式図である。

Ｓｉ基板にｎＭＯＳ形成領域１０ａ、埋込素子分離領域２０およびｐＭＯＳ形成領域１０ｂが形成されている。Ｓｉ基板を熱酸化して、０．５ｎｍのＳｉＯ₂膜を形成し、続けて、３００℃、１２５ｍＴｏｒｒの雰囲気で、四塩化ハフニウム（ＨｆＣｌ₄）と水蒸気（Ｈ₂Ｏ）を原料として原子層成長（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ＨｆＯ₂膜を３ｎｍ形成する。さらに、８００℃、７６０ｍＴｏｒｒの酸素（Ｏ₂）／窒素（Ｎ₂ ）雰囲気中（Ｏ₂＝０．２％）で５秒間熱処理し、Ｓｉ基板上にゲート絶縁膜として、ＨｆＯ₂／ＳｉＯ₂膜３５を形成する。ＨｆＯ₂／ＳｉＯ₂膜３５上に、金属ゲート電極層として、四塩化チタン（ＴｉＣｌ₄ ）とアンモニア（ＮＨ₃ ）を原料として、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法にて、ＴｉＮ層４５ａを１０ｎｍ形成する。そして、マスク層として、テトラエトキシシラン（ＴＥＯＳ）とＯ₂を原料として、ＣＶＤ法を用いて、ＳｉＯ₂層５５ａを３０ｎｍ形成する（図１（Ａ））。なお、ＳｉＯ₂層５５ａの形成は、酸化性ガスが含まれない雰囲気で行うことにより、ＴｉＮ層４５ａの表面の酸化を抑制することができ、金属ゲート電極部のゲート抵抗の増加を低減することが可能となる。

次に、フォトリソグラフィ工程により、ＳｉＯ₂層５５ａ上にフォトレジストパターン６０ｇを形成する。フォトレジストパターン６０ｇをマスクとして、ｐＭＯＳ形成領域１０ｂのＳｉＯ₂層５５ａをドライエッチングにより除去し、ｎＭＯＳ形成領域１０ａにＳｉＯ₂層５６ａを形成する（図１（Ｂ））。

ＳｉＯ₂層５６ａの形成後、フォトレジストパターン６０ｇをアッシングにより除去する。そして、薬液として８０℃のＨ₂ＳＯ₄および過酸化水素溶液（Ｈ₂Ｏ₂ ）を用いて、ｐＭＯＳ形成領域１０ｂのＴｉＮ層４５ａを除去し、ｎＭＯＳ形成領域１０ａにＴｉＮ層４６ａを形成する（図１（Ｃ））。

ＴｉＮ層４６ａの形成後、金属ゲート電極層として、ＳｉＯ₂層５６ａ上およびｐＭＯＳ形成領域１０ｂのＨｆＯ₂／ＳｉＯ₂膜３５上に、ＴａＳｉＮ層４５ｂをスパッタ法により２５ｎｍ形成し、さらに、マスク層として、ＴＥＯＳとＯ₂を原料としたＣＶＤ法によりＳｉＯ₂層５５ｂを３０ｎｍ形成する（図２（Ａ））。

その後、フォトリソグラフィ工程により、ｐＭＯＳ形成領域１０ｂにフォトレジストパターン６０ｈを形成する（図２（Ｂ））。
フォトレジストパターン６０ｈをマスクとして、ドライエッチングによりｎＭＯＳ形成領域１０ａのＳｉＯ₂層５５ｂおよびｎＭＯＳ形成領域１０ａのＴａＳｉＮ層４５ｂを除去し、ｐＭＯＳ形成領域１０ｂにＳｉＯ₂層５６ｂおよびｐＭＯＳ形成領域１０ｂにＴａＳｉＮ層４６ｂを形成する。続けて、フォトレジストパターン６０ｈをアッシングにより除去する（図２（Ｃ））。

そして、希釈フッ化水素溶液（ｄＨＦ）に浸し、ＳｉＯ₂層５６ａおよびＳｉＯ₂層５６ｂを除去する（図３（Ａ））。
その後、第１の実施の形態の場合と同様に、低抵抗の金属ゲート電極として、窒化タンタル（ＴａＮ）層４５ｃをスパッタ法により、５０ｎｍ形成する。続いて、マスク層として、ヘキサクロロジシラン（ＨＣＤＳ）とＮＨ₃を原料として、ＣＶＤ法にて、窒化シリコン（ＳｉＮ）層５５ｃを５０ｎｍ形成する（図３（Ｂ））。なお、本実施の形態においては、金属ゲート電極部を２層の金属ゲート電極により構成しているが、必要に応じて、３層以上の金属ゲート電極により構成させることも可能である。

フォトリソグラフィ工程およびドライエッチングにより、ＳｉＮ層５５ｃ、ＴａＮ層４５ｃ、ＴｉＮ層４６ａ、ＴａＳｉＮ層４６ｂおよびＨｆＯ₂／ＳｉＯ₂膜３５を加工する。よって、ｎＭＯＳ形成領域１０ａの金属ゲート電極部は、ＴｉＮ層４７ａおよびＴａＮ層４７ｃにより構成され、ｐＭＯＳ形成領域１０ｂの金属ゲート電極部は、ＴａＳｉＮ層４７ｂおよびＴａＮ層４７ｃにより構成され、そしてゲート絶縁膜として、ＨｆＯ₂／ＳｉＯ₂膜３７が形成される。最後に、酸化膜（図示せず）を形成し、エッチングにより、側壁絶縁膜８０を形成する。ｎＭＯＳ形成領域１０ａおよびｐＭＯＳ形成領域１０ｂにそれぞれ砒素（Ａｓ）イオンおよびフッ化硼素（ＢＦ₂ ）イオンを注入して、ソース／ドレイン領域９０を形成する（図３（Ｃ））。

以上の工程により、ｎＭＯＳ形成領域１０ａおよびｐＭＯＳ形成領域１０ｂにそれぞれ２層の金属ゲート電極が形成される。
本実施の形態によれば、金属ゲート電極層である、ＴｉＮ層４６ａ上およびＴａＳｉＮ層４６ｂ上にマスク層として、ＳｉＯ₂層５６ａおよびＳｉＯ₂層５６ｂが形成される。このため、ドライエッチングやフォトレジストパターン除去のためのアッシングに長時間さらされても、マスク層によってＴｉＮ層４６ａおよびＴａＳｉＮ層４６ｂへの損傷を防止することができる。さらに、ｎＭＯＳ形成領域１０ａおよびｐＭＯＳ形成領域１０ｂに同一層数の金属ゲート電極部を形成することができる。このため、金属ゲート電極部形成のためのエッチング時のＨｆＯ₂／酸窒化シリコン（ＳｉＯＮ）膜３５や半導体基板への損傷を最小に抑えることが可能となる。また、ｐＭＯＳ形成領域１０ｂのＴｉＮ層４５ａをＨ₂ＳＯ₄およびＨ₂Ｏ₂を用いて除去するため、ＨｆＯ₂／ＳｉＯ₂膜３５の削りや表面の変質などの損傷を抑制することができる。このため、ＴｉＮ層４６ａ表面、ＴａＳｉＮ層４６ｂ表面およびＨｆＯ₂／ＳｉＯ₂膜３５の変質が抑制され、ゲート電流やゲート抵抗の増加などを防ぐことが可能となる。

以上のことから、金属ゲート電極層、ゲート絶縁膜および半導体基板へのアッシングやドライエッチングなどによる損傷を防ぐことにより、本実施の形態により形成される金属ゲート電極のリーク電流やゲート抵抗の増加などを抑制でき、高性能で信頼性が高い半導体装置の製造方法を提供できる。

なお、本実施の形態において、ゲート絶縁膜、金属ゲート電極層およびマスク層に用いた材料およびその形成方法などの代わりに、以下の材料および形成方法などを用いても、同様の効果を得ることができる。

ゲート絶縁膜として、ＨｆＯ₂／ＳｉＯ₂膜３５に対し、Ｓｉ基板を熱酸化して、０．５ｎｍのＳｉＯ₂膜を成長させた後、２８０℃、０．３Ｔｏｒｒの雰囲気でテトラ−ターシャル−ブトキン−ハフニウム（ＨＴＢ）とジシラン（Ｓｉ₂Ｈ₆ ）を原料とした有機金属化学気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法により、ハフニウム酸化シリコン（ＨｆＳｉＯ）膜を２．５ｎｍ形成し、さらに、７００℃、０．７６ＴｏｒｒのＮＨ₃／Ｎ₂雰囲気で熱処理し、ＨｆＳｉＯ膜にＮ₂を導入し、ハフニウム酸窒化シリコン（ＨｆＳｉＯＮ）膜とする。

金属ゲート電極層として、ＴｉＮ層４５ａに対し、スパッタ法により２０ｎｍ形成されたＷ層とする。
マスク層として、ＳｉＯ₂層５５ａおよびＳｉＯ₂層５５ｂに対し、ＨＣＤＳとＮＨ₃を原料としたＣＶＤ法により５０ｎｍ形成されたＳｉＮ層とする。

金属ゲート電極層を除去する薬液として、８０℃の硫酸（Ｈ₂ＳＯ₄ ）およびＨ₂Ｏ₂に対し、６０℃のＨ₂Ｏ₂／Ｈ₂Ｏとする。
金属ゲート電極層として、ＴａＳｉＮ層４５ｂに対し、スパッタ法により５０ｎｍ形成されたタンタルシリコン（ＴａＳｉ）層とする。

マスク層を除去する薬液として、Ｈ₂ＳＯ₄およびＨ₂Ｏ₂に対し、ｄＨＦとする。
金属ゲート電極として、ＴａＮ層４５ｃに対し、スパッタ法により、５ｎｍ〜５０ｎｍ形成されたＷ層とする。

本実施の形態の半導体装置の製造方法の各工程における断面模式図（その１）である。 本実施の形態の半導体装置の製造方法の各工程における断面模式図（その２）である。 本実施の形態の半導体装置の製造方法の各工程における断面模式図（その３）である。 金属ゲート電極を有する従来の半導体装置の製造方法の１つ目の例を示す断面模式図（その１）である。 金属ゲート電極を有する従来の半導体装置の製造方法の１つ目の例を示す断面模式図（その２）である。 金属ゲート電極を有する従来の半導体装置の製造方法の２つ目の例を示す断面模式図（その１）である。 金属ゲート電極を有する従来の半導体装置の製造方法の２つ目の例を示す断面模式図（その２）である。

１０ａ ｎＭＯＳ形成領域
１０ｂ ｐＭＯＳ形成領域
２０ 埋込素子分離領域
３５，３７ ＨｆＯ ₂ ／ＳｉＯ ₂ 膜
４５ａ，４６ａ，４７ａ ＴｉＮ層
４５ｂ，４６ｂ，４７ｂ ＴａＳｉＮ層
４５ｃ，４７ｃ ＴａＮ層
５５ａ，５５ｂ，５６ａ，５６ｂ ＳｉＯ ₂ 層
５５ｃ ＳｉＮ層
６０ｇ，６０ｈ フォトレジストパターン
８０ 側壁絶縁膜
９０ ソース／ドレイン領域

Claims (5)

1. ゲート電極部に金属材料を用いた半導体装置の製造方法において、
   半導体基板上に形成したゲート絶縁膜上に第１の金属ゲート電極層を形成する工程と、
   前記第１の金属ゲート電極層の形成後に、前記第１の金属ゲート電極層上に第１のマスク層を形成する工程と、
   前記第１のマスク層の形成後に、第１の半導体素子形成領域をマスクする第１のレジストマスクを形成する工程と、
   前記第１のレジストマスクの形成後に、前記第１のレジストマスクをマスクとして、第２の半導体素子形成領域の前記第１のマスク層を除去する工程と、
   前記第２の半導体素子形成領域の前記第１のマスク層の除去後に、前記第１のレジストマスクを除去する工程と、
   前記第１のレジストマスクの除去後に、前記第１の半導体素子形成領域の前記第１のマスク層をマスクとして、薬液処理により前記第２の半導体素子形成領域の前記第１の金属ゲート電極層を除去する工程と、
   前記第２の半導体素子形成領域の前記第１の金属ゲート電極層の除去後に、前記第１のマスク層上および前記ゲート絶縁膜上に第２の金属ゲート電極層を形成する工程と、
   前記第２の金属ゲート電極層の形成後に、前記第２の金属ゲート電極層上に第２のマスク層を形成する工程と、
   前記第２のマスク層の形成後に、前記第２の半導体素子形成領域をマスクする第２のレジストマスクを形成する工程と、
   前記第２のレジストマスクの形成後に、前記第２のレジストマスクをマスクとして前記第１の半導体素子形成領域の前記第２のマスク層および前記第２の金属ゲート電極層を除去する工程と、
   前記第１の半導体素子形成領域の前記第２のマスク層および前記第２の金属ゲート電極層の除去後に、前記第２のレジストマスクを除去する工程と、
   前記第２のレジストマスクの除去後に、前記第２の半導体素子形成領域の前記第２のマスク層および前記第１の半導体素子形成領域の前記第１のマスク層を薬液処理により除去する工程と、
   前記第２の半導体素子形成領域の前記第２のマスク層および前記第１の半導体素子形成領域の前記第１のマスク層の除去後に、前記第１の金属ゲート電極層および前記第２の金属ゲート電極層上に１または複数層の他の金属ゲート電極層を形成する工程と、
   前記１または複数層の他の金属ゲート電極層の形成後に、フォトリソグラフィおよびエッチングにより、前記第１の金属ゲート電極層、前記第２の金属ゲート電極層および前記１または複数層の他の金属ゲート電極層を加工して、前記第１の半導体素子形成領域および前記第２の半導体素子形成領域に金属電極部を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記第１のマスク層および前記第２のマスク層は、酸化性ガスが含まれない雰囲気中で、形成されることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記ゲート絶縁膜が酸化ハフニウムにより構成される場合、前記第２の半導体素子形成領域の前記第１の金属ゲート電極層の除去を、フッ化水素溶液を用いて行うことを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記ゲート絶縁膜が酸窒化シリコンまたはハフニウム酸窒化シリコンにより構成される場合、前記第２の半導体素子形成領域の前記第１の金属ゲート電極層の除去を、過酸化水素溶液を用いて行うことを特徴とする請求項１記載の半導体装置の製造方法。
5. 前記他の金属ゲート電極層の金属材料の抵抗が、前記第１の金属ゲート電極層および前記第２の金属ゲート電極層の金属材料の抵抗よりも低く、かつ、前記第１の金属ゲート電極層および前記第２の金属ゲート電極層の膜厚が５ｎｍ〜５０ｎｍであることを特徴とする請求項１記載の半導体装置の製造方法。

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