以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は以下に示す実施形態に限定されない。例えば、膜厚及び濃度などはそれぞれ以下に示す数値に限定されず、また、成膜方法及びエッチング方法などは以下に示す方法に限定されない。また、以下では、同一の部材に対して同一の符号を付け、説明を省略する場合がある。
また、以下の実施形態では、N型MISFETにおける構成部材とP型MISFETにおける構成部材とを区別するために、原則として、N型MISFETにおける構成部材の先頭に「第1の」を付け、P型MISFETにおける構成部材の先頭に「第2の」を付けている。しかし、特許請求の範囲との関係では、特許請求の範囲における「第1導電型の第1のトランジスタ」は、以下の第1の実施形態では「N型MISFET」であるが、後述の第2の実施形態では「P型MISFET」である。また、特許請求の範囲における「第2導電型の第2のトランジスタ」は、以下の第1の実施形態では「P型MISFET」であるが、後述の第2の実施形態では「N型MISFET」である。
(第1の実施形態)
本発明の第1の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
まず、本発明の第1の実施形態に係る半導体装置の構造について、図1を参照しながら説明する。図1は、第1の実施形態に係る半導体装置の断面構成を示している。なお、図中において、左側に示す「NTr」とはN型MISFETが形成されるN型MISFET形成領域NTrを示し、右側に示す「PTr」とはP型MISFETが形成されるP型MISFET形成領域PTrを示している。
図1に示すように、半導体基板10の上部(半導体領域)には、p型ウェル領域12aが形成された第1の活性領域10aとn型ウェル領域12bが形成された第2の活性領域10bとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域11が形成されている。そして、半導体装置は、N型MISFET形成領域NTrの第1の活性領域10a上に設けられたN型MISFET(N型MISトランジスタ)と、P型MISFET形成領域PTrの第2の活性領域10b上に設けられたP型MISFET(P型MISトランジスタ)とを備えている。
N型MISFETは、第1の活性領域10a上に形成された第1のゲート絶縁膜13aと、第1のゲート絶縁膜13a上に形成された第1のゲート電極30aと、第1のゲート電極30aの側面上に第1のオフセットスペーサ20aを介して形成され、断面形状がL字状の第1の内側サイドウォール22aと第1の外側サイドウォール23aとからなる第1のサイドウォール24aと、第1の活性領域10aにおける第1のゲート電極30aの側方下の領域に形成された接合深さの比較的浅いn型エクステンション領域21aと、第1の活性領域10aにおける第1のサイドウォール24aの外側方下の領域に形成された接合深さの比較的深いn型ソースドレイン領域25aと、n型ソースドレイン領域25a上及び第1のゲート電極30a上に形成されたシリサイド層26とを備えている。
第1のゲート絶縁膜13aは、下側(第1の活性領域10a側)から順次形成された,酸窒化シリコン(SiON)からなる第1の下地膜(図示せず)と、第1の金属であるランタン(La)を含有する窒化ハフニウムシリケート(HfSiON)からなる第1の高誘電体膜とで構成されている。第1の高誘電体膜は、比誘電率がシリコン酸化膜またはシリコン酸窒化膜よりも大きな絶縁膜であり、比誘電率が8以上の金属酸化物、金属酸窒化物、シリケートまたは窒素含有シリケートを含む高誘電体材料からなる。高誘電体材料としては、ハフニウム(Hf)、ジルコニウム(Zr)またはイットリウム(Y)などの金属の酸化物、酸窒化物、シリケートまたは窒素含有シリケートを挙げることができ、上述のHfSiONは、その一例である。
第1のゲート電極30aは、下側(第1のゲート絶縁膜13a側)から順次形成された,第2の金属であるアルミニウム(Al)を含有する窒化タンタル(TaN;導電材料)からなり膜厚が4nmの下層導電膜15aと、窒化チタン(TiN)からなり膜厚が11nmの第1の導電膜18aと、ポリシリコンからなり膜厚が90nmの第1のシリコン膜19aとで構成されており、第1のシリコン膜19a上にはシリサイド層26が形成されている。
P型MISFETは、第2の活性領域10b上に形成された第2のゲート絶縁膜13bと、第2のゲート絶縁膜13b上に形成された第2のゲート電極30bと、第2のゲート電極30bの側面上に第2のオフセットスペーサ20bを介して形成され、断面形状がL字状の第2の内側サイドウォール22bと第2の外側サイドウォール23bとからなる第2のサイドウォール24bと、第2の活性領域10bにおける第2のゲート電極30bの側方下の領域に形成された接合深さの比較的浅いp型エクステンション領域21bと、第2の活性領域10bにおける第2のサイドウォール24bの外側方下の領域に形成された接合深さの比較的深いp型ソースドレイン領域25bと、p型ソースドレイン領域25b上及び第2のゲート電極30b上に形成されたシリサイド層26とを備えている。
第2のゲート絶縁膜13bは、下側(第2の活性領域10b側)から順次形成された,SiONからなる第2の下地膜(図示せず)と、第2の金属であるAlを含有するHfSiONからなる第2の高誘電体膜とで構成されている。第2の高誘電体膜は、第1の高誘電体膜と同一の高誘電体材料からなる。
第2のゲート電極30bは、下側(第2のゲート絶縁膜13b側)から順次形成された,TiNからなり膜厚が11nmの第2の導電膜18bと、ポリシリコンからなり膜厚が90nmの第2のシリコン膜19bとで構成されており、第2のシリコン膜19b上にはシリサイド層26が形成されている。第2の導電膜18bは第1の導電膜18aと同一の材料からなり、第2のシリコン膜19bは第1のシリコン膜19aと同一の材料からなる。このように、第2のゲート電極30bは第1のゲート電極30aとは異なり下層導電膜を有していないので、第1のゲート電極30aの膜厚は第2のゲート電極30bの膜厚よりも厚くなる。
本実施形態に係る半導体装置の構造上の特徴は、以下に示す点である。
本実施形態に係る半導体装置は、N型MISFETとP型MISFETとが互いに最適な特性を有するゲート絶縁膜及びゲート電極を備えたCMISFETである。
具体的には、N型MISFETにおける第1のゲート絶縁膜13aの第1の高誘電体膜は、第1の金属であるLaを含有している。また、P型MISFETにおける第2のゲート絶縁膜13bの第2の高誘電体膜は、第2の金属であるAlを含有している。なお、第1の高誘電体膜は第2の金属であるAlを含有しておらず、第2の高誘電体膜は第1の金属であるLaを含有していない。
第1の金属は、高誘電体膜への添加によりトランジスタの実効仕事関数を低下させる金属であり、第1の金属としては、上述のLaの他には、例えばLa以外のランタノイド系元素、スカンジウム(Sc)、ストロンチウム(Sr)またはマグネシウム(Mg)などを用いることができる。一方、第2の金属は、高誘電体膜への添加によりトランジスタの実効仕事関数を高くする金属であり、第2の金属としては、上述のAlの他にタンタル(Ta)などを用いることができる。これにより、N型MISFETの実効仕事関数をP型MISFETの実効仕事関数よりも低くすることができる。具体的には、N型MISFETの実効仕事関数を、ミッドギャップ(4.6eV程度)よりも低くすることができ、好ましくは4.4eV以下にすることができ、一方、P型MISFETの実効仕事関数を、ミッドギャップ(4.6eV程度)よりも高くすることができ、好ましくは4.75eV以上にすることができる。従って、N型MISFET及びP型MISFETのそれぞれの閾値電圧を低くすることができる。
ここで、MISFETでは、一般に、様々な要因によりゲート電極の仕事関数とは異なる仕事関数を示すため、ゲート電極の仕事関数と区別するために「実効仕事関数」と表記している。また、「ミッドギャップ」はシリコンのバンドギャップの中間値であり、その数値は上述の通り4.6eV程度である。
後述の製造方法で示すように、熱処理により、第1の金属は高誘電体膜13のうち第1の活性領域10aの上に存在する部分へ拡散し、第2の金属は高誘電体膜13のうち第2の活性領域10bの上に存在する部分へ拡散する。そのため、熱処理の条件が異なれば、N型MISFETにおける第1の金属の分布などが異なると考えられ、また、P型MISFETにおける第2の金属の分布などが異なると考えられる。しかし、何れの場合であっても、N型MISFETにおける第1のゲート絶縁膜13aの第1の高誘電体膜内に第1の金属が含有されており、且つ、P型MISFETにおける第2のゲート絶縁膜13bの第2の高誘電体膜内に第2の金属が含有されていれば、N型MISFETの実効仕事関数をP型MISFETの実効仕事関数よりも低くすることができる。以下では、N型MISFETにおける第1の金属の分布などおよびP型MISFETにおける第2の金属の分布などの一例を示す。
N型MISFETにおける第1の金属の分布の一例としては、第1の金属は、第1の高誘電体材料と均一に混ざり合っていても良く、第1のゲート絶縁膜13aの第1の高誘電体膜内に層状に存在していても良く、第1のゲート絶縁膜13aの第1の高誘電体膜の上部に多く存在していても良く、第1のゲート絶縁膜13aの第1の高誘電体膜の下部に沈降していても良く、さらには第1のゲート電極30aの下層導電膜15a内にも含有される場合がある。
なお、N型MISFETでは、上述のように、第1のゲート電極30aの下層導電膜15a内に第2の金属が含有されている。また、N型MISFETでは、第2の金属が第1のゲート電極30aの第1の導電膜18a内にも含有されている場合がある。さらに、N型MISFETでは、第1のゲート電極30aにおける下層導電膜15aと第1の導電膜18aとの間に、下層導電膜15aを構成する導電材料と第2の金属とを含む膜が形成される場合がある。しかし、N型MISFETの実効仕事関数をP型MISFETの実効仕事関数よりも低くするという効果を得るためには、第2の金属は第1のゲート電極30aの下層導電膜15a及び第1の導電膜18aには含有されていない方が好ましく、下層導電膜15aを構成する導電材料と第2の金属とを含む膜が第1のゲート電極30aにおける下層導電膜15aと第1の導電膜18aとの間に形成されていない方が好ましい。
P型MISFETにおける第2の金属の分布の一例としては、第2の金属は、第2の高誘電体材料と均一に混ざり合っていても良く、第2のゲート絶縁膜13bの第2の高誘電体膜内に層状に存在していても良く、第2のゲート絶縁膜13bの第2の高誘電体膜の上部に多く存在していても良く、第2のゲート絶縁膜13bの第2の高誘電体膜の下部に沈降していても良く、さらには第2の導電膜18b内にも含有される場合がある。
以上説明したように、本実施形態に係る半導体装置では、N型MISFETにおける第1のゲート絶縁膜13aの第1の高誘電体膜は第1の金属を含有しており、第1の金属が高誘電体膜に添加されるとトランジスタの実効仕事関数が低くなる。また、P型MISFETにおける第2のゲート絶縁膜13bの第2の高誘電体膜は第2の金属を含有しており、第2の金属が高誘電体膜に添加されるとトランジスタの実効仕事関数が高くなる。これにより、N型MISFETの実効仕事関数をP型MISFETの実効仕事関数よりも低くすることができ、よって、N型MISFET及びP型MISFETのそれぞれの閾値電圧を低くすることができる。このように、本実施形態では、N型MISFETとP型MISFETとが互いに最適な特性を有するゲート絶縁膜及びゲート電極を備えたCMISFETを実現することができる。
さらに、本実施形態に係る半導体装置では、第1のゲート絶縁膜13aの第1の高誘電体膜は、第2のゲート絶縁膜13bの第2の高誘電体膜と同一の材料からなる。そのため、以下で示すように、半導体基板10の上に高誘電体膜13を形成した工程からパターニングによりゲート電極及びゲート絶縁膜を形成する工程までの間、素子分離領域11の上面が露出することを防止できる。よって、本実施形態に係る半導体装置は、素子分離領域11の上面にアンダーカット部が形成されることなく製造されるので、素子分離領域11の上面にポリシリコンからなる残渣が生じることなく製造される。これについては、以下で示す半導体装置の製造方法において説明する。
以下に、本発明の第1の実施形態に係る半導体装置の製造方法について説明する。図2(a)〜(d)及び図3(a)〜(c)は、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
まず、図2(a)に示すように、埋め込み素子分離(Shallow Trench Isolation :STI)法により、p型シリコンからなる半導体基板10の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域11を選択的に形成する。これにより、N型MISFET形成領域NTrには、素子分離領域11によって囲まれた半導体基板10からなる第1の活性領域10aが形成され、P型MISFET形成領域PTrには、素子分離領域11によって囲まれた半導体基板10からなる第2の活性領域10bが形成される。その後、半導体基板10におけるN型MISFET形成領域NTrにp型ウェル領域12aを形成する一方、半導体基板10におけるP型MISFET形成領域PTrにn型ウェル領域12bを形成する。
その後、半導体基板10の上面全体に膜厚が1.6nmのシリコン酸窒化膜(SiON膜)からなる下地膜(図示せず)を形成した後、例えば有機金属気相堆積(Metal Organic Chemical Vapor Deposition : MOCVD)法により、下地膜上に膜厚が2nmのHfSiON膜からなる高誘電体膜13を形成する(工程(a))。これにより、図2(a)に示すように、高誘電体膜13は、第1の活性領域10aの上及び第2の活性領域10bの上だけでなく素子分離領域11の上にも形成される。ここで、高誘電体膜13としては、上述のように、比誘電率がシリコン酸化膜やシリコン窒化膜よりも高く、比誘電率が8以上の金属酸化物、金属酸窒化物、シリケートまたは窒素含有シリケートを含む高誘電体材料からなる絶縁膜を用いることが望ましい。その後、高誘電体膜13上に、膜厚が0.5nmのLa2O3からなる第1の材料膜14を形成する。ここで、第1の材料膜14としては、La2O3膜に限定されず、後の熱処理工程(図2(d)に示す工程)において、高誘電体膜13へ拡散したときにトランジスタの実効仕事関数を低くする(具体的にはミッドギャップよりも低くする、好ましくは4.4eV以下にする)金属(つまり、第1の金属)が含有された膜を用いればよい。続いて、第1の材料膜14上に、例えばPVD(Physical Vapor Deposition)法により、膜厚が4nmのTaNからなる下層導電膜15を形成する。この後、フォトリソグラフィ法により、下層導電膜15上に、下層導電膜15のうち第1の活性領域10aの上に形成された部分を覆う一方、下層導電膜15のうち第2の活性領域10bの上に形成された部分を露出するように、レジストパターン16を形成する。
次に、図2(b)に示すように、レジストパターン16をマスクとして、下層導電膜15及び第1の材料膜14のそれぞれのうち第2の活性領域10bの上に形成された部分を除去する。これにより、第1の活性領域10a上には、下地膜(不図示)、高誘電体膜13、第1の材料膜14及び下層導電膜15が順次形成される一方(工程(b))、第2の活性領域10b上には、下地膜(不図示)及び高誘電体膜13が順次形成される。TaNからなる下層導電膜15の除去は、硫酸(H2 SO4)を主成分とする薬液を用いたウェットエッチングにより行えばよい。La2O3からなる第1の材料膜14の除去は、塩酸(HCl)を主成分とする薬液を用いたウェットエッチングにより行えばよい。ここで、HfSiONとLa2O3とでは、La2O3を除去する薬液(本実施形態ではHCl)に対するエッチングレートが大きく異なり、La2O3を除去する薬液に対するエッチング選択比(La2O3のエッチングレートに対するHfSiONのエッチングレートの割合)が小さいため、素子分離領域11の上において下層導電膜15及び第1の材料膜14だけを除去して高誘電体膜13を残存させるということを容易に行うことができる。このように、このエッチング工程では高誘電体膜13が除去されないので、素子分離領域11の上面の露出を防止でき、よって、素子分離領域11の上面にアンダーカット部が形成されることを抑制できる。
次に、図2(c)に示すように、高誘電体膜13のうち第2の活性領域10bの上に設けられた部分の上及び下層導電膜15上に、例えば化学気相堆積(CVD;Chemical Vapor Deposition)法により膜厚が0.5nmのAl2O3からなる第2の材料膜17を形成する(工程(c))。ここで、第2の材料膜17としては、Al2O3膜に限定されず、後の熱処理工程(図2(d)に示す工程)において、高誘電体膜13へ拡散したときにトランジスタの実効仕事関数を高くする(具体的にはミッドギャップよりも高くする、好ましくは4.75eV以下にする)金属(つまり、第2の金属)が含有された膜を用いればよい。その後、第2の材料膜17上に、例えば物理蒸着(PVD)法により膜厚が11nmのTiNからなる導電膜18を形成する(工程(d))。
次に、図2(d)に示すように、半導体基板10に対して例えば800℃10分の熱処理を施す(工程(g))。すると、第1の金属であるLaが第1の材料膜14内から高誘電体膜13のうち第1の活性領域10aの上に形成された部分へ拡散し、これにより、Laを含有する高誘電体膜13Aが第1の活性領域10aの上に形成される。また、第2の金属であるAlが第2の材料膜17内から高誘電体膜13のうち第2の活性領域10bの上に形成された部分へ拡散し、これにより、Alを含有する高誘電体膜13Bが第2の活性領域10bの上に形成される。また、第2の金属は第2の材料膜17内から下層導電膜15内へも拡散し、それにより、Alを含有する下層導電膜15AがLaを含有する高誘電体膜13A上に形成される。なお、N型MISFETの実効仕事関数をP型MISFETの実効仕事関数よりも低くするという効果を得るためには、第2の金属を第2の材料膜17内から下層導電膜15へ拡散させない方が好ましい。そのため、図2(c)に示す工程では、下層導電膜15上には第2の材料膜17を設けない方が好ましい。
この熱処理工程における熱処理の条件によっては、第1の金属は、Laを含有する高誘電体膜13A内において高誘電体膜13を構成する高誘電体材料と均一に混ざり合って存在する場合もあれば、Laを含有する高誘電体膜13A内において層状に存在する場合もあれば、Laを含有する高誘電体膜13Aの上部に多く存在する場合もあれば、Laを含有する高誘電体膜13Aの下部に沈降する場合もあり、第1の材料膜14内から下層導電膜15へ拡散する場合もある。
同様に、熱処理工程における熱処理の条件によっては、第2の金属は、Alを含有する高誘電体膜13B内において高誘電体膜13を構成する高誘電体材料と均一に混ざり合って存在する場合もあれば、Alを含有する高誘電体膜13B内において層状に存在する場合もあれば、Alを含有する高誘電体膜13Bの上部に多く存在する場合もあれば、Alを含有する高誘電体膜13Bの下部に沈降する場合もあり、第2の材料膜17内から導電膜18へ拡散する場合もある。
また、熱処理工程における熱処理の条件によっては、熱処理工程が終了すると、図2(d)で示すように第1の材料膜14が消失する場合もあれば、不図示であるが第1の材料膜14が残存してLaを含有する高誘電体膜13Aと一体化する場合もある。
同様に、熱処理工程における熱処理の条件によっては、熱処理工程が終了すると、図2(d)で示すように第2の材料膜17が消失する場合もあれば、不図示であるが第2の材料膜17が残存してAlを含有する高誘電体膜13Bと一体化する場合もある。また、下層導電膜15を構成する導電材料と第2の金属とを含有する膜がAlを含有する下層導電膜15Aと導電膜18との間に残存する場合もある。しかし、N型MISFETの実効仕事関数をP型MISFETよりも低くするという効果を得るためには、下層導電膜15を構成する導電材料と第2の金属とを含有する膜をAlを含有する下層導電膜15Aと導電膜18との間に残存させない方が好ましく、図2(c)に示す工程では下層導電膜15上には第2の材料膜17を設けない方が好ましい。
次に、図3(a)に示すように、導電膜18上に膜厚が90nmのシリコン膜19を形成する(工程(e))。このとき、素子分離領域11の上面にはアンダーカット部が形成されていないので、素子分離領域11の上面にシリコン膜19が堆積されることを防止できる。従って、次工程においてシリコン膜19をエッチングしてもその残渣が素子分離領域11の上面に生じることを防止できる。
次に、図3(b)に示すように、ゲートパターン形状を有するレジスト(図示せず)を用いて、ドライエッチング法により、シリコン膜19、導電膜18、Alを含有する下層導電膜15A、Laを含有する高誘電体膜13A及びAlを含有する高誘電体膜13Bをパターニングする(工程(f))。これにより、第1の活性領域10a上には、順に、第1の下地膜とLaを含有する高誘電体膜13Aとからなる第1のゲート絶縁膜13aと、Alを含有する下層導電膜15Aからなる下層導電膜15aと第1の導電膜18aと第1のシリコン膜19aとからなる第1のゲート電極30aとが形成される。一方、第2の活性領域10b上には、順に、第2の下地膜とAlを含有する高誘電体膜13Bとからなる第2のゲート絶縁膜13bと、第2の導電膜18bと第2のシリコン膜19bとからなる第2のゲート電極30bとが形成される。
次に、図3(c)に示すように、第1及び第2のゲート電極30a,30bの側面上にそれぞれ第1及び第2のオフセットスペーサ20a,20bを形成した後、第1の活性領域10aにおける第1のゲート電極30aの側方下の領域にn型エクステンション領域21aを形成する一方、第2の活性領域10bにおける第2のゲート電極30bの側方下の領域にp型エクステンション領域21bを形成する。その後、第1のゲート電極30aの側面上に第1のオフセットスペーサ20aを介してL字状の第1の内側サイドウォール22a及び第1の外側サイドウォール23aからなる第1のサイドウォール24aを形成する一方、第2のゲート電極30bの側面上に第2のオフセットスペーサ20bを介してL字状の第2の内側サイドウォール22b及び第2の外側サイドウォール23bからなる第2のサイドウォール24bを形成する。その後、第1の活性領域10aにおける第1のサイドウォール24aの外側方下の領域にn型ソースドレイン領域25aを形成する一方、第2の活性領域10bにおける第2のサイドウォール24bの外側方下の領域にp型ソースドレイン領域25bを形成する。続いて、第1のゲート電極30aの第1のシリコン膜19a、第2のゲート電極30bの第2のシリコン膜19b、n型ソースドレイン領域25a及びp型ソースドレイン領域25bの各上部に、それぞれニッケルシリサイド等からなるシリサイド層26を形成する。このようにして、第1の活性領域10a上にN型MISFETが形成され、第2の活性領域10b上にP型MISFETが形成された半導体装置が得られる。
以上説明したように、本実施形態に係る半導体装置の製造方法によれば、図2(a)に示す工程において、半導体基板10の上面全体を覆うように高誘電体膜13を形成する。その後、図2(b)に示す工程では、下層導電膜15及び第1の材料膜14を選択的に除去するが高誘電体膜13は除去されないので、素子分離領域11の上面は高誘電体膜13に覆われたままであり、よって、素子分離領域11の上面にアンダーカット部が形成されることを防止できる。従って、図3(a)に示す工程でシリコン膜19を堆積させた後、図3(b)に示す工程でそのシリコン膜をエッチングしても、素子分離領域11の上面にポリシリコンからなる残渣が発生することを防止できる。これにより、本実施形態に係る半導体装置の製造方法では、従来の半導体装置において不良の原因となっていたゲート電極材料の残渣が素子分離領域11の上面に発生することを抑制することができる。
また、本実施形態に係る半導体装置の製造方法によれば、図2(a)に示す工程では、半導体基板10の上面全体を覆うように高誘電体膜13を形成するので、第1の活性領域10aの上にも第2の活性領域10bの上にも高誘電体膜13が形成される。しかし、図2(d)に示す工程において、第1の金属を高誘電体膜13のうち第1の活性領域10aの上に形成された部分へ拡散させ、第2の金属を高誘電体膜13のうち第2の活性領域10bの上に形成された部分へ拡散させている。第1の金属は高誘電体膜への拡散によりトランジスタの実効仕事関数を低くする金属であり、一方、第2の金属は高誘電体膜への拡散によりトランジスタの実効仕事関数を高くする金属である。よって、N型MISFETの実効仕事関数をP型MISFETの実効仕事関数よりも低くすることができるので、N型MISFET及びP型MISFETのそれぞれの閾値電圧を低くすることができる。
その上、本実施形態に係る半導体装置の製造方法によれば、第2の活性領域10bでは、下層導電膜15及び第1の材料膜14を選択除去した後、第2の材料膜17を形成している(図2(c))。このため、第2の活性領域10bでは、下層導電膜15及び第1の材料膜14を選択除去する際に高誘電体膜13に膜減り及びダメージが発生したとしても、高誘電体膜13に発生した膜減り及びダメージの影響をキャンセルするように第2の材料膜17を形成することができる。従って、第2の活性領域10bの上に、信頼性の高い第2のゲート絶縁膜13bを形成することが可能となる。
以上をまとめると、本実施形態に係る半導体装置及びその製造方法では、N型MISFET及びP型MISFETのそれぞれの閾値電圧を低くすることができ、さらには、従来の半導体装置において不良の原因となっていたゲート電極材料の残渣を素子分離領域11の上面に発生させることなく半導体装置を製造することができる。
(第2の実施形態)
本発明の第2の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
まず、本発明の第2の実施形態に係る半導体装置の構造について、図4を参照しながら説明する。図4は、本発明の第2の実施形態に係る半導体装置の断面構成を示している。なお、図中において、左側に示す「NTr」とはN型MISFETが形成されるN型MISFET形成領域NTrを示し、右側に示す「PTr」とはP型MISFETが形成されるP型MISFET形成領域PTrを示している。本実施形態では、上記第1の実施形態とは異なり、N型MISFETにおける第1のゲート電極は、第1の導電膜と第1のシリコン膜との2層からなり、P型MISFETにおける第2のゲート電極は、下層導電膜と第2の導電膜と第2のシリコン膜との3層からなる。
図4に示すように、半導体基板10の上部には、p型ウェル領域12aが形成された第1の活性領域10aとn型ウェル領域12bが形成された第2の活性領域10bとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域11が形成されている。そして、半導体装置は、N型MISFET形成領域NTrの第1の活性領域10aに設けられたN型MISFETと、P型MISFET形成領域PTrの第2の活性領域10bに設けられたP型MISFETとを備えている。
N型MISFETは、第1の活性領域10a上に形成された第1のゲート絶縁膜13aと、第1のゲート絶縁膜13a上に形成された第1のゲート電極50aと、第1のゲート電極50aの側面上に第1のオフセットスペーサ20aを介して形成され、断面形状がL字状の第1の内側サイドウォール22aと第1の外側サイドウォール23aとからなる第1のサイドウォール24aと、第1の活性領域10aにおける第1のゲート電極50aの側方下の領域に形成された接合深さの比較的浅いn型エクステンション領域21aと、第1の活性領域10aにおける第1のサイドウォール24aの外側方下の領域に形成された接合深さの比較的深いn型ソースドレイン領域25aと、n型ソースドレイン領域25a上及び第1のゲート電極50a上に形成されたシリサイド層26とを備えている。
第1のゲート絶縁膜13aは、下側(第1の活性領域10a側)から順次形成された,SiONからなる第1の下地膜(図示せず)と、第1の金属であるLaを含有するHfSiONからなる第1の高誘電体膜とで構成されている。第1の高誘電体膜は、比誘電率がシリコン酸化膜またはシリコン酸窒化膜よりも大きな絶縁膜であり、比誘電率が8以上の金属酸化物、金属酸窒化物、シリケートまたは窒素含有シリケートを含む高誘電体材料からなる。高誘電体材料としては、Hf、ZrまたはYなどの金属の酸化物、酸窒化物、シリケートまたは窒素含有シリケートを挙げることができ、上述のHfSiONは、その一例である。
第1のゲート電極50aは、下側(第1のゲート絶縁膜13a側)から順次形成された,TiNからなり膜厚が4nmの第1の導電膜48aと、ポリシリコンからなり膜厚が90nmの第1のシリコン膜19aとで構成されており、第1のシリコン膜19a上にはシリサイド層26が形成されている。
P型MISFETは、第2の活性領域10b上に形成された第2のゲート絶縁膜13bと、第2のゲート絶縁膜13b上に形成された第2のゲート電極50bと、第2のゲート電極50bの側面上に第2のオフセットスペーサ20bを介して形成され、断面形状がL字状の第2の内側サイドウォール22bと第2の外側サイドウォール23bとからなる第2のサイドウォール24bと、第2の活性領域10bにおける第2のゲート電極50bの側方下の領域に形成された接合深さの比較的浅いp型エクステンション領域21bと、第2の活性領域10bにおける第2のサイドウォール24bの外側方下の領域に形成された接合深さの比較的深いp型ソースドレイン領域25bと、p型ソースドレイン領域25b上及び第2のゲート電極50b上に形成されたシリサイド層26とを備えている。
第2のゲート絶縁膜13bは、下側(第2の活性領域10b側)から順次形成された,SiONからなる第2の下地膜(図示せず)と、第2の金属であるAlを含有するHfSiONからなる第2の高誘電体膜とで構成されている。第2の高誘電体膜は、第1の高誘電体膜と同一の高誘電体材料からなる。
第2のゲート電極50bは、下側(第2のゲート絶縁膜13b側)から順次形成された,第1の金属を含有するTiN(導電材料)からなり膜厚が11nmの下層導電膜45bと、TiNからなり膜厚が4nmの第2の導電膜48bと、ポリシリコンからなり膜厚が90nmの第2のシリコン膜19bとで構成されており、第2のシリコン膜19b上にはシリサイド層26が形成されている。第2の導電膜48bは第1の導電膜48aと同一の材料からなり、第2のシリコン膜19bは第1のシリコン膜19aと同一の材料からなる。このように、第2のゲート電極50bは第1のゲート電極50aとは異なり下層導電膜45bを有しているので、その膜厚は第1のゲート電極50aの膜厚よりも厚い。
本実施形態に係る半導体装置の構造上の特徴は、以下に示す点である。
本実施形態に係る半導体装置は、N型MISFETとP型MISFETとが互いに最適な特性を有するゲート絶縁膜及びゲート電極を備えたCMISFETである。
まず、ゲート絶縁膜を説明する。
N型MISFETにおける第1のゲート絶縁膜13aの第1の高誘電体膜は、第1の金属であるLaを含有している。また、P型MISFETにおける第2のゲート絶縁膜13bの第2の高誘電体膜は、第2の金属であるAlを含有している。なお、第1の高誘電体膜は第2の金属を含有しておらず、第2の高誘電体膜は第1の金属を含有していない。
第1の金属は、高誘電体膜への添加によりトランジスタの実効仕事関数を低下させる金属であり、第1の金属としては、上述のLaの他には、例えばLa以外のランタノイド系元素、Sc、SrまたはMgなどを用いることができる。一方、第2の金属は、高誘電体膜への添加によりトランジスタの実効仕事関数を高くする金属であり、第2の金属としては、上述のAlの他にTaなどを用いることができる。これにより、N型MISFETの実効仕事関数をP型MISFETの実効仕事関数よりも低くすることができる。具体的には、N型MISFETの実効仕事関数を、ミッドギャップ(4.6eV程度)よりも低くすることができ、好ましくは4.4eV以下にすることができ、一方、P型MISFETの実効仕事関数を、ミッドギャップ(4.6eV程度)よりも高くすることができ、好ましくは4.75eV以上にすることができる。従って、N型MISFET及びP型MISFETのそれぞれの閾値電圧を低くすることができる。
後述の製造方法で示すように、熱処理により、第1の金属は高誘電体膜13のうち第1の活性領域10aの上に存在する部分へ拡散し、第2の金属は高誘電体膜13のうち第2の活性領域10bの上に存在する部分へ拡散する。そのため、熱処理の条件が異なれば、N型MISFETにおける第1の金属の分布などが異なると考えられ、また、P型MISFETにおける第2の金属の分布などが異なると考えられる。しかし、何れの場合であっても、N型MISFETにおける第1のゲート絶縁膜13aの第1の高誘電体膜内に第1の金属が含有されており、且つ、P型MISFETにおける第2のゲート絶縁膜13bの第2の高誘電体膜内に第2の金属が含有されていれば、N型MISFETの実効仕事関数をP型MISFETの実効仕事関数よりも低くすることができる。以下では、N型MISFETにおける第1の金属の分布などおよびP型MISFETにおける第2の金属の分布などの一例を示す。
N型MISFETにおける第1の金属の分布の一例としては、第1の金属は、第1の高誘電体材料と均一に混ざり合って存在していても良く、第1のゲート絶縁膜13aの第1の高誘電体膜内に層状に存在していても良く、第1のゲート絶縁膜13aの第1の高誘電体膜の上部に多く存在していても良く、第1のゲート絶縁膜13aの第1の高誘電体膜の下部に沈降していても良く、さらには第1のゲート電極50aの第1の導電膜48a内にも含有される場合がある。
また、N型MISFETでは、第1の金属は、金属として第1のゲート絶縁膜13aの第1の高誘電体膜内に含有されていても良く、金属酸化物(本実施形態ではLa2O3)などとして第1のゲート絶縁膜13aの第1の高誘電体膜内に含有されていても良い。
P型MISFETにおける第2の金属の分布の一例としては、第2の金属は、第2の高誘電体材料と均一に混ざり合って存在していても良く、第2のゲート絶縁膜13bの第2の高誘電体膜内に層状に存在していても良く、第2のゲート絶縁膜13bの第2の高誘電体膜の上部に多く存在していても良く、第2のゲート絶縁膜13bの第2の高誘電体膜の下部に沈降していても良く、さらには第2のゲート電極50bの下層導電膜45b内にも含有される場合がある。
また、P型MISFETでは、第2の金属は、金属として第2のゲート絶縁膜13bの第2の高誘電体膜内に含有されていても良く、金属酸化物(本実施形態ではAl2O3)などとして第2のゲート絶縁膜13bの第2の高誘電体膜内に含有されていても良い。
なお、P型MISFETでは、上述のように、第2のゲート電極50bの下層導電膜45b内に第1の金属が含有されている。また、P型MISFETでは、第1の金属が第2のゲート電極50bの第2の導電膜48b内にも含有されている場合がある。さらに、P型MISFETでは、第2のゲート電極50bにおける下層導電膜45bと第2の導電膜48bとの間に、下層導電膜45bを構成する導電材料と第1の金属とを含む膜が形成されている場合がある。しかし、P型MISFETの実効仕事関数をN型MISFETの実効仕事関数よりも高くするという効果を得るためには、第1の金属は第2のゲート電極50bの下層導電膜45b及び第2の導電膜48b内には含有されていない方が好ましく、第2のゲート電極50bにおける下層導電膜45bと第2の導電膜48bとの間に下層導電膜45bを構成する導電材料と第1の金属とを含む膜が形成されていない方が好ましい。
次に、ゲート電極を説明する。
N型MISFETにおける第1のゲート電極50aは、第1の導電膜48aと第1のシリコン膜19aとからなる。第1の導電膜48aは、膜厚が4nmのTiN膜からなり、よって、上記第1の実施形態における第1の導電膜18a(膜厚が11nmのTiN膜)よりも膜厚が薄い。一般に、TiN膜の膜厚が一定以下(具体的には、ALD( Atomic Layer Deposition )法によるTiN膜の場合、約20nm以下)である場合、TiN膜の膜厚が薄ければ薄いほどトランジスタの実効仕事関数が低くなる。そのため、本実施形態におけるN型MISFETでは、上記第1の実施形態におけるN型MISFETよりも実効仕事関数をさらに低くすることができる。
一方、P型MISFETにおける第2のゲート電極50bは、下層導電膜45bと第2の導電膜48bと第2のシリコン膜19bとからなる。下層導電膜45bはTiNからなり、その膜厚は11nmである。第2の導電膜48bは、第1の導電膜48aと同じく膜厚が4nmのTiN膜からなる。このように第2のゲート電極50bは、合計で15nmのTiN膜を有しており、上記第1の実施形態における第2のゲート電極30bが有するTiN膜(膜厚が11nmの第2の導電膜18b)よりも膜厚の厚いTiN膜を有している。上述のようにTiN膜の膜厚が一定以下であれば、TiN膜の膜厚が厚ければ厚いほどトランジスタの実効仕事関数が高くなる。そのため、本実施形態におけるP型MISFETでは、上記第1の実施形態におけるP型MISFETよりも実効仕事関数をさらに高くすることができる。
以上説明したように、本実施形態に係る半導体装置では、上記第1の実施形態と同じく、N型MISFETにおける第1のゲート絶縁膜13aの第1の高誘電体膜は第1の金属を含有しており、第1の金属が高誘電体膜に添加されるとトランジスタの実効仕事関数が低くなる。また、P型MISFETにおける第2のゲート絶縁膜13bの第2の高誘電体膜は第2の金属を含有しており、第2の金属が高誘電体膜に添加されるとトランジスタの実効仕事関数が高くなる。これにより、N型MISFETの実効仕事関数をP型MISFETの実効仕事関数よりも低くすることができ、よって、N型MISFET及びP型MISFETのそれぞれの閾値電圧を低くすることができる。このように、本実施形態では、N型MISFETとP型MISFETとが互いに最適な特性を有するゲート絶縁膜及びゲート電極を有するCMISFETを実現することができる。
さらに、本実施形態に係る半導体装置では、N型MISFETにおける第1の導電膜48aは上記第1の実施形態における第1の導電膜18aよりも膜厚の薄いTiNからなるので、N型MISFETの実効仕事関数を上記第1の実施形態よりも低くすることができる。また、P型MISFETにおける第2の導電膜48bは上記第1の実施形態よりも膜厚の厚いTiNからなるので、P型MISFETの実効仕事関数を上記第1の実施形態よりも高くすることができる。よって、本実施形態では、N型MISFET及びP型MISFETのそれぞれの閾値電圧を上記第1の実施形態よりも低くすることができる。
さらに、本実施形態に係る半導体装置では、第1のゲート絶縁膜13aの第1の高誘電体膜は、第2のゲート絶縁膜13bの第2の高誘電体膜と同一の材料からなる。そのため、以下で示すように、半導体基板10の上に高誘電体膜13を形成した工程からパターニングによりゲート電極及びゲート絶縁膜を形成する工程までの間、素子分離領域11の上面が露出することを防止できる。よって、本実施形態に係る半導体装置は、素子分離領域11の上面にアンダーカット部が形成されることなく製造されるので、素子分離領域11の上面にポリシリコンからなる残渣が生じることなく製造される。これについては、以下で示す半導体装置の製造方法において説明する。
以下に、本発明の第2の実施形態に係る半導体装置の製造方法について説明する。図5(a)〜(e)は、本発明の第2の実施形態に係る半導体装置の製造方法の一部を工程順に示す断面図である。
まず、図5(a)に示すように、上記第1の実施形態と同じく、半導体基板10の上部に素子分離領域11を形成することにより、N型MISFET形成領域NTrに第1の活性領域10aが形成され、P型MISFET形成領域PTrに第2の活性領域10bが形成される。その後、半導体基板10におけるN型MISFET形成領域NTrにp型ウェル領域12aを形成する一方、半導体基板10におけるP型MISFET形成領域PTrにn型ウェル領域12bを形成する。
その後、半導体基板10の上面全体に膜厚が1.6nmのSiON膜からなる下地膜(図示せず)を形成した後、例えば有機金属気相堆積法により、下地膜上に膜厚が2nmのHfSiON膜からなる高誘電体膜13を形成する(工程(a))。これにより、上記第1の実施形態と同じく、高誘電体膜13は、第1の活性領域10aの上及び第2の活性領域10bの上だけでなく素子分離領域11の上にも形成される。その後、高誘電体膜13上に、膜厚が0.5nmのAl2O3からなる第2の材料膜17を形成する。ここで、第2の材料膜17としては、Al2O3膜に限定されず、後の熱処理工程(図5(d)に示す工程)において、高誘電体膜13へ拡散したときにトランジスタの実効仕事関数を高くする金属(つまり、第2の金属)が含有された膜を用いればよい。続いて、第2の材料膜17上に、例えばPVD法により、膜厚が11nmのTiNからなる下層導電膜45を形成する。この後、フォトリソグラフィ法により、下層導電膜45上に、下層導電膜45のうち第2の活性領域10bの上に形成された部分を覆う一方、下層導電膜45のうち第1の活性領域10aの上に形成された部分を露出するように、レジストパターン16を形成する。
次に、図5(b)に示すように、レジストパターン16をマスクとして、下層導電膜45及び第2の材料膜17のそれぞれのうち第1の活性領域10aの上に形成された部分を除去する。これにより、第1の活性領域10a上には、下地膜(不図示)及び高誘電体膜13が順次形成される一方、第2の活性領域10b上には、下地膜(不図示)、高誘電体膜13、第2の材料膜17及び下層導電膜45が順次形成される(工程(b))。TiNからなる下層導電膜45の除去は、H2 SO4を主成分とする薬液を用いたウェットエッチングにより行えばよい。Al2O3からなる第2の材料膜17の除去は、水酸化アンモニウム(NH4OH)を主成分とする薬液を用いたウェットエッチングにより行えばよい。ここで、HfSiONとAl2O3とでは第2の材料膜17を除去する薬液(本実施形態ではNH4OH)に対するエッチングレートが大きく異なり、第2の材料膜17を除去する薬液に対するエッチング選択比(Al2O3のエッチングレートに対するHfSiONのエッチングレートの割合)が小さいため、素子分離領域11の上において下層導電膜45及び第2の材料膜17だけを除去して高誘電体膜13を残存させるということを容易に行うことができる。このように、このエッチング工程では高誘電体膜13が除去されないので、素子分離領域11の上面の露出を防止でき、よって、素子分離領域11の上面にアンダーカット部が形成されることを抑制できる。
次に、図5(c)に示すように、高誘電体膜13のうち第1の活性領域10aの上に設けられた部分の上及び下層導電膜45上に、例えば化学気相堆積法により膜厚が0.5nmのLa2O3からなる第1の材料膜14を形成する(工程(c))。ここで、第1の材料膜14としては、La2O3膜に限定されず、後の熱処理工程(図5(d)に示す工程)において、高誘電体膜13へ拡散したときにトランジスタの実効仕事関数を低くする金属(つまり、第1の金属)が含有された膜を用いればよい。その後、第1の材料膜14上に、例えば物理蒸着法により膜厚が4nmのTiNからなる導電膜48を形成する(工程(d))。
次に、図5(d)に示すように、半導体基板10に対して例えば800℃10分の熱処理を施す(工程(g))。すると、第1の金属であるLaが第1の材料膜14から高誘電体膜13のうち第1の活性領域10aの上に形成された部分へ拡散し、これにより、Laを含有する高誘電体膜13Aが第1の活性領域10aの上に形成される。また、第2の金属であるAlが第2の材料膜17から高誘電体膜13のうち第2の活性領域10bの上に形成された部分へ拡散し、これにより、Alを含有する高誘電体膜13Bが第2の活性領域10bの上に形成される。また、第1の金属は第1の材料膜14内から下層導電膜45内へも拡散し、それにより、Laを含有する下層導電膜45BがAlを含有する高誘電体膜13B上に形成される。なお、N型MISFETの実効仕事関数をP型MISFETの実効仕事関数よりも低くするという効果を得るためには、第1の金属を第1の材料膜14内から下層導電膜45へ拡散させない方が好ましい。そのため、図5(c)に示す工程では、下層導電膜45上には第1の材料膜14を設けない方が好ましい。
この熱処理工程における熱処理の条件によっては、第1の金属は、Laを含有する高誘電体膜13A内において高誘電体膜13を構成する高誘電体材料と均一に混ざり合って存在する場合もあれば、Laを含有する高誘電体膜13A内において層状に存在する場合もあれば、Laを含有する高誘電体膜13Aの上部に多く存在する場合もあれば、Laを含有する高誘電体膜13Aの下部に沈降する場合もあり、第1の材料膜14内から導電膜48へ拡散する場合もある。
同様に、熱処理工程における熱処理の条件によっては、第2の金属は、Alを含有する高誘電体膜13B内において高誘電体膜13を構成する高誘電体材料と均一に混ざり合って存在する場合もあれば、Alを含有する高誘電体膜13B内において層状に存在する場合もあれば、Alを含有する高誘電体膜13Bの上部に多く存在する場合もあれば、Alを含有する高誘電体膜13Bの下部に沈降する場合もあり、第2の材料膜17内から下層導電膜45へ拡散する場合もある。
また、熱処理工程における熱処理の条件によっては、熱処理工程が終了すると、図5(d)で示すように第1の材料膜14が消失する場合もあれば、不図示であるが第1の材料膜14が残存してLaを含有する高誘電体膜13Aと一体化する場合がある。また、下層導電膜45を構成する導電材料と第1の金属とを含有する膜が、Laを含有する下層導電膜45Bと導電膜48との間に残存する場合もある。しかし、N型MISFETの実効仕事関数をP型MISFETの実効仕事関数よりも低くするという効果を得るためには、下層導電膜45を構成する導電材料と第1の金属とを含有する膜がLaを含有する下層導電膜45Bと導電膜48との間に残存しない方が好ましく、よって、図5(c)に示す工程では、下層導電膜45上には第1の材料膜14を設けない方が好ましい。
同様に、熱処理工程における熱処理の条件によっては、熱処理工程が終了すると、図5(d)で示すように第2の材料膜17が消失する場合もあれば、不図示であるが第2の材料膜17が残存してAlを含有する高誘電体膜13Bと一体化する場合がある。
次に、図5(e)に示すように、導電膜48上に膜厚が90nmのシリコン膜19を形成する(工程(e))。このとき、素子分離領域11の上面にはアンダーカット部が形成されていないので、素子分離領域11の上面にシリコン膜19が形成されることを防止できる。従って、次工程においてシリコン膜19をエッチングしてもその残渣が素子分離領域11の上面に生じることを防止できる。
続いて、不図示であるが、ゲートパターン形状を有するレジスト(図示せず)を用いて、ドライエッチング法により、シリコン膜19、導電膜48、Laを含有する下層導電膜45B、Laを含有する高誘電体膜13A及びAlを含有する高誘電体膜13Bをパターニングする。これにより、第1の活性領域10a上には、順に、第1の下地膜とLaを含有する高誘電体膜13Aとからなる第1のゲート絶縁膜13aと、第1の導電膜48aと第1のシリコン膜19aとからなる第1のゲート電極50aとが形成される。一方、第2の活性領域10b上には、順に、第2の下地膜とAlを含有する高誘電体膜13Bとからなる第2のゲート絶縁膜13bと、Laを含有する下層導電膜45Bからなる第2の導電膜48bと第2のシリコン膜19bとからなる第2のゲート電極50bとが形成される。
その後、上記第1の実施形態における図3(c)に示す工程と同様の工程を行って、第1の活性領域10a上にN型MISFETが形成され、第2の活性領域10b上にP型MISFETが形成された半導体装置が得られる。
以上説明したように、本実施形態に係る半導体装置の製造方法によれば、図5(a)に示す工程において、半導体基板10の上面全体を覆うように高誘電体膜13を形成する。その後、図5(b)に示す工程では、下層導電膜45及び第1の材料膜14を選択的に除去するが高誘電体膜13は除去されないので、素子分離領域11の上面は高誘電体膜13に覆われたままであり、よって、素子分離領域11の上面にアンダーカット部が形成されることを防止できる。従って、図5(e)に示す工程でシリコン膜19を堆積させ、その後、そのシリコン膜19をエッチングしても、素子分離領域11の上面にポリシリコンからなる残渣が発生することを防止できる。これにより、本実施形態に係る半導体装置の製造方法では、従来の半導体装置の不良の原因となっていたゲート電極材料の残渣が素子分離領域11の上面に発生することを抑制することができる。
また、本実施形態に係る半導体装置の製造方法によれば、図5(a)に示す工程では、半導体基板10の上面全体を覆うように高誘電体膜13を形成するので、第1の活性領域10aの上にも第2の活性領域10bの上にも高誘電体膜13が形成される。しかし、図5(d)に示す工程において、第1の金属を高誘電体膜13のうち第1の活性領域10aの上に形成された部分へ拡散させ、第2の金属を高誘電体膜13のうち第2の活性領域10bの上に形成された部分へ拡散させている。よって、N型MISFETの実効仕事関数をP型MISFETの実効仕事関数よりも低くすることができるので、N型MISFET及びP型MISFETのそれぞれの閾値電圧を低くすることができる。
その上、本実施形態に係る半導体装置の製造方法によれば、N型MISFETにおける第1の導電膜48aとして上記第1の実施形態よりも膜厚の薄いTiN層を形成し、P型MISFETにおける下層導電膜45b及び第2の導電膜48bからなるTiN層として上記第1の実施形態よりも膜厚の厚いTiN層を形成しているので、N型MISFET及びP型MISFETのそれぞれの閾値電圧を上記第1の実施形態よりもさらに低くすることができる。
また、本実施形態に係る半導体装置の製造方法によれば、第1の活性領域10aでは、下層導電膜45及び第2の材料膜17を選択除去した後、第1の材料膜14を形成している(図5(c))。このため、第1の活性領域10aでは、下層導電膜45及び第2の材料膜17を選択除去する際に高誘電体膜13に膜減り及びダメージが発生したとしても、高誘電体膜13に発生した膜減り及びダメージの影響をキャンセルするように第1の材料膜14を形成することができる。従って、第1の活性領域10aの上に、信頼性の高い第1のゲート絶縁膜13aを形成することが可能となる。
以上をまとめると、本実施形態に係る半導体装置及びその製造方法では、N型MISFE及びP型MISFETのそれぞれの閾値電圧を低くすることができ、さらには、従来の半導体装置において不良の原因となっていたゲート電極材料の残渣を素子分離領域11の上面に発生させることなく半導体装置を製造することができる。
(その他の実施形態)
上記第1の実施形態では、第1のゲート電極30aの下層導電膜15aは、TaN膜であるとしたが、TiN膜または炭化タンタル(TaC)膜等であっても良い。また、第1のゲート電極30aの第1の導電膜18a及び第2のゲート電極30bの第2の導電膜18bはそれぞれTiN膜であるとしたが、ルテニウム(Ru)膜または窒化アルミニウムモリブデン(MoAlN)膜であっても良い。
上記第2の実施形態では、第2のゲート電極50bの下層導電膜45bは、TiN膜であるとしたが、TaC膜等であっても良い。また、第1のゲート電極50aの第1の導電膜48a及び第2のゲート電極50bの第2の導電膜48bはそれぞれTiN膜であるとしたが、ルテニウム(Ru)膜または窒化アルミニウムモリブデン(MoAlN)膜であっても良い。
上記第1及び第2の実施形態は、以下に示す形態であっても構わない。
第1のゲート絶縁膜13aは、第1の活性領域10aと第1の高誘電体膜との間に第1の下地膜を有するとしたが、第1の下地膜を有していなくても良い。また、第2のゲート絶縁膜13bは、第2の活性領域10bと第2の高誘電体膜との間に第2の下地膜を有するとしたが、第2の下地膜を有していなくても良い。
第1及び第2のシリコン膜19a,19bは、どちらもポリシリコンからなるとしたが、アモルファスシリコン膜であっても良い。
上記第1及び第2の実施形態に係る半導体装置の製造方法では、n型エクステンション領域21a、p型エクステンション領域21b、n型ソースドレイン領域25a及びp型ソースドレイン領域25bを形成する際には、また、シリサイド層26を形成する際には、不純物を活性化させるための熱処理工程を行う。これらの熱処理工程において、第1の金属を第1の材料膜14から高誘電体膜13のうちの第1の活性領域10aの上に形成された部分へ拡散させることができ、且つ、第2の金属を第2の材料膜17から高誘電体膜13のうちの第2の活性領域10bの上に形成された部分へ拡散させることができる。従って、図2(d)の工程をわざわざ経なくても、上記不純物を活性化させるための熱処理工程において、第1の金属を第1の材料膜14から高誘電体膜13のうち第1の活性領域10aの上に形成された部分へ拡散させても良く、第2の金属を第2の材料膜17から高誘電体膜13のうち第2の活性領域10bの上に形成された部分へ拡散させても良い。
第1の材料膜14として、La2O3膜を用いたが、La以外のランタノイド系元素、Sc、SrまたはMgなどの酸化膜を用いても良い。さらに、第1の材料膜14はLaなどのランタノイド系元素、Sc、SrまたはMgなどの金属を含有する膜であれば何でも良く、上記金属からなる膜であっても良い。第1の材料膜14が絶縁性を有していなくても、第1の金属または第1の材料膜14を構成する金属化合物が高誘電体膜13へ拡散されたときに絶縁性を示せばよい。
第2の材料膜17として、Al2O3膜を用いたが、Ta2O3膜を用いてもよい。また、第2の材料膜17は、AlまたはTaを含有する膜であれば何でも良く、Alからなる膜またはTaからなる膜であっても良い。第2の材料膜17が絶縁性を有していなくても、第2の金属または第2の材料膜17を構成する金属化合物が高誘電体膜13へ拡散されたときに絶縁性を示せばよい。