JP2010010199A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】高誘電体材料を含むゲート絶縁膜とメタルゲート電極とを有する半導体装置の製造中にポリシリコンからなる残渣が素子分離領域上に生じる虞があり、不良の原因であった。
【解決手段】半導体基板１０の第１の活性領域１０ａ上には、第１のゲート絶縁膜１３ａと、第１の下層導電膜１４ａ及び第１のシリコン膜１８ａを有する第１のゲート電極１９ａとを備えた第１導電型の第１のトランジスタが形成されており、半導体基板１０の第２の活性領域１０ｂ上には、第２のゲート絶縁膜１３ｂと、第２の下層導電膜１４ｂ及び第２のシリコン膜１８ｂを有する第２のゲート電極１９ｂとを備えた第２導電型の第２のトランジスタが形成されている。第１のゲート絶縁膜１３ａは高誘電体材料と第１の金属とを含有し、第１の下層導電膜１４ａは導電材料と第１の金属とを含有し、第２の下層導電膜１４ｂは第１の下層導電膜１４ａと同一の導電材料を含有している。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に高誘電体材料を含むゲート絶縁膜と金属膜を含むゲート電極（以下では「メタルゲート電極」という。）とを有するＭＩＳＦＥＴ（Metal-insulator semiconductor field-effect transistor）を備えた半導体装置及びその製造方法に関する。

ＣＭＯＳ（Complementary metal-oxide semiconductor ）デバイスには、さらなる微細化が要求されている。ＣＭＯＳデバイスをさらに微細化させるためには、ゲート絶縁膜の薄膜化が必要となる。しかし、従来のシリコン酸化膜からなるゲート絶縁膜をさらに薄膜化すると、リーク電流の増大を招来し、ＬＳＩ（Large scale integration ）回路の待機時電流が増大する虞がある。このため、シリコン酸化膜からなるゲート絶縁膜の薄膜化は、限界に来ている。そこで、シリコン酸化膜に代えて高誘電体材料からなる絶縁膜をゲート絶縁膜とする、ＣＭＩＳ（Complementary metal-insulator semiconductor）デバイスが注目されている。高誘電体材料からなる絶縁膜は、物理的な膜厚を厚くしても電気的な膜厚を薄くすることが可能であり、ゲート絶縁膜の薄膜化をさらに進めることができると期待されている。現在、ゲート絶縁膜用の高誘電体材料として最も有望視されているのは、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）である。

また、ゲート電極についても、従来のポリシリコンからなる電極ではその空乏化が無視できなくなってきており、空乏化が起こらないメタルゲート電極の開発が盛んに行われている。

一方、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとでは、ゲート絶縁膜及びゲート電極に求められる特性が互いに異なる。具体的には、Ｎ型ＭＩＳＦＥＴでは実効仕事関数を低くすることが好ましく、Ｐ型ＭＩＳＦＥＴでは実効仕事関数を高くすることが好ましい。このため、互いに異なる特性を有するゲート絶縁膜及びゲート電極を有するＮ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとを形成するプロセスが提案されている（例えば非特許文献１を参照。）。

以下では、図９（ａ）〜（ｄ）及び図１０（ａ）〜（ｂ）を用いて、従来の半導体装置の製造方法を説明する。なお、図中において、左側に示す「ＮＴｒ」とはＮ型ＭＩＳＦＥＴが形成されるＮ型ＭＩＳＦＥＴ形成領域ＮＴｒを示し、右側に示す「ＰＴｒ」とはＰ型ＭＩＳＦＥＴが形成されるＰ型ＭＩＳＦＥＴ形成領域ＰＴｒを示している。

まず、図９（ａ）に示すように、半導体基板１１０の上部に素子分離領域１１１を形成し、これにより、半導体基板１１０におけるＮ型ＭＩＳＦＥＴ形成領域ＮＴｒには第１の活性領域１１０ａが形成され、半導体基板１１０におけるＰ型ＭＩＳＦＥＴ形成領域ＰＴｒには第２の活性領域１１０ｂが形成される。その後、半導体基板１１０におけるＮ型ＭＩＳＦＥＴ形成領域ＮＴｒにｐ型ウェル領域１１２ａを形成する一方、半導体基板１１０におけるＰ型ＭＩＳＦＥＴ形成領域ＰＴｒにｎ型ウェル領域１１２ｂを形成する。その後、半導体基板１１０の上面全体に第１の絶縁膜１１３及び第１の導電膜１１４を順次形成し、第１の導電膜１１４のうち第１の活性領域１１０ａの上に形成された部分を覆うアモルファスシリコン膜１１５を選択的に形成する。

次に、図９（ｂ）に示すように、アモルファスシリコン膜１１５をマスクとして、第１の絶縁膜１１３及び第１の導電膜１１４のそれぞれうち第２の活性領域１１０ｂの上に形成された部分を除去する。その後、半導体基板１１０の上面のうち第１の絶縁膜１１３で覆われていない部分の上及びアモルファスシリコン膜１１５上に第２の絶縁膜１１６及び第２の導電膜１１７を順次形成し、第２の導電膜１１７のうち第２の活性領域１１０ｂの上に形成された部分を覆うアモルファスシリコン膜１１８を選択的に形成する。

続いて、図９（ｃ）に示すように、アモルファスシリコン膜１１８をマスクとして、第２の絶縁膜１１６及び第２の導電膜１１７のそれぞれのうち第１の活性領域１１０ａの上に形成された部分を除去する。

続いて、図９（ｄ）に示すように、アモルファスシリコン膜１１５，１１８を除去した後、第１の導電膜１１４上、第２の導電膜１１７上ならびに半導体基板１１０の上面のうち第１の絶縁膜１１３及び第２の絶縁膜１１６に覆われていない部分の上に、ポリシリコン膜１２０を形成する。

続いて、図１０（ａ）に示すように、第１の導電膜１１４，第２の導電膜１１７及びポリシリコン膜１２０を選択的に除去する。これにより、第１の活性領域１１０ａの上には、第１の導電膜１１４及びポリシリコン膜１２０からなる第１のゲート電極２００が形成され、第２の活性領域１１０ｂの上には、第２の導電膜１１７及びポリシリコン膜１２０からなる第２のゲート電極２０１が形成される。

そして、図１０（ｂ）に示すように、第１の絶縁膜１１３及び第２の絶縁膜１１６を選択的に除去する。これにより、第１の活性領域１１０ａ上には、第１の絶縁膜１１３からなる第１のゲート絶縁膜を介して第１のゲート電極２００が形成され、第２の活性領域１１０ｂ上には、第２の絶縁膜１１６からなる第２のゲート絶縁膜を介して第２のゲート電極２０１が形成される。このようにして、従来の半導体装置を形成することができる。

ここで、第１の絶縁膜１１３をＨｆＳｉＯＮ膜とし、第１の導電膜１１４をＴｉＮ膜とし、第２の絶縁膜１１６をＨｆＯ_２膜とし、第２の導電膜１１７をＴａＮ膜とすれば、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴの特性をそれぞれ最適化することができる。
S.C.Song 他, "Highly Manufacturable 45nm LSTP CMOSFETs Using Novel Dual High-k and Dual Metal Gate CMOS Integration", VLSI, ２００６年, ｐ.１６−１７

しかし、前述の従来の半導体装置の製造方法では、図９（ｃ）に示す工程において、第２の絶縁膜（ＨｆＯ_２膜）１１６を選択的に除去するためにＨＦ溶液を使用すると、第１の絶縁膜（ＨｆＳｉＯＮ膜）１１３及び第２の絶縁膜（ＨｆＯ_２膜）１１６よりも素子分離領域（ＮＳＧ(non-doped silicate glass)膜）１１１の方がＨＦ溶液に対するエッチングレートが速いため、図９（ｃ）に示すように素子分離領域（ＮＳＧ膜）１１１における第１の絶縁膜（ＨｆＳｉＯＮ膜）１１３及び第２の絶縁膜（ＨｆＯ_２膜）１１６の端部下にアンダーカット部１１９が形成される。

この後の工程で半導体基板１１０の上にポリシリコン膜（ＰドープトＰｏｌｙＳｉ膜）１２０を形成するが、このとき、図９（ｄ）に示すようにアンダーカット部１１９内を埋めるようにしてポリシリコン膜１２０が形成される。その後、第１のゲート電極２００及び第２のゲート電極２０１を形成するためにエッチングを行っても（図１０（ａ））、また、第１のゲート絶縁膜及び第２のゲート絶縁膜を形成するために第１の絶縁膜１１３及び第２の絶縁膜１１６を選択的に除去しても（図１０（ｂ））、アンダーカット部１１９内のポリシリコンを除去することはできない。そして、アンダーカット部１１９内にポリシリコンの残渣部１２１が発生すると、ゲート配線に短絡などが引き起こされ、その結果、半導体装置の不良の原因となる。

前記に鑑み、本発明は、それぞれが最適な特性を有するゲート絶縁膜及びゲート電極を有するＮ型ＭＩＳＦＥＴならびにＰ型ＭＩＳＦＥＴを備え、且つ、従来の半導体装置において不良の原因となっていたポリシリコンの残渣が発生しない半導体装置を実現することを目的とする。

本発明の半導体装置は、半導体領域における第１の活性領域上に設けられた第１導電型の第１のトランジスタと、素子分離領域により第１の活性領域とは分離された半導体領域における第２の活性領域上に設けられた第２の導電型の第２のトランジスタとを備えている。第１のトランジスタは、第１の活性領域の上に形成され、高誘電体材料と第１の金属とを含有する第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され且つ導電材料と第１の金属とを含有する第１の導電膜と第１の導電膜の上に形成された第１のシリコン膜とを有する第１のゲート電極とを備えている。第２のトランジスタは、第２の活性領域の上に形成され、高誘電体材料を含有する第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成され且つ導電材料を含有する第２の導電膜と第２の導電膜の上に形成された第２のシリコン膜とを有する第２のゲート電極とを備えている。

本発明の半導体装置では、第２のゲート絶縁膜及び第２の導電膜は、第１の金属を含有していないことが好ましい。

本発明の半導体装置では、第１のトランジスタは、第１の金属により実効仕事関数の値が変更されていることが好ましい。

本発明の半導体装置では、第１の金属は、ランタノイド系元素、スカンジウム、ストロンチウムおよびマグネシウムの少なくとも一つであることが好ましい。

本発明の半導体装置では、第２のゲート絶縁膜及び第２の導電膜は、第２の金属を含有していることが好ましく、第２のトランジスタは、第２の金属により実効仕事関数の値が変更されており、第２の金属は、アルミニウムおよびタンタルの少なくとも一つであればよい。

本発明の半導体装置では、第１のゲート電極は、第１の導電膜と第１のシリコン膜との間に設けられた第３の導電膜を有し、第２のゲート電極は、第２の導電膜と第２のシリコン膜との間に設けられ、第３の導電膜と同一の材料からなる第４の導電膜を有していることが好ましい。なお、第３の導電膜及び第４の導電膜は、窒化チタン、窒化タンタル、炭化タンタル、ルテニウム又は窒化アルミニウムモリブデンからなればよい。

本発明の半導体装置では、第１の導電膜は、厚み方向の全領域に第１の金属を含有していることが好ましい。

本発明の半導体装置では、第１のゲート電極の膜厚は、第２のゲート電極の膜厚と同一であることが好ましい。

後述の好ましい実施形態では、第１のトランジスタは、Ｎ型ＭＩＳトランジスタであり、第２のトランジスタは、Ｐ型ＭＩＳトランジスタである。

本発明の半導体装置では、高誘電体材料は、ハフニウム、ジルコニウムおよびイットリウムの少なくとも一つを含有する酸化物、酸窒化物またはシリケートであることが好ましい。

本発明の半導体装置では、導電材料は、窒化チタン、窒化タンタル又は炭化タンタルからなることが好ましい。

本発明の半導体装置では、第１のゲート絶縁膜は、第１の活性領域と第１のゲート絶縁膜における高誘電体材料との間に、酸窒化シリコンからなる第１の下地膜を有し、第２のゲート絶縁膜は、第２の活性領域と第２のゲート絶縁膜における高誘電体材料との間に、酸窒化シリコンからなる第２の下地膜を有していることが好ましい。

本発明の半導体装置の製造方法は、半導体領域における第１の活性領域上に設けられた第１のトランジスタと、素子分離領域により第１の活性領域とは分離された半導体領域における第２の活性領域上に設けられた第２のトランジスタとを備えた半導体装置の製造方法である。具体的には、第１の活性領域及び第２の活性領域の上に、高誘電体材料からなる高誘電体膜および導電材料からなる下層導電膜を順次形成する工程（ａ）と、下層導電膜のうち第１の活性領域上に形成された部分の上に、第１の金属を含有する第１の材料膜を形成する工程（ｂ）と、高誘電体膜及び下層導電膜のそれぞれのうち第１の活性領域上に設けられた部分に、第１の材料膜から第１の金属を拡散させる工程（ｃ）と、工程（ｃ）の後、第１の材料膜を除去する工程（ｄ）と、工程（ｄ）の後、下層導電膜の上にシリコン膜を形成する工程（ｅ）と、シリコン膜、下層導電膜及び高誘電体膜をエッチングする工程（ｆ）とを備えている。

本発明の半導体装置の製造方法では、工程（ｄ）の後で工程（ｅ）の前に、下層導電膜上に上層導電膜を形成する工程（ｇ）をさらに備えていることが好ましく、工程（ｅ）では、上層導電膜上にシリコン膜を形成していることが好ましく、工程（ｆ）は、上層導電膜をエッチングする工程をさらに含んでいることが好ましい。

本発明の半導体装置の製造方法では、工程（ａ）の後で工程（ｂ）の前に、下層導電膜のうち第２の活性領域上に形成された部分の上に第１の保護膜を形成する工程（ｈ）をさらに備えていることが好ましく、工程（ｂ）では、下層導電膜のうち第２の活性領域上に形成された部分の上には、第１の保護膜を介して第１の材料膜を形成することが好ましく、工程（ｄ）は、第１の保護膜を除去する工程を含むことが好ましい。

本発明の半導体装置の製造方法では、工程（ａ）の後で工程（ｅ）の前に、下層導電膜のうち第２の活性領域上に形成された部分の上に第２の金属を含有する第２の材料膜を形成する工程（ｉ）と、高誘電体膜及び下層導電膜のそれぞれのうち第２の活性領域上に設けられた部分に第２の材料膜から第２の金属を拡散させる工程（ｊ）と、工程（ｊ）の後第２の材料膜を除去する工程（ｋ）とをさらに備えていることが好ましい。さらに、工程（ｉ）の前に、下層導電膜のうち第１の活性領域上に形成された部分の上に第２の保護膜を形成する工程（ｌ）を備えていることが好ましく、工程（ｉ）では、下層導電膜のうち第１の活性領域上に形成された部分の上には第２の保護膜を介して第２の材料膜を形成することが好ましく、工程（ｋ）は第２の保護膜を除去する工程を含むことが好ましい。

本発明に係る半導体装置及びその製造方法によれば、それぞれが最適な特性を有するゲート絶縁膜及びゲート電極を有するＮ型ＭＩＳＦＥＴならびにＰ型ＭＩＳＦＥＴを備え、且つ、従来の半導体装置において不良の原因となっていたポリシリコンの残渣が発生しないので半導体装置の不良の原因を低減させることができる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は以下に示す実施形態に限定されない。例えば、膜厚及び濃度などはそれぞれ以下に示す数値に限定されず、また、成膜方法及びエッチング方法などは以下に示す方法に限定されない。また、以下では、同一の部材に対して同一の符号を付け、説明を省略する場合がある。

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。

まず、本発明の第１の実施形態に係る半導体装置の構造について、図１を参照しながら説明する。図１は、第１の実施形態に係る半導体装置の断面構成を示している。なお、図中において、左側に示す「ＮＴｒ」とはＮ型ＭＩＳＦＥＴ（第１の導電型の第１のトランジスタ）が形成されるＮ型ＭＩＳＦＥＴ形成領域ＮＴｒを示し、右側に示す「ＰＴｒ」とはＰ型ＭＩＳＦＥＴ（第２の導電型の第２のトランジスタ）が形成されるＰ型ＭＩＳＦＥＴ形成領域ＰＴｒを示している。

図１に示すように、半導体基板１０の上部（半導体領域）には、ｐ型ウェル領域１２ａが形成された第１の活性領域１０ａとｎ型ウェル領域１２ｂが形成された第２の活性領域１０ｂとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１が形成されている。そして、半導体装置は、Ｎ型ＭＩＳＦＥＴ形成領域ＮＴｒの第１の活性領域１０ａ上に設けられたＮ型ＭＩＳＦＥＴ（Ｎ型ＭＩＳトランジスタ）と、Ｐ型ＭＩＳＦＥＴ形成領域ＰＴｒの第２の活性領域１０ｂ上に設けられたＰ型ＭＩＳＦＥＴ（Ｐ型ＭＩＳトランジスタ）とを備えている。

Ｎ型ＭＩＳＦＥＴは、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極１９ａと、第１のゲート電極１９ａの側面上に第１のオフセットスペーサ２０ａを介して形成され、断面形状がＬ字状の第１の内側サイドウォール２２ａと第１の外側サイドウォール２３ａとからなる第１のサイドウォール２４ａと、第１の活性領域１０ａにおける第１のゲート電極１９ａの側方下の領域に形成された接合深さの比較的浅いｎ型エクステンション領域２１ａと、第１の活性領域１０ａにおける第１のサイドウォール２４ａの外側方下の領域に形成された接合深さの比較的深いｎ型ソースドレイン領域２５ａと、ｎ型ソースドレイン領域２５ａ上及び第１のゲート電極１９ａ上に形成されたシリサイド層２６とを備えている。

第１のゲート絶縁膜１３ａは、下側（第１の活性領域１０ａ側）から順次形成された，酸窒化シリコン（ＳｉＯＮ）からなる第１の下地膜（図示せず）と、第１の金属であるランタン（Ｌａ）を含有する窒化ハフニウムシリケート（ＨｆＳｉＯＮ）からなる第１の高誘電体膜とで構成されている。第１の高誘電体膜は、比誘電率がシリコン酸化膜またはシリコン酸窒化膜よりも大きな絶縁膜であり、比誘電率が８以上の金属酸化物、金属酸窒化物、シリケート又は窒素含有シリケートを含む高誘電体材料からなる。高誘電体材料としては、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはイットリウム（Ｙ）などの金属の酸化物、酸窒化物、シリケートまたは窒素含有シリケートを挙げることができ、上述のＨｆＳｉＯＮは、その一例である。

第１のゲート電極１９ａは、下側（第１のゲート絶縁膜１３ａ側）から順次形成された，第１の金属であるＬａを含有する窒化チタン（ＴｉＮ；導電材料）からなり膜厚が１ｎｍの第１の下層導電膜（第１の導電膜）１４ａと、ＴｉＮからなり膜厚が１３ｎｍの第１の上層導電膜（第３の導電膜）１７ａと、ポリシリコンからなり膜厚が９０ｎｍの第１のシリコン膜１８ａとで構成されており、第１のシリコン膜１８ａ上にはシリサイド層２６が形成されている。

Ｐ型ＭＩＳＦＥＴは、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第２のゲート電極１９ｂと、第２のゲート電極１９ｂの側面上に第２のオフセットスペーサ２０ｂを介して形成され、断面形状がＬ字状の第２の内側サイドウォール２２ｂと第２の外側サイドウォール２３ｂとからなる第２のサイドウォール２４ｂと、第２の活性領域１０ｂにおける第２のゲート電極１９ｂの側方下の領域に形成された接合深さの比較的浅いｐ型エクステンション領域２１ｂと、第２の活性領域１０ｂにおける第２のサイドウォール２４ｂの外側方下の領域に形成された接合深さの比較的深いｐ型ソースドレイン領域２５ｂと、ｐ型ソースドレイン領域２５ｂ上及び第２のゲート電極１９ｂ上に形成されたシリサイド層２６とを備えている。

第２のゲート絶縁膜１３ｂは、下側（第２の活性領域１０ｂ側）から順次形成された，ＳｉＯＮからなる第２の下地膜（図示せず）とＨｆＳｉＯＮからなる第２の高誘電体膜とで構成されている。第２の高誘電体膜は、第１の高誘電体膜と同一の高誘電体材料からなる。

第２のゲート電極１９ｂは、下側（第２のゲート絶縁膜１３ｂ側）から順次形成された，ＴｉＮ（導電材料）からなり膜厚が１ｎｍの第２の下層導電膜（第２の導電膜）１４ｂと、ＴｉＮからなり膜厚が１３ｎｍの第２の上層導電膜（第４の導電膜）１７ｂと、ポリシリコンからなり膜厚が９０ｎｍの第２のシリコン膜１８ｂとで構成されており、第２のシリコン膜１８ｂ上にはシリサイド層２６が形成されている。第２の下層導電膜１４ｂは、第１の下層導電膜１４ａと同一の導電材料を含有しており、第２の上層導電膜１７ｂは第１の上層導電膜１７ａと同一の材料からなり、第２のシリコン膜１８ｂは第１のシリコン膜１８ａと同一の材料からなる。また、第２のゲート電極１９ｂの膜厚は、第１のゲート電極１９ａの膜厚と略同一である。

本実施形態に係る半導体装置の構造上の特徴は、以下に示す点である。

本実施形態に係る半導体装置は、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとが互いに最適な特性を有するゲート絶縁膜及びゲート電極を備えたＣＭＩＳＦＥＴである。

具体的には、Ｎ型ＭＩＳＦＥＴにおける第１のゲート絶縁膜１３ａの第１の高誘電体膜及び第１のゲート電極１９ａの第１の下層導電膜１４ａは、それぞれ、第１の金属であるＬａを含有している。一方、Ｐ型ＭＩＳＦＥＴにおける第２のゲート絶縁膜１３ｂの第２の高誘電体膜及び第２のゲート電極１９ｂの第２の下層導電膜１４ｂは、それぞれ、第１の金属であるＬａを含有していない。

Ｐ型ＭＩＳＦＥＴは、第２の高誘電体膜を有する第２のゲート絶縁膜１３ｂ及び第２の下層導電膜１４ｂを有する第２のゲート電極１９ｂによって、実効仕事関数が例えば４．７５ｅＶ以上になる材料で第２の高誘電体膜及び第２の下層導電膜１４ｂが構成されている。すなわち、Ｐ型ＭＩＳＦＥＴでは、第２のゲート絶縁膜１３ｂの第２の高誘電体膜及び第２のゲート電極１９ｂの第２の下層導電膜１４ｂが第１の金属を含有していない状態で、実効仕事関数がミッドギャップ（４．６ｅＶ程度）よりも高くなっている。

一方、Ｎ型ＭＩＳＦＥＴは、第１の金属を含有している第１の高誘電体膜を有する第１のゲート絶縁膜１３ａと第１の金属を含有している第１の下層導電膜１４ａを有する第１のゲート電極１９ａとによって、実効仕事関数が例えば４．４ｅＶ以下になっている。すなわち、Ｎ型ＭＩＳＦＥＴでは、第１のゲート絶縁膜１３ａの第１の高誘電体膜及び第１のゲート電極１９ａの第１の下層導電膜１４ａに第１の金属を含有させることによって、実効仕事関数をミッドギャップ（４．６ｅＶ程度）よりも低くしている。

第１の金属は、高誘電体膜及び下層導電膜への添加によりトランジスタの実効仕事関数を低下させる金属であり、第１の金属としては、上述のＬａの他には、例えばＬａ以外のランタノイド系元素、スカンジウム（Ｓｃ）、ストロンチウム（Ｓｒ）またはマグネシウム（Ｍｇ）などを用いることができる。これにより、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くすることができる。具体的には、Ｎ型ＭＩＳＦＥＴの実効仕事関数を、ミッドギャップ（４．６ｅＶ程度）よりも低くすることができ、好ましくは４．４ｅＶ以下にすることができる。従って、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧を低くすることができる。

ここで、ＭＩＳＦＥＴでは、一般に、様々な要因によりゲート電極の仕事関数とは異なる仕事関数を示すため、ゲート電極の仕事関数と区別するために「実効仕事関数」と表記している。また、「ミッドギャップ」は、シリコンのバンドギャップの中間値であり、その数値は上述の通り４．６ｅＶ程度である。

後述の製造方法で示すように、第１の金属は、熱処理により、下層導電膜１４上に形成された第１の材料膜１５から下層導電膜１４のうち第１の活性領域１０ａの上に形成された部分を通って高誘電体膜１３のうち第１の活性領域１０ａの上に形成された部分へ拡散する。そのため、第１の下層導電膜１４ａでは、第１の金属は、第１の下層導電膜１４ａの厚み方向の全領域に存在している。一方、第１のゲート絶縁膜１３ａでは、熱処理の条件が異なると、第１の金属の分布が異なる。例えば、第１の金属は、第１の高誘電体材料と均一に混ざり合っていても良く、第１のゲート絶縁膜１３ａの第１の高誘電体膜内に層状に存在していても良く、第１のゲート絶縁膜１３ａの第１の高誘電体膜の上部に多く存在していても良く、第１のゲート絶縁膜１３ａの第１の高誘電体膜の下部に沈降していても良い。しかし、何れの場合であっても、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くすることができる。

以上説明したように、本実施形態に係る半導体装置では、Ｎ型ＭＩＳＦＥＴにおける第１のゲート絶縁膜１３ａの第１の高誘電体膜は第１の金属を含有しており、第１の金属が高誘電体膜に添加されるとトランジスタの実効仕事関数が低くなる。これにより、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くすることができ、よって、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧を低くすることができる。このように、本実施形態では、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとが互いに最適な特性を有するゲート絶縁膜及びゲート電極を備えたＣＭＩＳＦＥＴを実現することができる。

また、本実施形態に係る半導体装置では、後述の製造方法で示すように、第１のゲート絶縁膜１３ａと第２のゲート絶縁膜１３ｂ、第１の下層導電膜１４ａと第２の下層導電膜１４ｂ、第１の上層導電膜１７ａと第２の上層導電膜１７ｂ、第１のシリコン膜１８ａと第２のシリコン膜１８ｂは、それぞれ同一の膜をパターニングして形成されているため、それぞれの境界部において段差が生じないので、良好なゲート電極構造を得ることができる。

さらに、本実施形態に係る半導体装置では、第１のゲート絶縁膜１３ａの第１の高誘電体膜は、第２のゲート絶縁膜１３ｂの第２の高誘電体膜と同一の材料からなる。そのため、以下で示すように、半導体基板１０の上に高誘電体膜１３を形成した工程からパターニングによりゲート電極及びゲート絶縁膜を形成する工程までの間、素子分離領域１１の上面が露出することを防止できる。よって、本実施形態に係る半導体装置は、素子分離領域１１の上面にアンダーカット部が形成されることなく製造されるので、素子分離領域１１の上面にポリシリコンからなる残渣が生じることなく製造される。これについては、以下で示す半導体装置の製造方法において説明する。

以下に、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。

まず、図２（ａ）に示すように、埋め込み素子分離（Shallow Trench Isolation :ＳＴＩ）法により、ｐ型シリコンからなる半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。これにより、Ｎ型ＭＩＳＦＥＴ形成領域ＮＴｒには、素子分離領域１１によって囲まれた半導体基板１０からなる第１の活性領域１０ａが形成され、Ｐ型ＭＩＳＦＥＴ形成領域ＰＴｒには、素子分離領域１１によって囲まれた半導体基板１０からなる第２の活性領域１０ｂが形成される。その後、半導体基板１０におけるＮ型ＭＩＳＦＥＴ形成領域ＮＴｒにｐ型ウェル領域１２ａを形成する一方、半導体基板１０におけるＰ型ＭＩＳＦＥＴ形成領域ＰＴｒにｎ型ウェル領域１２ｂを形成する。

その後、半導体基板１０の上面全体に膜厚が１．６ｎｍのシリコン酸窒化膜（ＳｉＯＮ膜）からなる下地膜（図示せず）を形成した後、例えば有機金属気相堆積（Metal Organic Chemical Vapor Deposition : ＭＯＣＶＤ）法により、下地膜上に膜厚が２ｎｍのＨｆＳｉＯＮ膜からなる高誘電体膜１３を形成する（工程（ａ））。これにより、図２（ａ）に示すように、高誘電体膜１３は、第１の活性領域１０ａの上及び第２の活性領域１０ｂの上だけでなく素子分離領域１１の上にも形成される。ここで、高誘電体膜１３としては、上述のように、比誘電率がシリコン酸化膜やシリコン窒化膜よりも高く、比誘電率が８以上の金属酸化物、金属酸窒化物、シリケート又は窒素含有シリケートを含む高誘電体材料からなる絶縁膜を用いることが望ましい。その後、高誘電体膜１３上に、例えばＰＶＤ（Physical Vapor Deposition）法により、膜厚が１ｎｍのＴｉＮ膜からなる下層導電膜１４を形成する（工程（ａ））。その後、下層導電膜１４上に膜厚が２ｎｍの酸化ランタン（Ｌａ_２Ｏ_３）膜からなる第１の材料膜１５を形成する（工程（ｂ））。ここで、第１の材料膜１５としては、Ｌａ_２Ｏ_３膜に限定されず、後の熱処理工程（図２（ｃ）に示す工程）において、高誘電体膜１３へ拡散したときにトランジスタの実効仕事関数を低くする（具体的にはミッドギャップよりも低くする、好ましくは４．４ｅＶ以下にする）金属（つまり、第１の金属）が含有された膜を用いればよい。

次に、図２（ｂ）に示すように、フォトリソグラフィ法により、第１の材料膜１５上に、第１の材料膜１５のうち第１の活性領域１０ａの上に形成された部分を覆う一方、第１の材料膜１５のうち第２の活性領域１０ｂの上に形成された部分を露出するように、レジストパターン１６を形成する。その後、レジストパターン１６をマスクとして、第１の材料膜１５のうち第２の活性領域１０ｂの上に形成された部分を除去する。これにより、第１の活性領域１０ａ上には、下地膜（不図示）、高誘電体膜１３、下層導電膜１４及び第１の材料膜１５が順次形成される一方（工程（ｂ））、第２の活性領域１０ｂ上には、下地膜（不図示）、高誘電体膜１３及び下層導電膜１４が順次形成される。ここで、Ｌａ_２Ｏ_３からなる第１の材料膜１５の除去は、塩酸（ＨＣｌ）を主成分とする薬液を用いたウェットエッチングにより行えばよい。ここで、ＨｆＳｉＯＮとＬａ_２Ｏ_３とでは、Ｌａ_２Ｏ_３を除去する薬液（本実施形態ではＨＣｌ）に対するエッチングレートが大きく異なり、Ｌａ_２Ｏ_３を除去する薬液に対するエッチング選択比（Ｌａ_２Ｏ_３のエッチングレートに対するＨｆＳｉＯＮのエッチングレートの割合）が小さいため、素子分離領域１１の上において第１の材料膜１５だけを除去して高誘電体膜１３を残存させるということを容易に行うことができる。このように、このエッチング工程では高誘電体膜１３が除去されないので、素子分離領域１１の上面の露出を防止でき、よって、素子分離領域１１の上面にアンダーカット部が形成されることを抑制できる。

次に、図２（ｃ）に示すように、レジストパターン１６を除去した後、半導体基板１０に対して例えば８００℃１０分の熱処理を施す（工程（ｃ））。すると、第１の金属であるＬａが第１の材料膜１５内から下層導電膜１４のうち第１の活性領域１０ａの上に形成された部分を通って高誘電体膜１３のうち第１の活性領域１０ａの上に形成された部分へ拡散し、これにより、Ｌａを含有する高誘電体膜１３Ａ及びＬａを含有する下層導電膜１４Ａが第１の活性領域１０ａの上に形成される。

このように、この熱処理工程では、第１の金属は、第１の材料膜１５から下層導電膜１４のうち第１の活性領域１０ａの上に形成された部分へ拡散する場合もあるが、第１の材料膜１５から下層導電膜１４のうち第１の活性領域１０ａの上に形成された部分を通って高誘電体膜１３のうち第１の活性領域１０ａの上に形成された部分へ拡散する。よって、Ｌａを含有する下層導電膜１４Ａでは、その厚み方向の全領域に第１の金属が存在している。

一方、Ｌａを含有する高誘電体膜１３Ａ内では、この熱処理工程における熱処理の条件によっては、第１の金属が高誘電体膜１３を構成する高誘電体材料と均一に混ざり合っている場合もあれば、第１の金属が層状に存在する場合もあれば、第１の金属がその上部に多く存在する場合もあれば、第１の金属がその下部に沈降する場合もある。

次に、図３（ａ）に示すように、第１の材料膜１５を除去した後（工程（ｄ））、例えば物理蒸着（ＰＶＤ）法により膜厚が１３ｎｍのＴｉＮ膜からなる上層導電膜１７をＬａを含有する下層導電膜１４Ａ上及び下層導電膜１４上に形成する（工程（ｇ））。その後、上層導電膜１７上に膜厚が９０ｎｍのシリコン膜１８を形成する（工程（ｅ））。このとき、素子分離領域１１の上面にはアンダーカット部が形成されていないので、素子分離領域１１の上面にシリコン膜１８が堆積されることを防止できる。従って、次工程においてシリコン膜１８をエッチングしてもその残渣が素子分離領域１１の上面に生じることを防止できる。

次に、図３（ｂ）に示すように、ゲートパターン形状を有するレジスト（図示せず）を用いて、ドライエッチング法により、シリコン膜１８、上層導電膜１７、Ｌａを含有する下層導電膜１４Ａ、Ｌａを含有する高誘電体膜１３Ａ、第２の活性領域１０ｂの上に形成された下層導電膜１４及び第２の活性領域１０ｂの上に形成された高誘電体膜１３をパターニングする（工程（ｆ））。これにより、第１の活性領域１０ａ上には、順に、第１の下地膜とＬａを含有する高誘電体膜１３Ａとからなる第１のゲート絶縁膜１３ａと、Ｌａを含有する下層導電膜１４Ａからなる第１の下層導電膜１４ａと第１の上層導電膜１７ａと第１のシリコン膜１８ａとからなる第１のゲート電極１９ａとが形成される。一方、第２の活性領域１０ｂ上には、順に、第２の下地膜とＬａを含有していない高誘電体膜１３とからなる第２のゲート絶縁膜１３ｂと、Ｌａを含有していない下層導電膜１４からなる第２の下層導電膜１４ｂと第２の上層導電膜１７ｂと第２のシリコン膜１８ｂとからなる第２のゲート電極１９ｂとが形成される。

次に、図３（ｃ）に示すように、第１及び第２のゲート電極１９ａ，１９ｂの側面上にそれぞれ第１及び第２のオフセットスペーサ２０ａ，２０ｂを形成した後、第１の活性領域１０ａにおける第１のゲート電極１９ａの側方下の領域にｎ型エクステンション領域２１ａを形成する一方、第２の活性領域１０ｂにおける第２のゲート電極１９ｂの側方下の領域にｐ型エクステンション領域２１ｂを形成する。その後、第１のゲート電極１９ａの側面上に第１のオフセットスペーサ２０ａを介してＬ字状の第１の内側サイドウォール２２ａ及び第１の外側サイドウォール２３ａからなる第１のサイドウォール２４ａを形成する一方、第２のゲート電極１９ｂの側面上に第２のオフセットスペーサ２０ｂを介してＬ字状の第２の内側サイドウォール２２ｂ及び第２の外側サイドウォール２３ｂからなる第２のサイドウォール２４ｂを形成する。その後、第１の活性領域１０ａにおける第１のサイドウォール２４ａの外側方下の領域にｎ型ソースドレイン領域２５ａを形成する一方、第２の活性領域１０ｂにおける第２のサイドウォール２４ｂの外側方下の領域にｐ型ソースドレイン領域２５ｂを形成する。続いて、第１のゲート電極１９ａの第１のシリコン膜１８ａ、第２のゲート電極１９ｂの第２のシリコン膜１８ｂ、ｎ型ソースドレイン領域２５ａ及びｐ型ソースドレイン領域２５ｂの各上部に、それぞれニッケルシリサイド等からなるシリサイド層２６を形成する。このようにして、第１の活性領域１０ａ上にＮ型ＭＩＳＦＥＴが形成され、第２の活性領域１０ｂ上にＰ型ＭＩＳＦＥＴが形成された半導体装置が得られる。

なお、本実施形態では、高誘電体膜１３及び下層導電膜１４をそのまま、Ｐ型ＭＩＳＦＥＴの第２のゲート絶縁膜１３ｂ及び第２のゲート電極１９ｂの一部として用いるため、Ｐ型ＭＩＳＦＥＴの実効仕事関数がミッドギャップ（４．６ｅＶ程度）よりも高く、例えば４．７５ｅＶ以上になるような形成条件で下層導電膜１４を形成することが望ましい。

以上説明したように、本実施形態に係る半導体装置の製造方法によれば、図２（ａ）に示す工程において、半導体基板１０の上面全体を覆うように高誘電体膜１３を形成する。その後、図２（ｂ）に示す工程では、第１の材料膜１５を選択的に除去するが高誘電体膜１３は除去されないので、素子分離領域１１の上面は高誘電体膜１３に覆われたままであり、よって、素子分離領域１１の上面にアンダーカット部が形成されることを防止できる。従って、図３（ａ）に示す工程でシリコン膜１８を堆積させた後、図３（ｂ）に示す工程でそのシリコン膜をエッチングしても、素子分離領域１１の上面にポリシリコンからなる残渣が発生することを防止できる。これにより、本実施形態に係る半導体装置の製造方法では、従来の半導体装置において不良の原因となっていたゲート電極材料の残渣が素子分離領域１１の上面に発生することを抑制することができる。

また、本実施形態に係る半導体装置の製造方法によれば、図２（ａ）に示す工程では、半導体基板１０の上面全体を覆うように高誘電体膜１３を形成するので、第１の活性領域１０ａの上にも第２の活性領域１０ｂの上にも高誘電体膜１３が形成される。しかし、図２（ｃ）に示す工程において、第１の金属を高誘電体膜１３及び下層導電膜１４のそれぞれのうち第１の活性領域１０ａの上に形成された部分へ拡散させている。第１の金属は高誘電体膜１３及び下層導電膜１４への拡散によりＮ型ＭＩＳＦＥＴの実効仕事関数を低くする金属であるので、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くすることができる。よって、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧を低くすることができる。

その上、本実施形態に係る半導体装置の製造方法では、図３（ｂ）に示すように、それぞれ同一の膜をパターニングして、第１のゲート絶縁膜１３ａと第２のゲート絶縁膜１３ｂ、第１の下層導電膜１４ａと第２の下層導電膜１４ｂ、第１の上層導電膜１７ａと第２の上層導電膜１７ｂ、第１のシリコン膜１８ａと第２のシリコン膜１８ｂを形成している。そのため、それぞれの境界部において段差が生じないので、良好なゲート電極構造を得ることができる。

以上をまとめると、本実施形態に係る半導体装置及びその製造方法では、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧を低くすることができ、さらには、従来の半導体装置において不良の原因となっていたゲート電極材料の残渣を素子分離領域１１の上面に発生させることなく半導体装置を製造することができる。

なお、本実施形態では、第１のゲート絶縁膜１３ａの第１の高誘電体膜及び第１のゲート電極１９ａの第１の下層導電膜１４ａが第１の金属であるＬａを含有しているとしたが、その代わりに、第２のゲート絶縁膜１３ｂの第２の高誘電体膜及び第２のゲート電極１９ｂの第２の下層導電膜１４ｂが第２の金属を含有していても良い。第２の金属とはＰ型ＭＩＳＦＥＴの実効仕事関数を高くする金属（例えば、Ａｌ）であり、第２の金属が第２のゲート絶縁膜１３ｂの第２の高誘電体膜及び第２のゲート電極１９ｂの第２の下層導電膜１４ｂに添加されると、Ｐ型ＭＩＳＦＥＴの実効仕事関数をＮ型ＭＩＳＦＥＴの実効仕事関数よりも高くすることができる。よって、この場合であっても、本実施形態と同様の効果を得ることができる。

（変形例）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法の変形例について説明する。図４（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の変形例を工程順に示す断面図である。本変形例では、第１の材料膜を第１の活性領域の上だけでなく第２の活性領域の上にも形成しているが、高誘電体膜及び下層導電膜のそれぞれのうち第２の活性領域の上に形成された部分に第１の金属が拡散することを防止するために第２の活性領域の上では下層導電膜と第１の材料膜との間に第１の保護膜を形成している。

まず、図４（ａ）に示すように、図２（ａ）に示す工程と同様の方法によって、高誘電体膜１３上に膜厚が１ｎｍのＴｉＮ膜からなる下層導電膜１４を形成する工程までを行う（工程（ａ））。その後、下層導電膜１４上に膜厚が５０ｎｍのＳｉＯ_２膜からなる第１の保護膜３０を形成する。第１の保護膜３０は、後の熱処理工程（図４（ｄ）に示す工程）において、第１の金属が第１の材料膜１５（図４（ｃ）に示す工程で形成される）から下層導電膜１４のうち第２の活性領域１０ｂの上に形成された部分、さらには、高誘電体膜１３のうち第２の活性領域１０ｂの上に形成された部分へ拡散することを防止するための膜である。よって、第１の保護膜３０の膜厚は、後の熱処理工程（図４（ｄ）に示す工程）において、第１の金属が第１の保護膜３０上に形成された第１の材料膜１５から下層導電膜１４のうち第２の活性領域１０ｂの上に形成された部分、さらには、高誘電体膜１３のうち第２の活性領域１０ｂの上に形成された部分へ拡散しないように調整されていれば良い。

次に、図４（ｂ）に示すように、フォトリソグラフィ法により、第１の保護膜３０上に、第２の活性領域１０ｂの上に形成されている第１の保護膜３０を覆い、第１の活性領域１０ａの上に形成されている第１の保護膜３０を露出するレジストパターン３１を形成する。その後、レジストパターン３１をマスクにして、第１の保護膜３０のうちレジストパターン３１から露出している部分を除去する。これにより、第１の保護膜３０は、下層導電膜１４のうち第２の活性領域１０ｂの上に形成された部分を覆うように形成される（工程（ｈ））。この第１の保護膜３０の除去は、フッ酸（ＨＦ）を主成分とする薬液を用いたウェットエッチングにより行えばよい。

次に、図４（ｃ）に示すように、レジストパターン３１を除去した後、第１の保護膜３０上と下層導電膜１４のうち第１の活性領域１０ａの上に形成された部分の上とに、膜厚が２ｎｍのＬａ_２Ｏ_３膜からなる第１の材料膜１５を形成する。これにより、Ｎ型ＭＩＳＦＥＴ形成領域ＮＴｒでは、下層導電膜１４上に接して第１の材料膜１５が形成されるのに対して、Ｐ型ＭＩＳＦＥＴ形成領域ＰＴｒでは、第１の保護膜３０上に第１の材料膜１５が形成される（工程（ｂ））。

次に、図４（ｄ）に示すように、半導体基板１０に対して例えば８００℃１０分の熱処理を行う（工程（ｃ））。すると、第１の金属であるＬａが、第１の材料膜１５であるＬａ_２Ｏ_３膜から下層導電膜１４のうち第１の活性領域１０ａの上に形成されている部分を通って高誘電体膜１３のうち第１の活性領域１０ａの上に形成されている部分へ拡散する。これにより、第１の活性領域１０ａの上に、Ｌａを含有する高誘電体膜１３Ａ及びＬａを含有する下層導電膜１４Ａが順に形成される。

この熱処理工程では、上記第１の実施形態で記載したように、第１の金属は、Ｌａを含有する下層導電膜１４Ａでは、その厚み方向の全領域に存在しているが、Ｌａを含有する高誘電体膜１３Ａ内では、第１の金属が高誘電体膜１３を構成する高誘電体材料と均一に混ざり合っている場合もあれば、第１の金属が層状に存在する場合もあれば、第１の金属がその上部に多く存在する場合もあれば、第１の金属がその下部に沈降する場合もある。

さらに、本変形例では、第１の材料膜１５が第１の保護膜３０上にも形成されているので、第１の金属であるＬａは第１の保護膜３０の上部に拡散し、その結果、第１の保護膜３０の上部にはＬａを含有する第１の保護膜３０Ａが形成される。しかし、第２の活性領域１０ｂの上では、第１の材料膜１５は第１の保護膜３０を介して下層導電膜１４の上に形成されており、第１の保護膜３０は第１の金属が第１の材料膜１５から下層導電膜１４及び高誘電体膜１３のそれぞれのうち第２の活性領域１０ｂの上に形成された部分へ拡散することを防止するための膜である。よって、第１の金属であるＬａは、第１の材料膜１５から第１の保護膜３０を通って下層導電膜１４のうち第２の活性領域１０ｂの上に形成されている部分、さらには、高誘電体膜１３のうち第２の活性領域１０ｂの上に形成されている部分へ拡散しない。よって、高誘電体膜１３及び下層導電膜１４のそれぞれのうち第２の活性領域１０ｂの上に形成されている部分には、第１の金属であるＬａは含有されない。

その後、第１の材料膜１５、Ｌａを含有する第１の保護膜３０Ａ及び第１の保護膜３０を除去した後（工程（ｄ））、図３（ａ）〜（ｃ）に示す工程を行うことによって、図３（ｃ）に示す半導体装置を形成する。

以上説明したように、本変形例に係る半導体装置の製造方法を用いて製造された半導体装置は、上記第１の実施形態に係る半導体装置と同一である。よって、本変形例に係る半導体装置は、上記第１の実施形態に係る半導体装置と略同一の効果を奏する。

また、本変形例に係る半導体装置の製造方法においても、上記第１の実施形態に係る半導体装置の製造方法と同じく、半導体基板１０の上に高誘電体膜１３を形成した工程からパターニングによりゲート電極及びゲート絶縁膜を形成する工程までの間、素子分離領域１１の上面は高誘電体膜１３に覆われたままである。よって、素子分離領域１１の上面にアンダーカット部が形成されることを防止できる。従って、図４（ｄ）に示す工程の後、図３（ａ）に示す工程でシリコン膜１８を堆積させ、その後、図３（ｂ）に示す工程でそのシリコン膜をエッチングしても、素子分離領域１１の上面にポリシリコンからなる残渣が発生することを防止できる。これにより、本変形例に係る半導体装置の製造方法であっても、従来の半導体装置において不良の原因となっていたゲート電極材料の残渣が素子分離領域１１の上面に発生することを抑制することができる。

また、本変形例に係る半導体装置の製造方法においても、上記第１の実施形態に係る半導体装置の製造方法と同じく、それぞれ同一の膜をパターニングして、第１のゲート絶縁膜１３ａと第２のゲート絶縁膜１３ｂ、第１の下層導電膜１４ａと第２の下層導電膜１４ｂ、第１の上層導電膜１７ａと第２の上層導電膜１７ｂ、第１のシリコン膜１８ａと第２のシリコン膜１８ｂを形成している。そのため、それぞれの境界部において段差が生じないので、良好なゲート電極構造を得ることができる。

さらに、本変形例では、上記第１の実施形態とは異なり膜薄の第１の材料膜１５をパターニングする工程を経ることなく半導体装置を製造することができるので、上記第１の実施形態に比べて簡便に製造できるという効果を得ることができる。

（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。

まず、本発明の第２の実施形態に係る半導体装置の構造について、図５を参照しながら説明する。図５は、第２の実施形態に係る半導体装置の断面構成を示している。なお、図中において、左側に示す「ＮＴｒ」とはＮ型ＭＩＳＦＥＴが形成されるＮ型ＭＩＳＦＥＴ形成領域ＮＴｒを示し、右側に示す「ＰＴｒ」とはＰ型ＭＩＳＦＥＴが形成されるＰ型ＭＩＳＦＥＴ形成領域ＰＴｒを示している。本実施形態では、上記第１の実施形態とは異なり、Ｐ型ＭＩＳＦＥＴにおける第２のゲート絶縁膜の第２の高誘電体膜及び第２のゲート電極の第２の下層導電膜は第２の金属を含有している。

図５に示すように、半導体基板１０の上部には、ｐ型ウェル領域１２ａが形成された第１の活性領域１０ａとｎ型ウェル領域１２ｂが形成された第２の活性領域１０ｂとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１が形成されている。そして、半導体装置は、Ｎ型ＭＩＳＦＥＴ形成領域ＮＴｒの第１の活性領域１０ａ上に設けられたＮ型ＭＩＳＦＥＴと、Ｐ型ＭＩＳＦＥＴ形成領域ＰＴｒの第２の活性領域１０ｂ上に設けられたＰ型ＭＩＳＦＥＴとを備えている。

Ｎ型ＭＩＳＦＥＴは、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜３３ａと、第１のゲート絶縁膜３３ａ上に形成された第１のゲート電極３９ａと、第１のゲート電極３９ａの側面上に第１のオフセットスペーサ２０ａを介して形成され、断面形状がＬ字状の第１の内側サイドウォール２２ａと第１の外側サイドウォール２３ａとからなる第１のサイドウォール２４ａと、第１の活性領域１０ａにおける第１のゲート電極３９ａの側方下の領域に形成された接合深さの比較的浅いｎ型エクステンション領域２１ａと、第１の活性領域１０ａにおける第１のサイドウォール２４ａの外側方下の領域に形成された接合深さの比較的深いｎ型ソースドレイン領域２５ａと、ｎ型ソースドレイン領域２５ａ及び第１のゲート電極３９ａの上に形成されたシリサイド層２６とを備えている。

第１のゲート絶縁膜３３ａは、下側（第１の活性領域１０ａ側）から順次形成された，ＳｉＯＮからなる第１の下地膜（図示せず）と、第１の金属であるＬａを含有するＨｆＳｉＯＮからなる第１の高誘電体膜とで構成されている。第１の高誘電体膜は、比誘電率がシリコン酸化膜またはシリコン酸窒化膜よりも大きな絶縁膜であり、比誘電率が８以上の金属酸化物、金属酸窒化物、シリケート又は窒素含有シリケートを含む高誘電体材料からなる。高誘電体材料としては、Ｈｆ、ＺｒまたはＹなどの金属の酸化物、酸窒化物、シリケートまたは窒素含有シリケートを挙げることができ、上述のＨｆＳｉＯＮは、その一例である。

第１のゲート電極３９ａは、下側（第１のゲート絶縁膜３３ａ側）から順次形成された，第１の金属であるＬａを含有する窒化タンタル（ＴａＮ；導電材料）からなり膜厚が１ｎｍの第１の下層導電膜（第１の導電膜）３４ａと、ＴａＮからなり膜厚が１３ｎｍの第１の上層導電膜（第３の導電膜）３７ａと、ポリシリコンからなり膜厚が９０ｎｍの第１のシリコン膜１８ａとで構成されており、第１のシリコン膜１８ａ上にはシリサイド層２６が形成されている。

Ｐ型ＭＩＳＦＥＴは、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜３３ｂと、第２のゲート絶縁膜３３ｂ上に形成された第２のゲート電極３９ｂと、第２のゲート電極３９ｂの側面上に第２のオフセットスペーサ２０ｂを介して形成され、断面形状がＬ字状の第２の内側サイドウォール２２ｂと第２の外側サイドウォール２３ｂとからなる第２のサイドウォール２４ｂと、第２の活性領域１０ｂにおける第２のゲート電極３９ｂの側方下の領域に形成された接合深さの比較的浅いｐ型エクステンション領域２１ｂと、第２の活性領域１０ｂにおける第２のサイドウォール２４ｂの外側方下の領域に形成された接合深さの比較的深いｐ型ソースドレイン領域２５ｂと、ｐ型ソースドレイン領域２５ｂ上及び第２のゲート電極３９ｂ上に形成されたシリサイド層２６とを備えている。

第２のゲート絶縁膜３３ｂは、下側（第２の活性領域１０ｂ側）から順次形成された，ＳｉＯＮからなる第２の下地膜（図示せず）と、第２の金属であるアルミニウム（Ａｌ）を含有するＨｆＳｉＯＮからなる第２の高誘電体膜とで構成されている。第２の高誘電体膜は、第１の高誘電体膜と同一の高誘電体材料からなる。

第２のゲート電極３９ｂは、下側（第２のゲート絶縁膜３３ｂ側）から順次形成された，第２の金属であるＡｌを含有するＴａＮ（導電材料）からなり膜厚が１ｎｍの第２の下層導電膜３４ｂ（第２の導電膜）と、ＴａＮからなり膜厚が１３ｎｍの第２の上層導電膜（第４の導電膜）３７ｂと、ポリシリコンからなり膜厚が９０ｎｍの第２のシリコン膜１８ｂとで構成されており、第２のシリコン膜１８ｂ上にはシリサイド層２６が形成されている。第２の下層導電膜３４ｂは第１の下層導電膜３４ａと同一の導電材料を含有しており、第２の上層導電膜３７ｂは第１の上層導電膜３７ａと同一の材料からなり、第２のシリコン膜１８ｂは第１のシリコン膜１８ａと同一の材料からなる。また、第２のゲート電極３９ｂの膜厚は第１のゲート電極３９ａの膜厚と同一である。

本実施形態に係る半導体装置の構造上の特徴は、以下に示す点である。

本実施形態に係る半導体装置は、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとが互いに最適な特性を有するゲート絶縁膜及びゲート電極を備えたＣＭＩＳＦＥＴである。

具体的には、Ｎ型ＭＩＳＦＥＴにおける第１のゲート絶縁膜３３ａの第１の高誘電体膜及び第１のゲート電極３９ａの第１の下層導電膜３４ａは、それぞれ、第１の金属であるＬａを含有している。また、Ｐ型ＭＩＳＦＥＴにおける第２のゲート絶縁膜３３ｂの第２の高誘電体膜及び第２のゲート電極３９ｂの第２の下層導電膜３４ｂは、それぞれ、第２の金属であるＡｌを含有している。なお、第１のゲート絶縁膜３３ａの第１の高誘電体膜及び第１のゲート電極３９ａの第１の下層導電膜３４ａはそれぞれ第２の金属を含有しておらず、また、第２のゲート絶縁膜３３ｂの第２の高誘電体膜及び第２のゲート電極３９ｂの第２の下層導電膜３４ｂはそれぞれ第１の金属を含有していない。

第１の金属は、高誘電体膜及び下層導電膜への添加によりトランジスタの実効仕事関数を低下させる金属であり、第１の金属としては、上述のＬａの他には、例えばＬａ以外のランタノイド系元素、Ｓｃ、ＳｒまたはＭｇなどを用いることができる。一方、第２の金属は、高誘電体膜及び下層導電膜への添加によりトランジスタの実効仕事関数を高くする金属であり、第２の金属としては、上述のＡｌの他にタンタル（Ｔａ）などを用いることができる。これにより、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くすることができる。具体的には、Ｎ型ＭＩＳＦＥＴの実効仕事関数を、ミッドギャップ（４．６ｅＶ程度）よりも低くすることができ、好ましくは４．４ｅＶ以下にすることができ、一方、Ｐ型ＭＩＳＦＥＴの実効仕事関数を、ミッドギャップ（４．６ｅＶ程度）よりも高くすることができ、好ましくは４．７５ｅＶ以上にすることができる。従って、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧を低くすることができる。

また、本実施形態に係る半導体装置では、Ｎ型ＭＩＳＦＥＴにおける第１のゲート絶縁膜３３ａの第１の高誘電体膜及び第１のゲート電極３９ａの第１の下層導電膜３４ａに第１の金属が含有されているだけでなく、Ｐ型ＭＩＳＦＥＴにおける第２のゲート絶縁膜３３ｂの第２の高誘電体膜及び第２のゲート電極３９ｂの第２の下層導電膜３４ｂに第２の金属が含有されている。そのため、本実施形態におけるＰ型ＭＩＳＦＥＴでは、上記第１の実施形態におけるＰ型ＭＩＳＦＥＴよりも、実効仕事関数を高くすることができる。

後述の製造方法で示すように、第１の金属は、熱処理により、下層導電膜３４上に形成された第１の材料膜２７から下層導電膜３４のうち第１の活性領域１０ａの上に形成された部分を通って高誘電体膜３３のうち第１の活性領域１０ａの上に形成された部分へ拡散する。そのため、第１の下層導電膜３４ａでは、第１の金属は、第１の下層導電膜３４ａの厚み方向の全領域に存在している。一方、第１のゲート絶縁膜３３ａでは、熱処理の条件が異なると、第１の金属の分布が異なる。例えば、第１の金属は、第１の高誘電体材料と均一に混ざり合っていても良く、第１のゲート絶縁膜３３ａの第１の高誘電体膜内に層状に存在していても良く、第１のゲート絶縁膜３３ａの第１の高誘電体膜の上部に多く存在していても良く、第１のゲート絶縁膜３３ａの第１の高誘電体膜の下部に沈降していても良い。しかし、何れの場合であっても、第１のゲート絶縁膜３３ａの第１の高誘電体膜及び第１の下層導電膜３４ａに第１の金属を含有するＮ型ＭＩＳＦＥＴの実効仕事関数は、第１のゲート絶縁膜３３ａの第１の高誘電体膜及び第１の下層導電膜３４ａに第１の金属を含有しない場合の実効仕事関数に比べて低くすることができる。すなわち、Ｎ型ＭＩＳＦＥＴでは、第１のゲート絶縁膜３３ａの第１の高誘電体膜及び第１のゲート電極３９ａの第１の下層導電膜３４ａに第１の金属を含有させることによって、実効仕事関数をミッドギャップ（４．６ｅＶ程度）よりも低く、例えば４．４ｅＶ以下にする。

同様に、後述の製造方法で示すように、第２の金属は、熱処理により、下層導電膜３４上に形成された第２の材料膜２８から下層導電膜３４のうち第２の活性領域１０ｂの上に形成された部分を通って高誘電体膜３３のうち第２の活性領域１０ｂの上に形成された部分へ拡散する。そのため、第２の下層導電膜３４ｂでは、第２の金属は、第２の下層導電膜３４ｂの厚み方向の全領域に存在している。一方、第２のゲート絶縁膜３３ｂでは、熱処理の条件が異なると、第２の金属の分布が異なる。例えば、第２の金属は、第２の高誘電体材料と均一に混ざり合っていても良く、第２のゲート絶縁膜３３ｂの第２の高誘電体膜内に層状に存在していても良く、第２のゲート絶縁膜３３ｂの第２の高誘電体膜の上部に多く存在していても良く、第２のゲート絶縁膜３３ｂの第２の高誘電体膜の下部に沈降していても良い。しかし、何れの場合であっても、第２のゲート絶縁膜３３ｂの第２の高誘電体膜及び第２の下層導電膜３４ｂに第２の金属を含有するＰ型ＭＩＳＦＥＴの実効仕事関数は、第２のゲート絶縁膜３３ｂの第２の高誘電体膜及び第２の下層導電膜３４ｂに第２の金属を含有しない場合の実効仕事関数に比べて高くすることができる。すなわち、Ｐ型ＭＩＳＦＥＴでは、第２のゲート絶縁膜３３ｂの第２の高誘電体膜及び第２のゲート電極３９ｂの第２の下層導電膜３４ｂに第２の金属を含有させることによって、実効仕事関数をミッドギャップ（４．６ｅＶ程度）よりも高く、例えば４．７５ｅＶ以上にする。従って、Ｐ型ＭＩＳＦＥＴの実効仕事関数をＮ型ＭＩＳＦＥＴの実効仕事関数よりも高くすることができる。

以上説明したように、本実施形態に係る半導体装置では、Ｎ型ＭＩＳＦＥＴにおける第１のゲート絶縁膜３３ａの第１の高誘電体膜及び第１のゲート電極３９ａの第１の下層導電膜３４ａが第１の金属を含有しており、また、Ｐ型ＭＩＳＦＥＴにおける第２のゲート絶縁膜３３ｂの第２の高誘電体膜および第２のゲート電極３９ｂの第２の下層導電膜３４ｂが第２の金属を含有している。そのため、Ｎ型ＭＩＳＦＥＴの実効仕事関数をミッドギャップよりも低くすることができ且つＰ型ＭＩＳＦＥＴの実効仕事関数をミッドギャップよりも高くすることができるので、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧の低下を図ることができる。このように、本実施形態では、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとが互いに最適な特性を有するゲート絶縁膜及びゲート電極を備えたＣＭＩＳＦＥＴを実現することができる。

また、本実施形態に係る半導体装置では、上記第１の実施形態に係る半導体装置とは異なり、Ｐ型ＭＩＳＦＥＴにおける第２のゲート絶縁膜３３ｂの第２の高誘電体膜及び第２のゲート電極３９ｂの第２の下層導電膜３４ｂに第２の金属が含有されている。よって、本実施形態におけるＰ型ＭＩＳＦＥＴでは、上記第１の実施形態におけるＰ型ＭＩＳＦＥＴよりも、実効仕事関数を高くすることができるので閾値電圧を低くすることができる。

また、本実施形態に係る半導体装置では、後述の製造方法で示すように、第１のゲート絶縁膜３３ａと第２のゲート絶縁膜３３ｂ、第１の下層導電膜３４ａと第２の下層導電膜３４ｂ、第１の上層導電膜３７ａと第２の上層導電膜３７ｂ、第１のシリコン膜１８ａと第２のシリコン膜１８ｂは、それぞれ同一の膜をパターニングして形成されているため、それぞれの境界部において段差が生じないので、良好なゲート電極構造を得ることができる。

さらに、本実施形態に係る半導体装置では、第１のゲート絶縁膜３３ａの第１の高誘電体膜は、第２のゲート絶縁膜３３ｂの第２の高誘電体膜と同一の材料からなる。そのため、以下で示すように、半導体基板１０の上に高誘電体膜３３を形成した工程からパターニングによりゲート電極及びゲート絶縁膜を形成する工程までの間、素子分離領域１１の上面が露出することを防止できる。よって、本実施形態に係る半導体装置は、素子分離領域１１の上面にアンダーカット部が形成されることなく製造されるので、素子分離領域１１の上面にポリシリコンからなる残渣が生じることなく製造される。これについては、以下で示す半導体装置の製造方法において説明する。

以下に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。図６（ａ）〜（ｄ）、図７（ａ）〜（ｄ）及び図８（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。

まず、図６（ａ）に示すように、埋め込み素子分離（ＳＴＩ）法により、ｐ型シリコンからなる半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。これにより、Ｎ型ＭＩＳＦＥＴ形成領域ＮＴｒには、素子分離領域１１によって囲まれた半導体基板１０からなる第１の活性領域１０ａが形成され、Ｐ型ＭＩＳＦＥＴ形成領域ＰＴｒには、素子分離領域１１によって囲まれた半導体基板１０からなる第２の活性領域１０ｂが形成される。その後、半導体基板１０におけるＮ型ＭＩＳＦＥＴ形成領域ＮＴｒにｐ型ウェル領域１２ａを形成する一方、半導体基板１０におけるＰ型ＭＩＳＦＥＴ形成領域ＰＴｒにｎ型ウェル領域１２ｂを形成する。

その後、半導体基板１０上の全面に膜厚が１．６ｎｍのＳｉＯＮ膜からなる下地膜（図示せず）を形成した後、例えば有機金属気相堆積（ＭＯＣＶＤ）法により、下地膜上に膜厚が１ｎｍのＨｆＳｉＯＮ膜からなる高誘電体膜３３を形成する（工程（ａ））。これにより、図６（ａ）に示すように、高誘電体膜３３は、第１の活性領域１０ａの上及び第２の活性領域１０ｂの上だけでなく素子分離領域１１の上にも形成される。ここで、高誘電体膜３３としては、比誘電率がシリコン酸化膜やシリコン窒化膜よりも高く、比誘電率が８以上の金属酸化物、金属酸窒化物、シリケート又は窒素含有シリケートを含む高誘電体材料からなる絶縁膜を用いることが望ましい。その後、高誘電体膜３３上に、例えば物理蒸着（ＰＶＤ）法により、膜厚が１ｎｍのＴａＮ膜からなる下層導電膜３４を形成する（工程（ａ））。その後、下層導電膜３４上に膜厚が５０ｎｍのＳｉＯ_２膜からなる第１の保護膜３０を形成する。第１の保護膜３０は、後の熱処理工程（図６（ｄ）に示す工程）において、第１の金属が第１の材料膜２７（図６（ｃ）に示す工程で形成される）から下層導電膜３４のうち第２の活性領域１０ｂの上に形成された部分、さらには、高誘電体膜３３のうち第２の活性領域１０ｂの上に形成された部分へ拡散することを防止するための膜である。よって、第１の保護膜３０の膜厚は、後の熱処理工程（図６（ｄ）に示す工程）において、第１の金属が第１の保護膜３０上に形成された第１の材料膜２７から下層導電膜３４のうち第２の活性領域１０ｂの上に形成された部分、さらには、高誘電体膜３３のうち第２の活性領域１０ｂの上に形成された部分へ拡散しないように調整されていれば良い。

次に、図６（ｂ）に示すように、フォトリソグラフィ法により、第１の保護膜３０上に、第２の活性領域１０ｂの上に形成されている第１の保護膜３０を覆い、第１の活性領域１０ａの上に形成されている第１の保護膜３０を露出するレジストパターン３１を形成する。その後、レジストパターン３１をマスクにして、第１の保護膜３０のうちレジストパターン３１から露出している部分を除去する。これにより、第１の保護膜３０は、下層導電膜３４のうち第２の活性領域１０ｂの上に形成された部分を覆うように形成される（工程（ｈ））。第１の保護膜３０の除去は、フッ酸（ＨＦ）を主成分とする薬液を用いたウェットエッチングにより行えばよい。また、このエッチング工程では高誘電体膜３３及び下層導電膜３４が除去されないので、素子分離領域１１の上面の露出を防止でき、よって、素子分離領域１１の上面にアンダーカット部が形成されることを抑制できる。

次に、図６（ｃ）に示すように、レジストパターン３１を除去した後、第１の保護膜３０上と下層導電膜３４のうち第１の活性領域１０ａの上に形成された部分の上とに、膜厚が２ｎｍのＬａ_２Ｏ_３膜からなる第１の材料膜２７を形成する。これにより、Ｎ型ＭＩＳＦＥＴ形成領域ＮＴｒでは、下層導電膜３４上に接して第１の材料膜２７が形成されるのに対して、Ｐ型ＭＩＳＦＥＴ形成領域ＰＴｒでは、第１の保護膜３０上に第１の材料膜２７が形成される（工程（ｂ））。ここで、第１の材料膜２７としては、Ｌａ_２Ｏ_３膜に限定されず、後の熱処理工程（図６（ｄ）に示す工程）において、高誘電体膜３３に拡散したときにトランジスタの実効仕事関数を低くする（具体的にはミッドギャップよりも低くする、好ましくは４．４ｅＶ以下にする）金属（つまり、第１の金属）が含有された膜を用いればよい。

次に、図６（ｄ）に示すように、半導体基板１０に対して例えば８００℃１０分の熱処理を行う（工程（ｃ））。すると、第１の金属であるＬａが、第１の材料膜２７であるＬａ_２Ｏ_３膜から下層導電膜３４のうち第１の活性領域１０ａの上に形成されている部分を通って高誘電体膜３３のうち第１の活性領域１０ａの上に形成されている部分へ拡散する。これにより、第１の活性領域１０ａの上に、Ｌａを含有する高誘電体膜３３Ａ及びＬａを含有する下層導電膜３４Ａが形成される。

このように、この熱処理工程では、第１の金属は、下層導電膜３４のうち第１の活性領域１０ａの上に形成された部分を通って高誘電体膜３３のうち第１の活性領域１０ａの上に形成された部分へ拡散する。よって、Ｌａを含有する下層導電膜３４Ａでは、その厚み方向の全領域に第１の金属が存在している。

一方、Ｌａを含有する高誘電体膜３３Ａ内では、この熱処理工程における熱処理の条件によっては、第１の金属が高誘電体膜３３を構成する高誘電体材料と均一に混ざり合っている場合もあれば、第１の金属が層状に存在する場合もあれば、第１の金属がその上部に多く存在する場合もあれば、第１の金属がその下部に沈降する場合もある。

さらに、第１の材料膜２７が第１の保護膜３０上にも形成されているので、第１の金属であるＬａは第１の保護膜３０の上部に拡散し、その結果、第１の保護膜３０の上部にはＬａを含有する第１の保護膜３０Ａが形成される。しかし、第２の活性領域１０ｂの上では、第１の材料膜２７は第１の保護膜３０を介して下層導電膜３４の上に形成されており、第１の保護膜３０は第１の金属が第１の材料膜２７から下層導電膜１４及び高誘電体膜１３のそれぞれのうち第２の活性領域１０ｂの上に形成された部分へ拡散することを防止するための膜である。よって、第１の金属であるＬａは、第１の材料膜２７から第１の保護膜３０を通って下層導電膜３４のうち第２の活性領域１０ｂの上に形成されている部分、さらには、高誘電体膜３３のうち第２の活性領域１０ｂの上に形成されている部分へ拡散しない。よって、高誘電体膜３３及び下層導電膜３４のそれぞれのうち第２の活性領域１０ｂの上に形成されている部分には、第１の金属であるＬａは含有されない。

次に、図７（ａ）に示すように、第１の材料膜２７、Ｌａを含有する第１の保護膜３０Ａ及び第１の保護膜３０を除去する（工程（ｄ））。

次に、図７（ｂ）に示すように、Ｌａを含有する下層導電膜３４Ａ上及び下層導電膜３４上に膜厚が５０ｎｍのＳｉＯ_２膜からなる第２の保護膜３５を形成する。第２の保護膜３５は、後の熱処理工程（図７（ｄ）に示す工程）において、第２の金属が第２の材料膜２８（図７（ｃ）に示す工程で形成される）からＬａを含有する下層導電膜３４ＡさらにはＬａを含有する高誘電体膜３３Ａへ拡散することを防止するための膜である。よって、第２の保護膜３５の膜厚は、後の熱処理工程（図７（ｄ）に示す工程）において、第２の金属が第２の保護膜３５上に形成された第２の材料膜２８からＬａを含有する下層導電膜３４ＡさらにはＬａを含有する高誘電体膜３３Ａに拡散しないように調整されていれば良い。その後、フォトリソグラフィ法により、第２の保護膜３５上に、第１の活性領域１０ａの上に形成されている第２の保護膜３５を覆い、第２の活性領域１０ｂの上に形成されている第２の保護膜３５を露出するレジストパターン３６を形成する。その後、レジストパターン３６をマスクにして、第２の保護膜３５のうちレジストパターン３６から露出している部分を除去する。これにより、第２の保護膜３５は、Ｌａを含有する下層導電膜３４Ａ上（下層導電膜３４のうち第１の活性領域１０ａの上に形成された部分の上）に形成される（工程（ｌ））。このエッチング工程においても高誘電体膜３３及び下層導電膜３４が除去されないので、素子分離領域１１の上面の露出を防止でき、よって、素子分離領域１１の上面にアンダーカット部が形成されることを抑制できる。

次に、図７（ｃ）に示すように、レジストパターン３６を除去した後、第２の保護膜３５上及び下層導電膜３４のうち第２の活性領域１０ｂの上に形成された部分の上に、膜厚が２ｎｍの酸化アルミニウム（Ａｌ_２Ｏ_３）膜からなる第２の材料膜２８を形成する。これにより、Ｐ型ＭＩＳＦＥＴ形成領域ＰＴｒでは、下層導電膜３４上に接して第２の材料膜２８が形成されるのに対して、Ｎ型ＭＩＳＦＥＴ形成領域ＮＴｒでは、第２の保護膜３５上に第２の材料膜２８が形成される（工程（ｉ））。ここで、第２の材料膜２８としては、Ａｌ_２Ｏ_３膜に限定されず、後の熱処理工程（図７（ｄ）に示す工程）において高誘電体膜３３に拡散したときにトランジスタの実効仕事関数を高くする（具体的にはミッドギャップよりも高くする、好ましくは４．７５ｅＶ以下にする）金属（つまり、第２の金属）が含有された膜を用いればよい。

次に、図７（ｄ）に示すように、半導体基板１０に対して例えば８００℃１０分の熱処理を行う（工程（ｊ））。すると、第２の金属であるＡｌが、第２の材料膜２８であるＡｌ_２Ｏ_３膜から下層導電膜３４のうち第２の活性領域１０ｂの上に形成されている部分を通って高誘電体膜３３のうち第２の活性領域１０ｂの上に形成されている部分へ拡散する。これにより、第２の活性領域１０ｂの上に、Ａｌを含有する高誘電体膜３３Ｂ及びＡｌを含有する下層導電膜３４Ｂが形成される。

このように、この熱処理工程では、第２の金属は、下層導電膜３４のうち第２の活性領域１０ｂの上に形成された部分を通って高誘電体膜３３のうち第２の活性領域１０ｂの上に形成された部分へ拡散する。よって、Ａｌを含有する下層導電膜３４Ｂでは、その厚み方向の全領域に第２の金属が存在している。

一方、Ａｌを含有する高誘電体膜３３Ｂ内では、この熱処理工程における熱処理の条件によっては、第２の金属が高誘電体膜３３を構成する高誘電体材料と均一に混ざり合って存在する場合もあれば、第２の金属が層状に存在する場合もあれば、第２の金属がその上部に多く存在する場合もあれば、第２の金属がその下部に沈降する場合もある。

さらに、第２の材料膜２８が第２の保護膜３５上にも形成されているので、第２の金属であるＡｌは第２の保護膜３５の上部に拡散し、その結果、第２の保護膜３５の上部にはＡｌを含有する第２の保護膜３５Ａが形成される。しかし、第１の活性領域１０ａの上では、第２の材料膜２８は第２の保護膜３５を介して下層導電膜３４の上に形成されており、第２の保護膜３５は第２の金属が第２の材料膜２８からＬａを含有する下層導電膜３４ＡさらにはＬａを含有する高誘電体膜３３Ａへ拡散することを防止するための膜である。よって、第２の金属であるＡｌは、第２の材料膜２８から第２の保護膜３５を通って下層導電膜３４のうち第１の活性領域１０ａの上に形成されている部分、さらには、高誘電体膜３３のうち第１の活性領域１０ａの上に形成されている部分へ拡散しない。よって、高誘電体膜３３及び下層導電膜３４のそれぞれのうち第１の活性領域１０ａの上に形成されている部分には、第２の金属であるＡｌは含有されない。

次に、図８（ａ）に示すように、第２の材料膜２８、Ａｌを含有する第２の保護膜３５Ａ及び第２の保護膜３５を除去した後（工程（ｋ））、Ｌａを含有する下層導電膜３４Ａ上及びＡｌを含有する下層導電膜３４Ｂ上に、膜厚が１３ｎｍのＴａＮ膜からなる上層導電膜３７を形成する（工程（ｇ））。その後、上層導電膜３７上に、膜厚が９０ｎｍのポリシリコン膜からなるシリコン膜１８を形成する（工程（ｅ））。

次に、図８（ｂ）に示すように、ゲートパターン形状を有するレジスト（図示せず）を用いて、ドライエッチング法により、シリコン膜１８、上層導電膜３７、Ｌａを含有する下層導電膜３４Ａ、Ａｌを含有する下層導電膜３４Ｂ、Ｌａを含有する高誘電体膜３３Ａ及びＡｌを含有する高誘電体膜３３Ｂをパターニングする（工程（ｆ））。これにより、第１の活性領域１０ａ上には、第１の下地膜及びＬａを含有する高誘電体膜３３Ａからなる第１のゲート絶縁膜３３ａと、Ｌａを含有する下層導電膜３４Ａからなる第１の下層導電膜３４ａと上層導電膜３７からなる第１の上層導電膜３７ａとシリコン膜１８からなる第１のシリコン膜１８ａとからなる第１のゲート電極３９ａが形成される。一方、第２の活性領域１０ｂ上には、第２の下地膜及びＡｌを含有する高誘電体膜３３Ｂからなる第２のゲート絶縁膜３３ｂと、Ａｌを含有する下層導電膜３４Ｂからなる第２の下層導電膜３４ｂと上層導電膜３７からなる第２の上層導電膜３７ｂとシリコン膜１８からなる第２のシリコン膜１８ｂとからなる第２のゲート電極３９ｂが形成される。

次に、図８（ｃ）に示すように、第１及び第２のゲート電極３９ａ，３９ｂの側面上にそれぞれ第１及び第２のオフセットスペーサ２０ａ，２０ｂを形成した後、第１の活性領域１０ａにおける第１のゲート電極３９ａの側方下の領域にｎ型エクステンション領域２１ａを形成する一方、第２の活性領域１０ｂにおける第２のゲート電極３９ｂの側方下の領域にｐ型エクステンション領域２１ｂを形成する。その後、第１のゲート電極３９ａの側面上に第１のオフセットスペーサ２０ａを介してＬ字状の第１の内側サイドウォール２２ａ及び第１の外側サイドウォール２３ａからなる第１のサイドウォール２４ａを形成する一方、第２のゲート電極３９ｂの側面上に第２のオフセットスペーサ２０ｂを介してＬ字状の第２の内側サイドウォール２２ｂ及び第２の外側サイドウォール２３ｂからなる第２のサイドウォール２４ｂを形成する。その後、第１の活性領域１０ａにおける第１のサイドウォール２４ａの外側方下の領域にｎ型ソースドレイン領域２５ａを形成する一方、第２の活性領域１０ｂにおける第２のサイドウォール２４ｂの外側方下の領域にｐ型ソースドレイン領域２５ｂを形成する。続いて、第１のゲート電極３９ａの第１のシリコン膜１８ａ、第２のゲート電極３９ｂの第２のシリコン膜１８ｂ、ｎ型ソースドレイン領域２５ａ及びｐ型ソースドレイン領域２５ｂの各上部に、それぞれニッケルシリサイド等からなるシリサイド層２６を形成する。このようにして、第１の活性領域１０ａ上にＮ型ＭＩＳＦＥＴが形成され、第２の活性領域１０ｂ上にＰ型ＭＩＳＦＥＴが形成された半導体装置が得られる。

なお、本実施形態では、高誘電体膜３３及び下層導電膜３４に第１の金属を含有させることによって、実効仕事関数をミッドギャップよりも低くする一方、高誘電体膜３３及び下層導電膜３４に第２の金属を含有させることによって、実効仕事関数をミッドギャップよりも高くするため、第１の金属及び第２の金属を含有していない高誘電体膜３３及び下層導電膜３４によってＭＩＳＦＥＴを構成した場合の実効仕事関数がミッドギャップ程度になるような形成条件で下層導電膜３４を形成することが望ましい。

以上説明したように、本実施形態に係る半導体装置の製造方法によれば、図６（ａ）に示す工程において、半導体基板１０の上面全体を覆うように高誘電体膜３３を形成する。その後、図６（ｂ）に示す工程では、第１の保護膜３０を選択的に除去するが高誘電体膜３３及び下層導電膜３４は除去されないので、素子分離領域１１の上面は高誘電体膜３３に覆われたままであり、よって、素子分離領域１１の上面にアンダーカット部が形成されることを防止できる。従って、図８（ａ）に示す工程でシリコン膜１８を堆積させた後、図８（ｂ）に示す工程でそのシリコン膜をエッチングしても、素子分離領域１１の上面にポリシリコンからなる残渣が発生することを防止できる。これにより、本実施形態に係る半導体装置の製造方法では、従来の半導体装置において不良の原因となっていたゲート電極材料の残渣が素子分離領域１１の上面に発生することを抑制することができる。

また、本実施形態に係る半導体装置の製造方法によれば、図６（ａ）に示す工程では、半導体基板１０の上面全体を覆うように高誘電体膜３３を形成するので、第１の活性領域１０ａの上にも第２の活性領域１０ｂの上にも高誘電体膜３３が形成される。しかし、図６（ｄ）に示す工程において、第１の金属を高誘電体膜３３及び下層導電膜３４のそれぞれのうち第１の活性領域１０ａの上に形成された部分へ拡散させている。また、図７（ｄ）に示す工程において、第２の金属を高誘電体膜３３及び下層導電膜３４のそれぞれのうち第２の活性領域１０ｂの上に形成された部分へ拡散させている。第１の金属は高誘電体膜３３及び下層導電膜３４への拡散によりＮ型ＭＩＳＦＥＴの実効仕事関数を低くする金属であり、第２の金属は高誘電体膜３３及び下層導電膜３４への拡散によりＰ型ＭＩＳＦＥＴの実効仕事関数を高くする金属である。よって、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くすることができる。また、このように第２の金属を高誘電体膜３３及び下層導電膜３４のそれぞれのうち第２の活性領域１０ｂの上に形成された部分へ拡散させているので、上記第１の実施形態に係る半導体装置の製造方法に比べてＰ型ＭＩＳＦＥＴの実効仕事関数を高くすることができ、よって、Ｐ型ＭＩＳＦＥＴの閾値電圧を低くすることができる。

その上、本実施形態に係る半導体装置の製造方法では、図８（ｂ）に示すように、それぞれ同一の膜をパターニングして、第１のゲート絶縁膜３３ａと第２のゲート絶縁膜３３ｂ、第１の下層導電膜３４ａと第２の下層導電膜３４ｂ、第１の上層導電膜３７ａと第２の上層導電膜３７ｂ、第１のシリコン膜１８ａと第２のシリコン膜１８ｂを形成している。そのため、それぞれの境界部において段差が生じないので、良好なゲート電極構造を得ることができる。

以上をまとめると、本実施形態に係る半導体装置及びその製造方法では、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧を低くすることができ、さらには、従来の半導体装置において不良の原因となっていたゲート電極材料の残渣を素子分離領域１１の上面に発生させることなく半導体装置を製造することができる。

なお、本実施形態では、第１のゲート電極３９ａは、第１の下層導電膜３４ａ、第１の上層導電膜３７ａおよび第１のシリコン膜１８ａからなるとしたが、第１の上層導電膜３７ａは設けられていなくても良い。同じく、第２のゲート電極３９ｂには、第２の上層導電膜３７ｂは設けられていなくても良い。

また、本実施形態では、Ｌａを拡散させた後にＡｌを拡散させたが、Ａｌを拡散させた後にＬａを拡散させても良い。その場合には、図６（ａ）に示す工程を行った後、図７（ｂ）〜図７（ｄ）に示す工程を順次行い、その後、図６（ｂ）〜図７（ａ）に示す工程を順次行い、それから、図８（ａ）〜図８（ｃ）に示す工程を順次行えば良い。この場合、図７（ｂ）に示す工程では、第２の保護膜３５を、Ｌａを含有する下層導電膜３４Ａ上に残存させるのではなく下層導電膜３４のうち第１の活性領域１０ａの上に形成された部分の上に残存させればよい。また、図６（ｂ）に示す工程では、第１の保護膜３０を、下層導電膜３４のうち第２の活性領域１０ｂの上に形成された部分の上に残存させるのではなくＡｌを含有する下層導電膜上に残存させればよい。

また、本実施形態に係る半導体装置の製造方法として、上記第１の実施形態で記載した半導体装置の製造方法を用いても良い。すなわち、まず、半導体基板１０上に、下地膜、高誘電体膜３３及び下層導電膜３４を順次形成し（工程（ａ））、次に、下層導電膜３４のうち第１の活性領域１０ａの上に形成された部分の上に第１の材料膜２７を選択的に形成する（工程（ｂ））。例えば、下層導電膜３４上に第１の材料膜２７を形成した後、第１の材料膜２７のうち第２の活性領域１０ｂの上に形成された部分を除去することによって、第１の材料膜２７のうち第１の活性領域１０ａの上に形成された部分を残存させる。その後、第１の金属を第１の材料膜２７から下層導電膜３４のうち第１の活性領域１０ａの上に形成された部分を通って高誘電体膜３３のうち第１の活性領域１０ａの上に形成された部分へ拡散させる（工程（ｃ））。これにより、第１の活性領域１０ａの上には、Ｌａを含有する高誘電体膜３３Ａ及びＬａを含有する下層導電膜３４Ａが順次形成される。その後、第１の材料膜２７を除去した後（工程（ｄ））、今度は、下層導電膜３４のうち第２の活性領域１０ｂの上に形成された部分の上に第２の材料膜２８を選択的に形成する（工程（ｉ））。例えば、Ｌａを含有する下層導電膜３４Ａ及び下層導電膜３４上に第２の材料膜２８を形成した後、第２の材料膜２８のうち第１の活性領域１０ａの上に形成された部分を除去することによって、第２の材料膜２８のうち第２の活性領域１０ｂの上に形成された部分を残存させる。その後、第２の金属を第２の材料膜２８から下層導電膜３４のうち第２の活性領域１０ｂの上に形成された部分を通って高誘電体膜３３のうち第２の活性領域１０ｂの上に形成された部分へ拡散させる（工程（ｊ））。これにより、第２の活性領域１０ｂの上には、Ａｌを含有する高誘電体膜３３Ｂ及びＡｌを含有する下層導電膜３４Ｂが順次形成される。その後、第２の材料膜２８を除去し（工程（ｋ））、図８（ａ）〜図８（ｃ）に示す工程を順次行えばよい。なお、この場合であっても、第２の金属を拡散させた後に第１の金属を拡散させても良い。

（その他の実施形態）
上記第１および第２の実施形態は、以下に示す形態であっても構わない。

上記第１の実施形態における第１の下層導電膜１４ａ及び第２の下層導電膜１４ｂはどちらもＴｉＮ膜であるとしたが、ＴａＮ膜または炭化タンタル（ＴａＣ）膜であっても良い。同様に、上記第２の実施形態における第１の下層導電膜３４ａ及び第２の下層導電膜３４ｂはどちらもＴａＮ膜であるとしたが、ＴｉＮ膜またはＴａＣ膜であってもよい。

また、上記第１の実施形態における第１の上層導電膜１７ａ及び第２の上層導電膜１７ｂはどちらもＴｉＮ膜であるとしたが、ＴａＮ膜、ＴａＣ膜、ルテニウム膜又は窒化アルミニウムモリブデン膜であってもよい。同様に、上記第２の実施形態における第１の上層導電膜３７ａ及び第２の上層導電膜３７ｂはそれぞれＴａＮ膜であるとしたが、ＴｉＮ膜、ＴａＣ膜、ルテニウム膜又は窒化アルミニウムモリブデン膜であってもよい。

第１および第２のシリコン膜１８ａ，１８ｂは、どちらもポリシリコンからなるとしたが、アモルファスシリコンからなってもよい。

第１のゲート絶縁膜１３ａ，３３ａは、それぞれ、第１の下地膜と第１の高誘電体膜とからなるとしたが、第１の下地膜を有していなくても良い。また、第２のゲート絶縁膜１３ｂ，３３ｂは、それぞれ、第２の下地膜と第２の高誘電体膜とからなるとしたが、第２の下地膜を有していなくてよい。

第１の材料膜１５，２７として、Ｌａ_２Ｏ_３膜を用いたが、Ｌａ以外のランタノイド系元素、Ｓｃ、ＳｒまたはＭｇなどの酸化膜を用いても良い。さらに、第１の材料膜１５，２７はＬａなどのランタノイド系元素、Ｓｃ、ＳｒまたはＭｇなどの金属を含有する膜であれば何でも良く、上記金属からなる膜であっても良い。第１の材料膜１５，２７が絶縁性を有していなくても、第１の金属または第１の材料膜１５，２７を構成する金属化合物が高誘電体膜１３，３３へ拡散したときに絶縁性を示せばよい。

第２の材料膜２８として、Ａｌ_２Ｏ_３膜を用いたが、Ｔａ_２Ｏ_３膜を用いてもよい。また、第２の材料膜２８は、ＡｌまたはＴａを含有する膜であれば何でも良く、Ａｌからなる膜またはＴａからなる膜であっても良い。第２の材料膜２８が絶縁性を有していなくても、第２の金属または第２の材料膜２８を構成する金属化合物が高誘電体膜３３内に混入されたときに絶縁性を示せばよい。

本発明に係る半導体装置及びその製造方法は、それぞれが最適な特性を有するゲート絶縁膜及びゲート電極を備えたＮ型ＭＩＳＦＥＴならびにＰ型ＭＩＳＦＥＴを備えるとともに従来の半導体装置において不良の原因となっていたシリコンの残渣が発生していない半導体装置を実現できるので、高誘電体膜からなるゲート絶縁膜と金属膜を有するゲート電極とを備えた半導体装置及びその製造方法などとして有用である。

本発明の第１の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第２の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｂ）は、従来の半導体装置の製造方法を工程順に示す断面図である。

符号の説明

１０ 半導体基板
１０ａ 第１の活性領域
１０ｂ 第２の活性領域
１１ 素子分離領域
１２ａ ｐ型ウェル領域
１２ｂ ｎ型ウェル領域
１３，３３ 高誘電体膜
１３Ａ，３３Ａ Ｌａを含有する高誘電体膜
１３ａ，３３ａ 第１のゲート絶縁膜
１３ｂ，３３ｂ 第２のゲート絶縁膜
１４，３４ 下層導電膜
１４Ａ，３４Ａ Ｌａを含有する下層導電膜
１４ａ，３４ａ 第１の下層導電膜 （第１の導電膜）
１４ｂ，３４ｂ 第２の下層導電膜 （第２の導電膜）
１５，２７ 第１の材料膜
１６，３１，３６ レジストパターン
１７，３７ 上層導電膜
１７ａ，３７ａ 第１の上層導電膜 （第３の導電膜）
１７ｂ，３７ｂ 第２の上層導電膜 （第４の導電膜）
１８ シリコン膜
１８ａ 第１のシリコン膜
１８ｂ 第２のシリコン膜
１９ａ，３９ａ 第１のゲート電極
１９ｂ，３９ｂ 第２のゲート電極
２０ａ 第１のオフセットスペーサ
２０ｂ 第２のオフセットスペーサ
２１ａ ｎ型エクステンション領域
２１ｂ ｐ型エクステンション領域
２２ａ 第１の内側サイドウォール
２２ｂ 第２の内側サイドウォール
２３ａ 第１の外側サイドウォール
２３ｂ 第２の外側サイドウォール
２４ａ 第１のサイドウォール
２４ｂ 第２のサイドウォール
２５ａ ｎ型ソースドレイン領域
２５ｂ ｐ型ソースドレイン領域
２６ シリサイド層
２８ 第２の材料膜
３０ 第１の保護膜
３０Ａ Ｌａを含有する第１の保護膜
３３Ｂ Ａｌを含有する高誘電体膜
３４Ｂ Ａｌを含有する下層導電膜
３５ 第２の保護膜
３５Ａ Ａｌを含有する第２の保護膜

Claims (20)

1. 半導体領域における第１の活性領域上に設けられた第１導電型の第１のトランジスタと、素子分離領域により前記第１の活性領域とは分離された前記半導体領域における第２の活性領域上に設けられた第２の導電型の第２のトランジスタとを備えた半導体装置であって、
   前記第１のトランジスタは、
   前記第１の活性領域の上に形成され、高誘電体材料と第１の金属とを含有する第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜上に形成され且つ導電材料と前記第１の金属とを含有する第１の導電膜と、前記第１の導電膜の上に形成された第１のシリコン膜とを有する第１のゲート電極とを備え、
   前記第２のトランジスタは、
   前記第２の活性領域の上に形成され、前記高誘電体材料を含有する第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜上に形成され且つ前記導電材料を含有する第２の導電膜と、前記第２の導電膜の上に形成された第２のシリコン膜とを有する第２のゲート電極とを備えていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第２のゲート絶縁膜及び前記第２の導電膜は、前記第１の金属を含有していないことを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記第１のトランジスタは、前記第１の金属により実効仕事関数の値が変更されていることを特徴とする半導体装置。
4. 請求項１〜３のうちいずれか１項に記載の半導体装置において、
   前記第１の金属は、ランタノイド系元素、スカンジウム、ストロンチウムおよびマグネシウムの少なくとも一つであることを特徴とする半導体装置。
5. 請求項１〜４のうちいずれか１項に記載の半導体装置において、
   前記第２のゲート絶縁膜及び前記第２の導電膜は、第２の金属を含有していることを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第２のトランジスタは、前記第２の金属により実効仕事関数の値が変更されていることを特徴とする半導体装置。
7. 請求項５又は６に記載の半導体装置において、
   前記第２の金属は、アルミニウムおよびタンタルの少なくとも一つであることを特徴とする半導体装置。
8. 請求項１〜７のうちいずれか１項に記載の半導体装置において、
   前記第１のゲート電極は、前記第１の導電膜と前記第１のシリコン膜との間に設けられた第３の導電膜を有し、
   前記第２のゲート電極は、前記第２の導電膜と前記第２のシリコン膜との間に設けられ、前記第３の導電膜と同一の材料からなる第４の導電膜を有していることを特徴とする半導体装置。
9. 請求項８に記載の半導体装置において、
   前記第３の導電膜及び前記第４の導電膜は、窒化チタン、窒化タンタル、炭化タンタル、ルテニウム又は窒化アルミニウムモリブデンからなることを特徴とする半導体装置。
10. 請求項１〜９のうちいずれか１項に記載の半導体装置において、
    前記第１の導電膜は、厚み方向の全領域に前記第１の金属を含有していることを特徴とする半導体装置。
11. 請求項１〜１０のうちいずれか１項に記載の半導体装置において、
    前記第１のゲート電極の膜厚は、前記第２のゲート電極の膜厚と同一であることを特徴とする半導体装置。
12. 請求項１〜１１のうちいずれか１項に記載の半導体装置において、
    前記第１のトランジスタは、Ｎ型ＭＩＳトランジスタであり、
    前記第２のトランジスタは、Ｐ型ＭＩＳトランジスタであることを特徴とする半導体装置。
13. 請求項１〜１２のうちいずれか１項に記載の半導体装置において、
    前記高誘電体材料は、ハフニウム、ジルコニウムおよびイットリウムの少なくとも一つを含有する酸化物、酸窒化物またはシリケートであることを特徴とする半導体装置。
14. 請求項１〜１３のうちいずれか１項に記載の半導体装置において、
    前記導電材料は、窒化チタン、窒化タンタル又は炭化タンタルからなることを特徴とする半導体装置。
15. 請求項１〜１４のうちいずれか１項に記載の半導体装置において、
    前記第１のゲート絶縁膜は、前記第１の活性領域と前記第１のゲート絶縁膜における前記高誘電体材料との間に、酸窒化シリコンからなる第１の下地膜を有し、
    前記第２のゲート絶縁膜は、前記第２の活性領域と前記第２のゲート絶縁膜における前記高誘電体材料との間に、酸窒化シリコンからなる第２の下地膜を有していることを特徴とする半導体装置。
16. 半導体領域における第１の活性領域上に設けられた第１のトランジスタと、素子分離領域により前記第１の活性領域とは分離された前記半導体領域における第２の活性領域上に設けられた第２のトランジスタとを備えた半導体装置の製造方法であって、
    前記第１の活性領域及び前記第２の活性領域の上に、高誘電体材料からなる高誘電体膜および導電材料からなる下層導電膜を順次形成する工程（ａ）と、
    前記下層導電膜のうち前記第１の活性領域上に形成された部分の上に、第１の金属を含有する第１の材料膜を形成する工程（ｂ）と、
    前記高誘電体膜及び前記下層導電膜のそれぞれのうち前記第１の活性領域上に設けられた部分に、前記第１の材料膜から前記第１の金属を拡散させる工程（ｃ）と、
    前記工程（ｃ）の後、前記第１の材料膜を除去する工程（ｄ）と、
    前記工程（ｄ）の後、前記下層導電膜の上にシリコン膜を形成する工程（ｅ）と、
    前記シリコン膜、前記下層導電膜及び前記高誘電体膜をエッチングする工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
17. 請求項１６に記載の半導体装置の製造方法において、
    前記工程（ｄ）の後で前記工程（ｅ）の前に、前記下層導電膜上に上層導電膜を形成する工程（ｇ）をさらに備え、
    前記工程（ｅ）では、前記上層導電膜上に前記シリコン膜を形成し、
    前記工程（ｆ）は、前記上層導電膜をエッチングする工程をさらに含むことを特徴とする半導体装置の製造方法。
18. 請求項１６又は１７に記載の半導体装置の製造方法において、
    前記工程（ａ）の後で前記工程（ｂ）の前に、前記下層導電膜のうち前記第２の活性領域上に形成された部分の上に第１の保護膜を形成する工程（ｈ）をさらに備え、
    前記工程（ｂ）では、前記下層導電膜のうち前記第２の活性領域上に形成された部分の上には、前記第１の保護膜を介して前記第１の材料膜を形成し、
    前記工程（ｄ）は、前記第１の保護膜を除去する工程を含むことを特徴とする半導体装置の製造方法。
19. 請求項１６〜１８のうちいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ａ）の後で前記工程（ｅ）の前に、
    前記下層導電膜のうち前記第２の活性領域上に形成された部分の上に、第２の金属を含有する第２の材料膜を形成する工程（ｉ）と、
    前記高誘電体膜及び前記下層導電膜のそれぞれのうち前記第２の活性領域上に設けられた部分に、前記第２の材料膜から前記第２の金属を拡散させる工程（ｊ）と、
    前記工程（ｊ）の後、前記第２の材料膜を除去する工程（ｋ）とをさらに備えていることを特徴とする半導体装置の製造方法。
20. 請求項１９に記載の半導体装置の製造方法において、
    前記工程（ｉ）の前に、前記下層導電膜のうち前記第１の活性領域上に形成された部分の上に第２の保護膜を形成する工程（ｌ）をさらに備え、
    前記工程（ｉ）では、前記下層導電膜のうち前記第１の活性領域上に形成された部分の上には、前記第２の保護膜を介して前記第２の材料膜を形成し、
    前記工程（ｋ）は、前記第２の保護膜を除去する工程を含むことを特徴とする半導体装置の製造方法。

Images