WO2011148435A1 - 半導体装置及びその製造方法 - Google Patents

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山田隆順
新井秀幸
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, a semiconductor device including a MISFET (MetalFETInsulator Semiconductor Field Effect Transistor) having a gate insulating film including a high dielectric constant insulating film containing an adjustment metal and a manufacturing method thereof About.
  • MISFET MetalFETInsulator Semiconductor Field Effect Transistor
  • a high dielectric constant insulating film such as an Hf-based oxide film containing hafnium (Hf) is used in place of the conventional silicon oxide film, thereby reducing the electrical thickness of the gate insulating film.
  • Hf hafnium
  • the threshold voltage of the MISFET (hereinafter referred to as “MIS transistor”) increases due to a phenomenon called Fermi level pinning. For this reason, it has been studied to lower the threshold voltage of the n-type MIS transistor by using, for example, an Hf-based oxide film containing lanthanum (La) as the gate insulating film. Note that the threshold voltage of the n-type MIS transistor can be lowered by using an Hf-based oxide film containing La as the gate insulating film for the following reason.
  • the flat band voltage shifts to the minus side, and the effective work function of the n-type MIS transistor shifts to the band edge side. Therefore, the threshold voltage of the n-type MIS transistor is lowered. Can do.
  • nMOS region refers to a region where an n-type MOS transistor is formed.
  • pMOS region refers to a region where a p-type MOS transistor is formed.
  • SiO 2 films 202x and 202y are formed on the active regions 200a and 200b surrounded by the element isolation region 201 in the semiconductor substrate 200. Thereafter, an HfSiO film 203 and an Si film 204 are sequentially formed on the semiconductor substrate 200. Thereafter, only portions of the Si film 204 and the HfSiO film 203 located in the pMOS region are nitrided to form the HfSiON film 205 and the SiN film 206. Thereafter, a La (O) film 207 is formed on the Si film 204 and the SiN film 206.
  • a W film 208 and a TiN film 209 are sequentially formed on the La (O) film 207.
  • a polycrystalline Si film is formed on the TiN film 209. Thereafter, patterning is performed. Thereby, the gate insulating film 210A having the HfSiO film 210a including the SiO 2 film 202a and La, and the gate electrode 212A having the WSi film 211a, the TiN film 209a, and the polycrystalline Si film 212a are sequentially formed on the active region 200a. .
  • the gate insulating film 205B having the SiO 2 film 202b and the HfSiON film 205b, the SiN film 206b, the La (O) film 207b, the W film 208b, the TiN film 209b, and the polycrystalline Si film 212b are formed on the active region 200b.
  • Gate electrodes 212B are sequentially formed.
  • a conventional semiconductor device is manufactured as described above.
  • the conventional method for manufacturing a semiconductor device has the following problems.
  • the SiN film 206 is not removed and remains on the HfSiON film 205. Therefore, as shown in FIG. 9D, a SiN film is interposed between the gate insulating film 205B and the gate electrode 212B. A film 206b is interposed. For this reason, there is a problem that the gate capacitance is lowered and the driving capability of the p-type MOS transistor is lowered.
  • the introduction preventing mask it is desirable to selectively remove the introduction preventing mask from the high dielectric constant insulating film after the heat treatment. Therefore, it is considered promising to use a metal mask containing a refractory metal as the introduction prevention mask. Thereby, after the heat treatment, the introduction preventing mask (metal mask) can be selectively removed from the high dielectric constant insulating film.
  • FIGS. 10A to 10C are cross-sectional views showing a method of manufacturing a semiconductor device using the first method in the order of steps.
  • 11A to 11C are cross-sectional views showing a method of manufacturing a semiconductor device using the second method in the order of steps.
  • nMIS region refers to a region where an n-type MIS transistor is formed.
  • the “pMIS region” refers to a region where a p-type MIS transistor is formed.
  • Non-MIS region refers to a region where an n, p-type MIS transistor is not formed.
  • a region indicated by an arrow is an element isolation formation region, and an “element isolation formation region” refers to a region including an element isolation region.
  • FIGS. 10 (a) to (c) and FIGS. 11 (a) to (c) the same constituent elements are denoted by the same reference numerals.
  • FIG. 10A to FIG. 11C are cross-sectional views showing a configuration of a part of a chip included in the wafer.
  • the wafer W includes a plurality of chips C as shown in FIG.
  • the chip C is finally cut out from the wafer W and separated into individual pieces.
  • each chip C includes a plurality of n, p-type MIS transistors.
  • an element isolation region 101 is formed in an element isolation formation region in the semiconductor substrate 100.
  • a p-type first well region 102 a is formed in the nMIS region in the semiconductor substrate 100.
  • an n-type second well region 102 b is formed in the pMIS region in the semiconductor substrate 100.
  • a base film 103 and a high dielectric constant insulating film 104 are sequentially formed on the semiconductor substrate 100.
  • a refractory metal film is formed on the high dielectric constant insulating film 104. Thereafter, the refractory metal film is patterned. As a result, a metal mask 105X is formed which exposes the portions of the high dielectric constant insulating film 104 located in the nMIS region and the non-MIS region, and covers the portion of the high dielectric constant insulating film 104 located in the pMIS region.
  • an adjustment metal compound film 106 including an adjustment metal is formed on the high dielectric constant insulating film 104 on which the metal mask 105X is formed. Thereafter, heat treatment such as RTA (Rapid Thermal Thermal Annealing) using infrared rays is performed using the metal mask 105X as an introduction prevention mask. As a result, the adjusting metal in the adjusting metal compound film 106 is introduced into portions of the high dielectric constant insulating film 104 located in the nMIS region and the non-MIS region, and the high dielectric constant insulating film 104A containing the adjusting metal is introduced. , 104C.
  • RTA Rapid Thermal Thermal Annealing
  • the metal mask 105X prevents the adjustment metal in the adjustment metal compound film 106 from being introduced into the portion of the high dielectric constant insulating film 104 located in the pMIS region, and does not contain the adjustment metal.
  • a dielectric constant insulating film 104B is formed.
  • the unreacted adjustment metal compound film 106 and the metal mask 105X are removed.
  • the metal mask 105X can be selectively removed from the high dielectric constant insulating film 104B.
  • a refractory metal film is formed on the high dielectric constant insulating film 104. Thereafter, the refractory metal film is patterned. As a result, a metal mask 105Y is formed which exposes a portion of the high dielectric constant insulating film 104 located in the nMIS region and covers a portion of the high dielectric constant insulating film 104 located in the pMIS region and the non-MIS region.
  • an adjustment metal compound film 106 is formed on the high dielectric constant insulating film 104 on which the metal mask 105Y is formed. Thereafter, heat treatment such as RTA is performed using the metal mask 105Y as an introduction prevention mask. Thus, the adjusting metal in the adjusting metal compound film 106 is introduced into the portion of the high dielectric constant insulating film 104 located in the nMIS region to form the high dielectric constant insulating film 104A containing the adjusting metal. On the other hand, the metal mask 105Y prevents the adjustment metal in the adjustment metal compound film 106 from being introduced into the portions of the high dielectric constant insulating film 104 located in the pMIS region and the non-MIS region, thereby adjusting the adjustment metal. A high-dielectric-constant insulating film 104D that does not contain s is formed.
  • the unreacted adjustment metal compound film 106 and the metal mask 105Y are removed.
  • the metal mask 105Y can be selectively removed from the high dielectric constant insulating film 104D.
  • the adjustment metal may or may not be introduced into the portion of the high dielectric constant insulating film 104 located on the element isolation formation region.
  • the semiconductor device manufacturing method using the first and second methods has the following problems.
  • the metal mask 105X covers only the portion of the high dielectric constant insulating film 104 located in the pMIS region. For this reason, the region where the pMIS regions are densely present is a dense region where the metal mask 105X is densely arranged. On the other hand, the region where the pMIS region is sparse is a sparse region where the metal mask 105X is sparsely arranged.
  • the region where the nMIS regions are densely present is a sparse region where the metal mask 105Y is sparsely arranged.
  • the region where the nMIS regions are sparse is a dense region where the metal mask 105Y is densely arranged.
  • the area ratio of the metal mask varies according to the density of the pMIS region in the chip.
  • the area ratio of the metal mask varies according to the density of the nMIS region in the chip.
  • “Density of n, pMIS region in chip (rough density)” refers to the ratio of the surface area of the n, pMIS region to the surface area of the chip.
  • the “area ratio of the metal mask” refers to the ratio of the surface area of the metal mask to the surface area of the chip.
  • the area ratio of the metal mask varies depending on the density of the nMIS region or the pMIS region in the chip.
  • the density of the n, pMIS region in the chip varies. For this reason, as shown in FIG. 12, when the chip C is divided into, for example, 12 parts, a dense region H having a high metal mask area ratio and a sparse region L having a low metal mask area ratio are mixed in the chip C. To do.
  • the reflectivity at which refractory metal reflects infrared rays is larger than the reflectivity at which silicon (Si) reflects infrared rays. For this reason, infrared rays are reflected by the metal mask containing a refractory metal during heat treatment such as RTA using infrared rays.
  • the reflection amount Rh at which the infrared rays are reflected in the dense region H is larger than the reflection amount Rl at which the infrared rays are reflected in the sparse region L (Rh> Rl).
  • the wafer temperature Th in the dense region H is lower than the wafer temperature Tl in the sparse region L (Th ⁇ Tl).
  • the amount of reflected infrared light varies depending on the area ratio of the metal mask, and the wafer temperature varies.
  • “Wafer temperature” refers to the temperature of a wafer (semiconductor substrate) that is heated by absorbing infrared rays by heat treatment.
  • the amount of adjustment metal introduced into the high dielectric constant insulating film increases. For this reason, the amount Ah of the adjusting metal introduced into the high dielectric constant insulating film in the dense region H during the heat treatment is larger than the amount Al of the adjusting metal introduced into the high dielectric constant insulating film in the sparse region L. , Less (Ah ⁇ Al). For this reason, the average concentration Ch of the adjusting metal contained in the high dielectric constant insulating film in the dense region H is lower than the average concentration Cl of the adjusting metal contained in the high dielectric constant insulating film in the sparse region L. (Ch ⁇ Cl).
  • the threshold voltage of the n-type MIS transistor decreases. For this reason, the threshold voltage Vh of the n-type MIS transistor in the dense region H is higher than the threshold voltage Vl of the n-type MIS transistor in the sparse region L (Vh> Vl).
  • the average concentration of the adjusting metal varies depending on the wafer temperature in the chip, and the threshold voltage of the n-type MIS transistor varies.
  • the area ratio of the metal mask varies depending on the density of the nMIS region or the pMIS region in the chip.
  • the wafer temperature varies, and the threshold voltage of the n-type MIS transistor varies.
  • an object of the present invention is to provide a MIS transistor having a gate insulating film including a high dielectric constant insulating film into which an adjustment metal is introduced, using a metal mask including a refractory metal as an introduction preventing mask.
  • a metal mask including a refractory metal as an introduction preventing mask.
  • a method of manufacturing a semiconductor device includes a first MIS transistor of a first conductivity type formed on a first active region in a semiconductor substrate and a second MIS transistor in the semiconductor substrate.
  • step (A) forming an element isolation region that surrounds the substrate, (b) forming a gate insulating film forming film having a high dielectric constant insulating film on the semiconductor substrate after the step (a), and a gate insulating film
  • step (c) of forming a refractory metal film on the formation film, and patterning the refractory metal film to expose a first portion located on the first active region in the gate insulating film formation film, Gate insulation film A dummy metal mask that forms a metal mask that covers the second portion located on the second active region in the film formation and covers the third portion in the region located on the element isolation formation region in the gate insulating film formation film And (d), and a step (e) of forming a metal compound film for adjustment including a metal for adjustment on the gate insulating film forming film on which the metal mask and the dummy metal mask are formed (e) And (f) after step (e), introducing the adjustment metal in the adjustment metal compound film into the gate insulating film formation film by heat treatment
  • a dummy metal mask that covers the third portion in the region is formed on the region located on the element isolation formation region in the gate insulating film formation film.
  • the first gate insulating film forming film containing the adjusting metal is introduced by introducing the adjusting metal into the first portion of the gate insulating film forming film. And forming a second gate insulating film forming film that does not contain the adjusting metal by preventing the adjusting metal from being introduced into the second portion of the gate insulating film forming film by the metal mask.
  • the first gate insulating film and the first gate electrode made of the first gate insulating film forming film are formed on the first active region, and the second gate insulating is formed on the second active region.
  • a second gate insulating film and a second gate electrode made of a film forming film are formed.
  • the first gate insulating film contains an adjustment metal
  • the second gate insulating film does not contain an adjustment metal. It is preferable.
  • the step (i) preferably includes a step of forming a dummy gate insulating film and a dummy gate electrode on the element isolation formation region.
  • step (f) an adjustment metal is introduced into a portion other than the third portion in the region located on the element isolation formation region in the gate insulating film formation film,
  • the dummy metal mask prevents the adjustment metal from being introduced into the third portion and forms a dummy gate insulating film forming film.
  • step (i) the dummy gate insulating film forming film is formed on the element isolation forming region. It is preferable to form a dummy gate insulating film and a dummy gate electrode.
  • the dummy gate insulating film does not contain an adjustment metal.
  • the step (a) includes a step of forming a dummy active region surrounded by the element isolation region in the element isolation formation region.
  • the third part Preferably includes a portion located on at least a portion of the dummy active region in the gate insulating film formation film.
  • the dummy active region can suppress the possibility of variations in the wafer temperature due to the difference in the density of the active region in the chip.
  • the dummy metal mask can suppress variation in wafer temperature due to the difference in the area ratio of the metal mask. Therefore, it is possible to effectively suppress variation in the threshold voltage of the first MIS transistor included in the same chip.
  • the step (a) includes a step of forming a dummy active region surrounded by the element isolation region in the element isolation formation region.
  • the third part Includes a portion located on at least a part of the dummy active region in the gate insulating film formation film, and in step (i), the dummy gate insulating film and the dummy gate electrode straddle the element isolation region and the dummy active region. Preferably it is formed.
  • the first active region is formed in the first well region of the second conductivity type, and the second active region is the second well of the first conductivity type.
  • the dummy active region is formed in the third well region of the second conductivity type, the first gate insulating film contains an adjustment metal, and at least a part of the dummy gate insulating film is formed in the region. Preferably does not contain an adjustment metal.
  • the first MIS transistor is an n-type MIS transistor
  • the second MIS transistor is a p-type MIS transistor
  • the adjustment metal is lanthanum.
  • the first MIS transistor is a p-type MIS transistor
  • the second MIS transistor is an n-type MIS transistor
  • the adjustment metal is aluminum.
  • the gate insulating film forming film includes a base film and a high dielectric constant insulating film formed on the base film, and the gate electrode forming film is formed on the metal film and the metal film. It is preferably made of a formed silicon film.
  • a semiconductor device includes a first MIS transistor of a first conductivity type formed on a first active region in a semiconductor substrate, and a second active region on the semiconductor substrate.
  • a semiconductor device comprising a second MIS transistor of the second conductivity type formed on the semiconductor substrate and a dummy element formed on a dummy active region in the semiconductor substrate, wherein the first MIS transistor is a first active transistor.
  • the dummy element has a dummy high dielectric constant insulating film formed on the dummy active region, and at least a part of the dummy element is formed on the dummy gate insulating film and the dummy gate insulating film not containing the adjustment metal.
  • the first active region, the second active region, and the dummy active region are surrounded by an element isolation region in the semiconductor substrate, and the first active region is a second conductivity type second electrode. Formed in one well region, the second active region is formed in a second well region of the first conductivity type, and the dummy active region is formed in a third well region of the second conductivity type. It is characterized by being.
  • variation in the average concentration of the adjustment metal contained in the first gate insulating film included in the first MIS transistor included in the same chip can be suppressed. It is possible to suppress variation in the threshold voltage of the first MIS transistors included in the same chip.
  • the dummy gate insulating film does not contain any adjustment metal.
  • the dummy gate insulating film includes a containing portion containing the adjusting metal and a non-containing portion not containing the adjusting metal.
  • the dummy gate insulating film and the dummy gate electrode are formed over the element isolation region and the dummy active region.
  • the semiconductor device and the manufacturing method thereof according to the present invention it is possible to suppress the occurrence of variation in the threshold voltage of the first MIS transistor included in the same chip.
  • FIGS. 1A to 1C are cross-sectional views in the gate length direction showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • 2A to 2B are cross-sectional views in the gate length direction showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • FIGS. 3A to 3B are cross-sectional views in the gate length direction showing the method of manufacturing the semiconductor device according to the embodiment of the present invention in the order of steps.
  • 4A to 4B are cross-sectional views in the gate length direction showing the method of manufacturing the semiconductor device according to the embodiment of the present invention in the order of steps.
  • FIGS. 5A to 5B are views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 5A is a cross-sectional view taken along line Va-Va shown in FIG.
  • FIG. 5B is a plan view.
  • FIG. 6 is a graph showing the relationship between the area ratio of the metal mask and the fluctuation value of the average threshold voltage.
  • FIG. 7 is a plan view showing another example of the layout of the dummy metal mask.
  • FIG. 8 is a plan view showing another example of the layout of the dummy metal mask.
  • 9A to 9D are cross-sectional views in the gate length direction showing a conventional method of manufacturing a semiconductor device in the order of steps.
  • FIGS. 10A to 10C are cross-sectional views showing a method of manufacturing a semiconductor device using the first method in the order of steps.
  • 11A to 11C are cross-sectional views showing a method of manufacturing a semiconductor device using the second method in the order of steps.
  • FIG. 12 is a plan view showing the configuration of the wafer.
  • 1A to 4B are cross-sectional views in the gate length direction showing the method of manufacturing a semiconductor device according to one embodiment of the present invention in the order of steps.
  • 5 (a) to 5 (b) are views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, (a) is a sectional view taken along the line Va-Va shown in (b), (b) is a plan view.
  • FIG. 5 (a) is the same as the diagram shown in FIG. 1 (c).
  • nMIS region refers to a region where an n-type first MIS transistor is formed.
  • pMIS region refers to a region where a p-type second MIS transistor is formed.
  • Dummy region refers to a region where a dummy element is formed.
  • a region indicated by an arrow is an element isolation formation region, and an “element isolation formation region” refers to an element isolation region and a region including a dummy active region surrounded by the element isolation region (in other words, the first and first regions). 2 is a region not including the active region).
  • FIGS. 1A to 4B are cross-sectional views showing the structure of a part of a chip included in a wafer.
  • an element isolation region 11 is selectively formed in an element isolation formation region in a semiconductor substrate 10 made of, for example, p-type silicon (Si) by, for example, an STI (Shallow Trench Isolation) method. Form.
  • a first active region 10 a surrounded by the element isolation region 11 is formed in the nMIS region of the semiconductor substrate 10.
  • a second active region 10 b surrounded by the element isolation region 11 is formed in the pMIS region of the semiconductor substrate 10.
  • a plurality of dummy active regions 10 c each surrounded by the element isolation region 11 are formed in the dummy region in the semiconductor substrate 10.
  • the plurality of dummy active regions 10c are arranged in a matrix, for example, as shown in FIG.
  • the planar shapes of the plurality of dummy active regions 10c are the same as each other.
  • the width W10cl in the gate length direction of the dummy active region 10c is, for example, 0.2 ⁇ m to 10 ⁇ m.
  • the width W10cw in the gate width direction of the dummy active region 10c is, for example, 0.4 ⁇ m to 10 ⁇ m.
  • An interval I10cl between the dummy active regions 10c adjacent in the gate length direction is the same, and the interval I10cl is, for example, 0.2 ⁇ m to 5 ⁇ m.
  • An interval I10cw between the dummy active regions 10c adjacent in the gate width direction is the same, and the interval I10cw is, for example, 0.4 ⁇ m to 10 ⁇ m.
  • a p-type first well region 12 a is formed in the nMIS region in the semiconductor substrate 10.
  • a p-type third well region 12 c is formed in the dummy region of the semiconductor substrate 10.
  • an n-type second well region 12 b is formed in the pMIS region in the semiconductor substrate 10.
  • the semiconductor substrate 10 is made of, for example, silicon oxide (SiO 2 ) or silicon oxynitride (SiON) having a thickness of 1 nm on the semiconductor substrate 10 by, eg, CVD (Chemical Vapor Deposition).
  • a base film 13 is formed.
  • a high dielectric constant insulating film 14 made of, for example, HfSiON having a thickness of 2 nm is formed on the base film 13 by, eg, CVD.
  • the high dielectric constant insulating film 14 is preferably made of a metal oxide having a relative dielectric constant of 10 or more, for example. In this manner, the gate insulating film forming film 15 having the base film 13 and the high dielectric constant insulating film 14 is formed on the semiconductor substrate 10.
  • a refractory metal film 16 made of, for example, titanium nitride (TiN) having a thickness of 10 nm is formed on the gate insulating film forming film 15 by, eg, ALD (Atomic Layer Deposition) method.
  • the refractory metal film 16 includes, for example, titanium (Ti) as the refractory metal.
  • the nMIS region is exposed on the refractory metal film 16 by lithography, for example, and the pMIS region is covered and a part of the dummy region is exposed, while the dummy region is exposed.
  • a resist (not shown) that covers other portions is formed.
  • the refractory metal film 16 is patterned by wet etching using, for example, SPM (H 2 SO 4 / H 2 O 2 / H 2 O) as a chemical solution using the resist as a mask.
  • the first portion of the gate insulating film forming film 15 located on the first active region 10a is exposed, while the second portion of the gate insulating film forming film 15 located on the second active region 10b.
  • a metal mask 16b is formed to cover.
  • a plurality of dummy metal masks 16c are formed to cover the third portion, each in a region located on the element isolation formation region in the gate insulating film formation film 15.
  • the dummy metal mask 16c covers a portion located on a part of the dummy active region 10c in the gate insulating film forming film 15 as shown in FIG.
  • the third portion of the gate insulating film forming film 15 covered by the dummy metal mask 16c includes a portion located on a part of the dummy active region 10c in the gate insulating film forming film 15.
  • the dummy metal mask 26c may cover a portion located on the entire portion of the dummy active region 10c in the gate insulating film formation film.
  • the third portion includes a portion located on at least a part of the dummy active region 10c in the gate insulating film forming film 15.
  • each region on the element isolation formation region in the gate insulating film formation film 15 is formed in the region.
  • a plurality of dummy metal masks 16c covering the third portion are formed.
  • the plurality of dummy metal masks 16c are arranged in a matrix.
  • Each of the plurality of dummy metal masks 16c has the same planar shape, and the planar shape is, for example, a square shape.
  • the width W16cl in the gate length direction of the dummy metal mask 16c is, for example, 1 ⁇ m to 10 ⁇ m.
  • the width W16cw in the gate width direction of the dummy metal mask 16c is, for example, 1 ⁇ m to 10 ⁇ m.
  • the interval I16cl between the dummy metal masks 16c adjacent in the gate length direction is the same, and the interval I16cl is, for example, 0.5 ⁇ m to 2 ⁇ m.
  • the interval I16cw between the dummy metal masks 16c adjacent in the gate width direction is the same, and the interval I16cw is, for example, 0.5 ⁇ m to 2 ⁇ m.
  • the area ratio of the metal mask 16b and the dummy metal mask 16c is adjusted by providing the dummy metal mask 16c.
  • “Area ratio of metal mask and dummy metal mask” refers to the ratio of the surface area of the metal mask and dummy metal mask to the surface area of the chip.
  • a lanthanum oxide (LaO) film having a thickness of, for example, 1 nm is formed on the gate insulating film forming film 15 on which the metal mask 16b and the dummy metal mask 16c are formed, for example, by sputtering.
  • An adjustment metal compound film 17 made of a film is formed.
  • the adjustment metal compound film 17 includes, for example, lanthanum (La) as the adjustment metal.
  • heat treatment such as RTA at 700 ° C. for 1 minute is performed using the metal mask 16b and the dummy metal mask 16c as an introduction preventing mask.
  • the adjusting metal in the adjusting metal compound film 17 is introduced into the first portion of the gate insulating film forming film 15, and the first base film 13 ⁇ / b> A and the first high containing the adjusting metal are included.
  • a first gate insulating film forming film 15A having a dielectric constant insulating film 14A is formed.
  • the metal mask 16b prevents the adjustment metal in the adjustment metal compound film 17 from being introduced into the second portion of the gate insulating film formation film 15, thereby preventing the second base film 13B and the adjustment.
  • a second gate insulating film forming film 15B having a second high dielectric constant insulating film 14B that does not contain a working metal is formed.
  • the first and second base films 13A and 13B refer to portions of the base film 13 located on the first and second active regions 10a and 10b.
  • the adjustment metal in the adjustment metal compound film 17 is introduced into a portion other than the third portion in the region located on the element isolation formation region in the gate insulating film formation film 15, while the dummy metal mask 16c.
  • the adjustment metal in the adjustment metal compound film 17 is prevented from being introduced into the third portion, the dummy base film 13C, and part (see 14Cx) contains the adjustment metal, and A dummy gate insulating film forming film 15C having a dummy high dielectric constant insulating film 14C in which the other part (see 14Cy) does not contain the adjustment metal is formed.
  • the dummy high dielectric constant insulating film 14 ⁇ / b> C has a containing portion 14 ⁇ / b> Cx containing the adjusting metal and a non-containing portion 14 ⁇ / b> Cy containing no adjusting metal.
  • the dummy base film 13 ⁇ / b> C is a part of the film located on the element isolation formation region in the base film 13.
  • the first gate insulating film forming film 15A containing the adjusting metal, the second gate insulating film forming film 15B not containing the adjusting metal, and a part containing the adjusting metal and others A gate insulating film forming film having a dummy gate insulating film forming film 15C that does not contain the adjustment metal is formed.
  • the unreacted adjustment metal compound film 17, the metal mask 16b, and the dummy metal mask 16c are removed by wet etching using hydrochloric acid (HCl) as a chemical solution, for example.
  • HCl hydrochloric acid
  • a metal film 18 made of TiN having a thickness of, for example, 10 nm is formed on the gate insulating film forming film into which the adjustment metal has been introduced, for example, by ALD.
  • a silicon film 19 made of polycrystalline silicon having a thickness of 60 nm, for example is formed on the metal film 18 by, eg, CVD.
  • the gate electrode forming film 20 having the metal film 18 and the silicon film 19 is formed on the gate insulating film forming film.
  • a resist (not shown) is formed on the gate electrode formation film 20 by lithography. Thereafter, the gate electrode forming film 20 and the gate insulating film forming film having the first and second gate insulating film forming films 15A and 15B and the dummy gate insulating film forming film 15C are patterned by etching using a resist as a mask.
  • the first gate insulating film 15a having the first base film 13a and the first high dielectric constant insulating film 14a containing the adjustment metal on the first active region 10a, and the first metal film A first gate electrode 20a having 18a and a first silicon film 19a is formed.
  • a second gate electrode 20b having 18b and a second silicon film 19b is formed.
  • dummy gate insulating films 15c to 15g having dummy base films 13c to 13g and dummy high dielectric constant insulating films 14c to 14g, dummy metal films 18c to 18g and dummy silicon are formed on the element isolation formation region in the semiconductor substrate 10.
  • Dummy gate electrodes 20c to 20g having films 19c to 19g are formed.
  • the entire portion of the dummy high dielectric constant insulating film 14c contains an adjustment metal.
  • the dummy high dielectric constant insulating films 14d and 14e all do not contain the adjustment metal.
  • the dummy high dielectric constant insulating films 14f and 14g partially contain the adjustment metal, while the other parts do not contain the adjustment metal.
  • the dummy high dielectric constant insulating films 14f and 14g have the containing portions 14fx and 14gx containing the adjusting metal and the non-containing portions 14fy and 14gy not containing the adjusting metal.
  • an n-type extension region 21a is formed below the side of the first gate electrode 20a in the first active region 10a.
  • n-type dummy extension regions 21c to 21f are formed below the side of the dummy gate electrodes 20c to 20f in the dummy active region 10c.
  • a p-type extension region 21b is formed below the side of the second gate electrode 20b in the second active region 10b.
  • first and second sidewalls 22a and 22b are formed on the side surfaces of the first and second gate electrodes 15a and 15b.
  • dummy sidewalls 22c to 22g are formed on the side surfaces of the dummy gate electrodes 20c to 20g.
  • an n-type source / drain region 23a is formed on the outer side of the first sidewall 22a in the first active region 10a.
  • n-type dummy source / drain regions 23c to 23g are formed below the dummy sidewalls 22c to 22g in the dummy active region 10c.
  • a p-type source / drain region 23b is formed below the second sidewall 22b in the second active region 10b.
  • the semiconductor device according to this embodiment can be manufactured.
  • the semiconductor device includes an n-type (first conductivity type) first MIS transistor Tr1, a p-type (second conductivity type) second MIS transistor Tr2, and dummy elements E1 to E5. I have.
  • the first MIS transistor Tr1 is formed on the first active region 10a, and is formed on the first gate insulating film 15a containing the adjustment metal (for example, La) and the first gate insulating film 15a.
  • the first gate electrode 20a, the n-type extension region 21a formed on both sides of the first gate electrode 20a in the first active region 10a, and the side surface of the first gate electrode 20a are formed.
  • a first sidewall 22a and an n-type source / drain region 23a formed on both outer sides of the first sidewall 22a in the first active region 10a are provided.
  • the second MIS transistor Tr2 is formed on the second active region 10b, the second gate insulating film 15b not containing the adjustment metal, and the second gate formed on the second gate insulating film 15b.
  • a wall 22b and a p-type source / drain region 23b formed on both outer sides of the second sidewall 22b in the second active region 10b are provided.
  • the dummy element E1 includes a dummy gate insulating film 15c formed over the element isolation region 11 and the dummy active region 10c, a dummy gate electrode 20c formed on the dummy gate insulating film 15c, and a dummy active region 10c.
  • an n-type dummy source / drain region 23c formed therebelow.
  • the dummy element E2 includes a dummy gate insulating film 15d formed on the element isolation region 11, a dummy gate electrode 20d formed on the dummy gate insulating film 15d, and a lower left side of the dummy gate electrode 20d in the dummy active region 10c.
  • Dummy source / drain regions 23d are examples of the left outside of the dummy sidewall 22d in the dummy active region 10c.
  • the dummy element E3 includes a dummy gate insulating film 15e formed on the dummy active region 10c, a dummy gate electrode 20e formed on the dummy gate insulating film 15e, and a lower left side of the dummy gate electrode 20e in the dummy active region 10c.
  • Dummy source / drain regions 23e are examples of the left outer side of the dummy sidewall 22e in the dummy active region 10c.
  • the dummy element E4 includes a dummy gate insulating film 15f formed over the element isolation region 11 and the dummy active region 10c, a dummy gate electrode 20f formed on the dummy gate insulating film 15f, and a dummy active region 10c.
  • an n-type dummy source / drain region 23f formed therebelow is an n-type dummy source / drain region 23f formed therebelow.
  • the dummy element E5 includes a dummy gate insulating film 15g formed on the element isolation region 11, a dummy gate electrode 20g formed on the dummy gate insulating film 15g, and a dummy side formed on the side surface of the dummy gate electrode 20g.
  • a wall 22g and an n-type dummy source / drain region 23g formed on the left outer side of the dummy sidewall 22g in the dummy active region 10c are provided.
  • the first active region 10a, the second active region 10b, and the dummy active region 10c are surrounded by the element isolation region 11.
  • the first active region 10a is formed in the p-type first well region 12a.
  • the second active region 10b is formed in the n-type second well region 12b.
  • the dummy active region 10c is formed in the p-type third well region 12c.
  • the first gate insulating film 15a contains an adjustment metal.
  • the second gate insulating film 15b does not contain an adjustment metal.
  • the dummy gate insulating film 15c contains an adjustment metal. All of the dummy gate insulating films 15d and 15e do not contain the adjustment metal. The dummy gate insulating films 15f and 15g partially contain the adjustment metal, while the other parts do not contain the adjustment metal. In other words, the dummy gate insulating films 15f and 15g have a containing portion containing the adjusting metal and a non-containing portion not containing the adjusting metal.
  • the first gate insulating film 15a has a first base film 13a and a first high dielectric constant insulating film 14a.
  • the second gate insulating film 15b has a second base film 13b and a second high dielectric constant insulating film 14b.
  • the dummy gate insulating films 15c to 15g include dummy base films 13c to 13g and dummy high dielectric constant insulating films 14c to 14g.
  • the first high dielectric constant insulating film 14a contains an adjustment metal.
  • the second high dielectric constant insulating film 14b does not contain an adjustment metal.
  • the entire portion of the dummy high dielectric constant insulating film 14c contains an adjustment metal.
  • the dummy high dielectric constant insulating films 14d and 14e all do not contain the adjustment metal.
  • the dummy high dielectric constant insulating films 14f and 14g partially contain the adjustment metal, while the other portions do not contain the adjustment metal.
  • the dummy high dielectric constant insulating films 14f and 14g have the containing portions 14fx and 14gx containing the adjusting metal and the non-containing portions 14fy and 14gy not containing the adjusting metal.
  • the first gate electrode 20a has a first metal film 18a and a first silicon film 19a.
  • the second gate electrode 20b has a second metal film 18b and a second silicon film 19b.
  • the dummy gate electrodes 20c to 20g have dummy metal films 18c to 18g and dummy silicon films 19c to 19g.
  • the dummy gate insulating films 15c and 15f and the dummy gate electrodes 20c and 20f are formed over the element isolation region 11 and the dummy active region 10c.
  • the dummy gate insulating films 15 d and 15 g and the dummy gate electrodes 20 d and 20 g are formed on the element isolation region 11.
  • the dummy gate insulating film 15e and the dummy gate electrode 20e are formed on the dummy active region 10c.
  • the dummy source / drain region 23c and the dummy source / drain region 23d are adjacent to each other.
  • the dummy source / drain region 23f and the dummy source / drain region 23g are adjacent to each other.
  • FIG. 6 is a graph showing the relationship between the area ratio of the metal mask and the fluctuation value of the average threshold voltage.
  • the chip used to obtain the graph shown in FIG. 6 is a test chip, and the test chip has the following configuration.
  • a wafer includes a plurality of product chips and test chips to be tested.
  • the test chip includes a plurality of divided blocks.
  • Each block includes a plurality of n-type MIS transistors and the like.
  • the “area ratio of the metal mask” refers to the ratio of the surface area of the metal mask to the surface area of the test chip.
  • the gate insulating film included in the n-type MIS transistor included in each block includes a high dielectric constant insulating film containing La.
  • the high dielectric constant insulating film containing La is a high dielectric constant insulating film in which La in the adjustment metal oxide film made of LaO having a thickness of 1 nm is introduced by RTA at 700 ° C. for 1 minute.
  • the fluctuation value of the average threshold voltage is obtained as follows.
  • a variation value of the average threshold voltage is obtained by subtracting the average threshold voltage V45 from the average threshold voltage Vx obtained by averaging the threshold voltages of a plurality of n-type MIS transistors included in a block having a metal mask area ratio of X%.
  • the average threshold voltage V45 is used as a reference.
  • Fluctuation value of average threshold voltage average threshold voltage Vx ⁇ average threshold voltage V45
  • the fluctuation value of the average threshold voltage shows a negative fluctuation value, and as the area ratio of the metal mask becomes smaller than 45%.
  • the fluctuation value of the average threshold voltage becomes larger on the negative side. In other words, the average threshold voltage decreases as the area ratio of the metal mask becomes smaller than 45%.
  • the fluctuation value of the average threshold voltage shows a positive fluctuation value
  • the average threshold voltage changes.
  • the fluctuation value becomes larger on the positive side.
  • the average threshold voltage becomes higher as the area ratio of the metal mask becomes larger than 45%.
  • the average threshold voltage decreases.
  • the wafer temperature increases and the average concentration of La contained in the high dielectric constant insulating film increases.
  • the dummy metal mask 16c covering the third portion in the region is formed on the region of the gate insulating film forming film 15 located on the element isolation forming region. To do. Thereby, even if the density of the n, pMIS region in the chip varies, it is possible to suppress the variation in the area ratio of the metal mask 16b and the dummy metal mask 16c. For this reason, for example, it is possible to suppress variation in the wafer temperature in the chip during heat treatment such as RTA using infrared rays.
  • the area ratio of the metal mask and the dummy metal mask in each area is set within a range of 30% to 60%.
  • a metal mask is formed.
  • the difference between the average threshold voltages in each region can be kept within ⁇ 5 mV, and the threshold voltage of the first MIS transistor included in the same chip varies. This can be suppressed.
  • “Average threshold voltage in each region” refers to an average threshold voltage obtained by averaging the threshold voltages of a plurality of first MIS transistors included in each region. Examples of the planar shape of the segmented region include a square shape having a width of 20 ⁇ m to 500 ⁇ m.
  • a plurality of dummy metal masks having a relatively small surface area are dispersed in place of one dummy metal mask having a relatively large surface area. It is preferable to adjust the area ratio of the metal mask and the dummy metal mask.
  • the following effects can be obtained by forming the dummy active region 10c in the element isolation formation region.
  • reflectance RSi of Si for reflecting infrared radiation is greater than the reflectance RSiO 2 of SiO 2 is to reflect infrared radiation (RSi> RSiO 2). For this reason, during heat treatment such as RTA using infrared rays, infrared rays transmitted through the high dielectric constant insulating film 14 and the base film 13 are reflected by the active region containing Si.
  • the amount of reflection of infrared rays reflected in the dense region during heat treatment is There is a possibility that the amount of reflection is greater than the amount of reflected infrared light in the sparse region. For this reason, the wafer temperature in the dense region may be lower than the wafer temperature in the sparse region.
  • the wafer temperature varies depending on the density of the active region in the chip, and the wafer temperature may vary.
  • the wafer temperature in the chip varies, there is a problem that the threshold voltage of the n-type MIS transistor included in the same chip varies as described above.
  • a dummy active region 10c is formed in the element isolation formation region.
  • the dummy active region 10c can suppress the possibility that the wafer temperature varies due to the difference in the density of the active regions in the chip.
  • the dummy metal mask 16c can suppress variation in wafer temperature due to the difference in the area ratio of the metal mask. Therefore, it is possible to effectively suppress variation in the threshold voltage of the first MIS transistor included in the same chip. That is, the object of the present invention can be achieved effectively.
  • the reflectance RM at which the refractory metal reflects infrared rays is larger than the reflectance RSi at which Si reflects infrared rays (RM> RSi).
  • the difference between the reflectance RSi and the reflectance RM, while relatively large difference between the reflectance RSi and reflectance RSiO 2 is relatively small.
  • the variation in wafer temperature caused by the difference in the area ratio of the metal mask is relatively large.
  • the variation in wafer temperature caused by the difference in the density of the active regions in the chip is relatively small. Therefore, even if only the dummy metal mask is provided without providing the dummy active region, the object of the present invention can be sufficiently achieved.
  • the element isolation region is formed as follows. For example, after forming a groove on the upper part of a semiconductor substrate made of Si, an insulating film made of, for example, SiO 2 is formed on the semiconductor substrate so as to fill the groove, and then the insulating film is formed by CMP (Chemical Mechanical Polishing) method. The portion formed outside the groove is removed by polishing. In this way, an element isolation region in which an insulating film is embedded in the trench is formed.
  • CMP Chemical Mechanical Polishing
  • the portion embedded in the central portion of the groove in the insulating film may be excessively polished and removed from the portion embedded in the peripheral portion of the groove, and the surface of the insulating film embedded in the groove may be recessed. . Therefore, as shown in FIG. 10A or FIG. 11A, when the element isolation region 101 is formed in the entire region of the element isolation formation region in the semiconductor substrate 100 and the dummy active region is not formed, for example, the right side Since the width of the groove shown in FIG. 2 is relatively large, the surface of the insulating film embedded in the groove may be recessed.
  • a dummy active region 10c is formed in the element isolation formation region. Accordingly, since the plurality of grooves formed on the upper portion of the semiconductor substrate 10 are relatively small in width, dishing is prevented from occurring during polishing removal by the CMP method, and insulation embedded in the grooves is provided. It is possible to prevent the surface of the film from being recessed.
  • the following effects can be obtained by forming a dummy gate insulating film and a dummy gate electrode on the element isolation formation region.
  • an interlayer insulating film is formed on the semiconductor substrate so as to cover the first and second gate electrodes and the dummy gate electrode after the step shown in FIG. Thereafter, the interlayer insulating film is polished and removed by CMP to planarize the surface of the interlayer insulating film.
  • a sparse region where a gate insulating film and a gate electrode (hereinafter referred to as a “gate pattern”) are sparsely arranged and a dense region where a gate pattern is densely arranged are mixed, dishing is not performed during polishing removal by the CMP method. Occur. That is, the sparse region in the interlayer insulating film is polished and removed more excessively than the dense region in the interlayer insulating film, and there is a difference between the film thickness of the sparse region and the dense region in the interlayer insulating film, The surface of the interlayer insulating film cannot be planarized.
  • dummy gate insulating films 15c to 15g and dummy gate electrodes 20c to 20g are formed on the element isolation formation region. To do. Thereby, the dispersion
  • the dummy active region 10c is formed in the element isolation formation region has been described as a specific example, but the present invention is not limited to this.
  • the element isolation region 101 may be formed in the entire region of the element isolation formation region, and the dummy active region may not be formed.
  • the dummy gate insulating films 15c to 15g and the dummy gate electrodes 20c to 20g are formed on the element isolation formation region. It is not a thing.
  • the dummy gate insulating film and the dummy gate electrode need not be formed on the element isolation formation region.
  • the present invention as shown in FIG. 5B, the case where the dummy metal mask 16c covers only a part of the dummy active region 10c has been described as a specific example. However, the present invention is not limited to this. It is not something.
  • the dummy metal mask 26c may cover the entire portion of the dummy active region 10c.
  • the planar shapes of the plurality of dummy metal masks 26c may be the same, and the interval I26cl, the interval I26cw, the distance Dl, and the distance Dw may be the same.
  • the surface areas of the dummy active region 10c covered with the dummy metal mask 16c are different from each other, but the present invention is not limited to this.
  • the surface areas of the regions covered with the dummy metal mask 36c in the dummy active region 10c may be the same.
  • the planar shapes of the plurality of dummy metal masks 36c may be the same, and the intervals I36cl, I36cw, distance Dl, and distance Dw may be the same.
  • interval I26cl, interval I36cl refers to the interval between the dummy metal masks 26c and 36c adjacent to each other along the gate length direction.
  • Spating I26cw, spacing I36cw refers to the spacing between the dummy metal masks 26c, 36c adjacent in the gate width direction.
  • Distance Dl refers to the distance from one end of the dummy active region 10c to one end of the dummy metal masks 26c, 36c.
  • distance Dw refers to the distance from the other end of the dummy active region 10c to the other ends of the dummy metal masks 26c and 36c.
  • the case where the surface area of the dummy metal mask 16c is made larger than the surface area of the dummy active region 10c has been described as a specific example. It is not limited to.
  • the surface area of the dummy metal mask may be the same as or smaller than the surface area of the dummy active region.
  • the case where La is used as the adjustment metal contained in the adjustment metal compound film 17 has been described as a specific example, but the present invention is not limited to this, and instead of La
  • La for example, other lanthanoid elements or magnesium (Mg) may be used.
  • a metal oxide film specifically, for example, a LaO film
  • the adjustment metal compound film 17 has been described as a specific example. It is not limited to.
  • a metal nitride film containing an adjustment metal or a metal film containing an adjustment metal such as an La film may be used.
  • a TiN film is used as the refractory metal film 16 as the refractory metal film 16
  • the present invention is not limited to this, and instead of the TiN film, for example, a tantalum film is used.
  • Ta film tantalum nitride film
  • TaC film tantalum carbide film
  • TaCN film tantalum carbonitride film
  • W film tungsten film
  • the first portion of the gate insulating film forming film 15 is exposed, while the metal mask 16b covering the second portion of the gate insulating film forming film 15 and the dummy metal mask 16c are used as an introduction preventing mask.
  • the adjusting metal in the adjusting metal compound film 17 is introduced into the first portion of the insulating film forming film 15 has been described as a specific example, the present invention is not limited to this.
  • the second portion of the gate insulating film forming film is formed using the metal mask that covers the first portion of the gate insulating film forming film while exposing the second portion of the gate insulating film forming film and the dummy metal mask as an introduction preventing mask.
  • the adjusting metal in the adjusting metal compound film may be introduced.
  • the adjustment metal compound film include films containing Al, such as an aluminum oxide film (Al 2 O 3 film) and an aluminum film (Al film), or a tantalum oxide film (TaO film).
  • examples of the adjustment metal compound film include a metal oxide film containing the adjustment metal, a metal nitride film containing the adjustment metal, or a metal film containing the adjustment metal.
  • the dummy metal mask can suppress variations in wafer temperature due to the difference in the area ratio of the metal mask. Accordingly, since it is possible to suppress variation in the average concentration of the adjustment metal contained in the second gate insulating film included in the second MIS transistor included in the same chip, it is included in the same chip. Variation in the threshold voltage of the second MIS transistor can be suppressed.
  • the present invention includes a MIS transistor having a gate insulating film containing an adjustment metal, which can suppress variation in threshold voltage of MIS transistors included in the same chip. It is useful for a semiconductor device and a manufacturing method thereof.

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Abstract

　ゲート絶縁膜形成膜上に高融点金属膜１６を形成する。次に、高融点金属膜をパターニングして、ゲート絶縁膜形成膜における第１の部分を露出する一方、ゲート絶縁膜形成膜における第２の部分を覆う金属マスク１６ｂを形成すると共に、ゲート絶縁膜形成膜における第３の部分を覆うダミー金属マスク１６ｃを形成する。次に、ゲート絶縁膜形成膜上に、調整用金属化合物膜１７を形成する。次に、金属マスク及びダミー金属マスクを導入防止マスクとして、熱処理によりゲート絶縁膜形成膜に調整用金属化合物膜中の調整用金属を導入する。次に、調整用金属化合物膜、金属マスク及びダミー金属マスクを除去する。次に、ゲート絶縁膜形成膜上に、ゲート電極形成膜２０を形成する。次に、ゲート電極形成膜及びゲート絶縁膜形成膜をパターニングして、第１，第２のゲート絶縁膜１５ａ，１５ｂ及び第１，第２のゲート電極２０ａ，２０ｂを形成する。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特に、調整用金属を含有する高誘電率絶縁膜を含むゲート絶縁膜を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置及びその製造方法に関する。
　近年の半導体集積回路に要求される高速化及び低消費電力化を実現するため、ゲート容量の増大とリーク電流の低減との両立が必要とされている。このため、ゲート絶縁膜として、従来のシリコン酸化膜の代わりに、ハフニウム（Ｈｆ）を含むＨｆ系酸化膜等の高誘電率絶縁膜を用いることにより、ゲート絶縁膜の電気的な膜厚を薄くする一方、ゲート絶縁膜の物理的な膜厚を厚くすることで、ゲート容量を増大しつつリーク電流を低減することが試みられている。
　しかしながら、ゲート絶縁膜として、高誘電率絶縁膜を用いた場合、フェルミレベルピンニングと呼ばれる現象により、ＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」という）の閾値電圧が高くなるという問題がある。このため、ゲート絶縁膜として、例えばランタン（Ｌａ）を含むＨｆ系酸化膜を用いることにより、ｎ型ＭＩＳトランジスタの閾値電圧を低くすることが検討されている。なお、ゲート絶縁膜として、Ｌａを含むＨｆ系酸化膜を用いることにより、ｎ型ＭＩＳトランジスタの閾値電圧を低くすることができるのは、次のような理由による。Ｈｆ系酸化膜にＬａを含ませると、フラットバンド電圧がマイナス側へシフトするため、ｎ型ＭＩＳトランジスタの実効仕事関数がバンドエッジ側へシフトするので、ｎ型ＭＩＳトランジスタの閾値電圧を低くすることができる。
　そこで、ゲート絶縁膜としてＬａを含むＨｆ系酸化膜を用いたｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタと、ｐ型ＭＯＳトランジスタとを備えた半導体装置の製造方法が提案されている（例えば特許文献１参照）。以下に、従来の半導体装置の製造方法について、図９(a) ～(d) を参照しながら説明する。図９(a) ～(d) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。図９(a) ～(d) において、「ｎＭＯＳ領域」とは、ｎ型ＭＯＳトランジスタが形成される領域をいう。「ｐＭＯＳ領域」とは、ｐ型ＭＯＳトランジスタが形成される領域をいう。
　まず、図９(a) に示すように、半導体基板２００における素子分離領域２０１に取り囲まれた活性領域２００ａ，２００ｂ上に、ＳｉＯ2膜２０２ｘ，２０２ｙを形成する。その後、半導体基板２００上に、ＨｆＳｉＯ膜２０３及びＳｉ膜２０４を順次形成する。その後、Ｓｉ膜２０４及びＨｆＳｉＯ膜２０３におけるｐＭＯＳ領域に位置する部分のみを窒化して、ＨｆＳｉＯＮ膜２０５及びＳｉＮ膜２０６を形成する。その後、Ｓｉ膜２０４及びＳｉＮ膜２０６の上に、Ｌａ（Ｏ）膜２０７を形成する。
　次に、図９(b) に示すように、Ｌａ（Ｏ）膜２０７上に、Ｗ膜２０８及びＴｉＮ膜２０９を順次形成する。
　次に、図９(c) に示すように、熱処理を行う。これにより、Ｌａ（Ｏ）膜２０７中のＬａを、ＨｆＳｉＯ膜２０３に拡散させて、Ｌａを含むＨｆＳｉＯ膜２１０を形成する。一方、ＳｉＮ膜２０６により、Ｌａ（Ｏ）膜２０７中のＬａが、ＨｆＳｉＯＮ膜２０５に拡散されることを防止する。それと共に、Ｓｉ膜２０４とＷ膜２０８とを反応させて、ＷＳｉ膜２１１を形成する。
　次に、図９(d) に示すように、ＴｉＮ膜２０９上に、多結晶Ｓｉ膜を形成する。その後、パターニングを行う。これにより、活性領域２００ａ上に、ＳｉＯ2膜２０２ａ及びＬａを含むＨｆＳｉＯ膜２１０ａを有するゲート絶縁膜２１０Ａ、並びにＷＳｉ膜２１１ａ、ＴｉＮ膜２０９ａ及び多結晶Ｓｉ膜２１２ａを有するゲート電極２１２Ａを順次形成する。一方、活性領域２００ｂ上に、ＳｉＯ2膜２０２ｂ及びＨｆＳｉＯＮ膜２０５ｂを有するゲート絶縁膜２０５Ｂ、ＳｉＮ膜２０６ｂ、Ｌａ（Ｏ）膜２０７ｂ、並びにＷ膜２０８ｂ、ＴｉＮ膜２０９ｂ及び多結晶Ｓｉ膜２１２ｂを有するゲート電極２１２Ｂを順次形成する。
　以上のようにして、従来の半導体装置を製造する。
特開２００９－１９４３５２号公報
　しかしながら、従来の半導体装置の製造方法では、以下に示す問題がある。
　従来では、図９(c) に示すように、熱処理時に、Ｌａ（Ｏ）膜２０７中のＬａがＨｆＳｉＯＮ膜２０５に導入されることを防止する為の導入防止マスクとして、ＨｆＳｉＯＮ膜２０５上にのみ形成されたＳｉＮ膜２０６を用いる。
　一般に、ＳｉＮ膜を、高誘電率絶縁膜（例えばＨｆＳｉＯＮ膜）から選択的に除去することは困難である。このため、従来では、熱処理後に、ＳｉＮ膜２０６を除去せずにＨｆＳｉＯＮ膜２０５上に残存させるため、図９(d) に示すように、ゲート絶縁膜２０５Ｂとゲート電極２１２Ｂとの間に、ＳｉＮ膜２０６ｂが介在する。このため、ゲート容量が低下し、ｐ型ＭＯＳトランジスタの駆動能力が低下するという問題がある。
　このため、熱処理後に、導入防止マスクを、高誘電率絶縁膜から選択的に除去することが望ましい。そこで、導入防止マスクとして、高融点金属を含む金属マスクを用いることが有望視される。これにより、熱処理後に、導入防止マスク（金属マスク）を、高誘電率絶縁膜から選択的に除去することができる。
　導入防止マスクとして、高融点金属を含む金属マスクを用いて、ＭＩＳトランジスタの閾値電圧を調整する為の調整用金属（例えばＬａ）を、高誘電率絶縁膜におけるｎＭＩＳ領域に位置する部分に選択的に導入する方法として、例えば以下のような第１，第２の方法が考えられる。第１，第２の方法について、図１０(a) ～(c) 及び図１１(a) ～(c) を参照しながら説明する。図１０(a) ～(c) は、第１の方法を用いた半導体装置の製造方法を工程順に示す断面図である。図１１(a) ～(c) は、第２の方法を用いた半導体装置の製造方法を工程順に示す断面図である。図１０(a) ～図１１(c) において、「ｎＭＩＳ領域」とは、ｎ型ＭＩＳトランジスタが形成される領域をいう。「ｐＭＩＳ領域」とは、ｐ型ＭＩＳトランジスタが形成される領域をいう。「非ＭＩＳ領域」とは、ｎ，ｐ型ＭＩＳトランジスタが形成されない領域をいう。矢印で示す領域は、素子分離形成領域であり、「素子分離形成領域」とは、素子分離領域を含む領域をいう。図１０(a) ～(c) 及び図１１(a) ～(c) の各々において、互いに同一の構成要素には、互いに同一の符号を付す。図１０(a) ～図１１(c) は、ウェハに含まれるチップの一部分の構成を示す断面図である。なお、ウェハＷは、図１２に示すように、複数のチップＣを含む。チップＣは、最終的に、ウェハＷから切り出されて個片化される。図１２において、簡略的に図示する為に図示を省略するが、各チップＣは、複数のｎ，ｐ型ＭＩＳトランジスタを含む。
　以下に、第１の方法を用いた半導体装置の製造方法について説明する。なお、以下の説明では、導入防止マスクを除去する工程迄を説明し、それ以降の工程の説明を省略する。
　まず、図１０(a) に示すように、半導体基板１００における素子分離形成領域に、素子分離領域１０１を形成する。その後、半導体基板１００におけるｎＭＩＳ領域に、ｐ型の第１のウェル領域１０２ａを形成する。一方、半導体基板１００におけるｐＭＩＳ領域に、ｎ型の第２のウェル領域１０２ｂを形成する。その後、半導体基板１００上に、下地膜１０３及び高誘電率絶縁膜１０４を順次形成する。
　次に、図１０(b) に示すように、高誘電率絶縁膜１０４上に、高融点金属膜を形成する。その後、高融点金属膜をパターニングする。これにより、高誘電率絶縁膜１０４におけるｎＭＩＳ領域及び非ＭＩＳ領域に位置する部分を露出する一方、高誘電率絶縁膜１０４におけるｐＭＩＳ領域に位置する部分を覆う金属マスク１０５Ｘを形成する。
　次に、図１０(c) に示すように、金属マスク１０５Ｘが形成された高誘電率絶縁膜１０４上に、調整用金属を含む調整用金属化合物膜１０６を形成する。その後、金属マスク１０５Ｘを導入防止マスクとして、赤外線を利用したＲＴＡ（Rapid Thermal Annealing）等の熱処理を行う。これにより、高誘電率絶縁膜１０４におけるｎＭＩＳ領域及び非ＭＩＳ領域に位置する部分に、調整用金属化合物膜１０６中の調整用金属を導入して、調整用金属を含有する高誘電率絶縁膜１０４Ａ，１０４Ｃを形成する。一方、金属マスク１０５Ｘにより、高誘電率絶縁膜１０４におけるｐＭＩＳ領域に位置する部分に、調整用金属化合物膜１０６中の調整用金属が導入されることを防止して、調整用金属を含有しない高誘電率絶縁膜１０４Ｂを形成する。
　その後、未反応の調整用金属化合物膜１０６及び金属マスク１０５Ｘを除去する。このとき、金属マスク１０５Ｘを、高誘電率絶縁膜１０４Ｂから選択的に除去することができる。
　以下に、第２の方法を用いた半導体装置の製造方法について説明する。なお、以下の説明では、導入防止マスクを除去する工程迄を説明し、それ以降の工程の説明を省略する。
　まず、図１０(a) に示す工程と同様の工程を行うことにより、図１１(a) に示す構成を得る。
　次に、図１１(b) に示すように、高誘電率絶縁膜１０４上に、高融点金属膜を形成する。その後、高融点金属膜をパターニングする。これにより、高誘電率絶縁膜１０４におけるｎＭＩＳ領域に位置する部分を露出する一方、高誘電率絶縁膜１０４におけるｐＭＩＳ領域及び非ＭＩＳ領域に位置する部分を覆う金属マスク１０５Ｙを形成する。
　次に、図１１(c) に示すように、金属マスク１０５Ｙが形成された高誘電率絶縁膜１０４上に、調整用金属化合物膜１０６を形成する。その後、金属マスク１０５Ｙを導入防止マスクとして、ＲＴＡ等の熱処理を行う。これにより、高誘電率絶縁膜１０４におけるｎＭＩＳ領域に位置する部分に、調整用金属化合物膜１０６中の調整用金属を導入して、調整用金属を含有する高誘電率絶縁膜１０４Ａを形成する。一方、金属マスク１０５Ｙにより、高誘電率絶縁膜１０４におけるｐＭＩＳ領域及び非ＭＩＳ領域に位置する部分に、調整用金属化合物膜１０６中の調整用金属が導入されることを防止して、調整用金属を含有しない高誘電率絶縁膜１０４Ｄを形成する。
　その後、未反応の調整用金属化合物膜１０６及び金属マスク１０５Ｙを除去する。このとき、金属マスク１０５Ｙを、高誘電率絶縁膜１０４Ｄから選択的に除去することができる。
　以上から判るように、高誘電率絶縁膜１０４における活性領域１００ａ上に位置する部分に、調整用金属を導入することが必要である。一方、高誘電率絶縁膜１０４における活性領域１００ｂ上に位置する部分に、調整用金属が導入されることを防止することが必要である。これに対し、高誘電率絶縁膜１０４における素子分離形成領域上に位置する部分には、調整用金属を導入してもよいし、導入しなくてもよい。
　しかしながら、第１，第２の方法を用いた半導体装置の製造方法では、以下に示す問題がある。
　第１の方法では、図１０(c) に示すように、金属マスク１０５Ｘは、高誘電率絶縁膜１０４におけるｐＭＩＳ領域に位置する部分のみを覆う。このため、ｐＭＩＳ領域が密に存在する領域は、金属マスク１０５Ｘが密に配置される密領域である。反対に、ｐＭＩＳ領域が疎に存在する領域は、金属マスク１０５Ｘが疎に配置される疎領域である。
　一方、第２の方法では、図１１(c) に示すように、金属マスク１０５Ｙは、高誘電率絶縁膜１０４におけるｎＭＩＳ領域に位置する部分のみを露出する。このため、ｎＭＩＳ領域が密に存在する領域は、金属マスク１０５Ｙが疎に配置される疎領域である。反対に、ｎＭＩＳ領域が疎に存在する領域は、金属マスク１０５Ｙが密に配置される密領域である。
　このため、第１の方法では、チップにおけるｐＭＩＳ領域の密度に応じて、金属マスクの面積率が変動する。一方、第２の方法では、チップにおけるｎＭＩＳ領域の密度に応じて、金属マスクの面積率が変動する。「チップにおけるｎ，ｐＭＩＳ領域の密度（粗密度合）」とは、チップの表面積に対する、ｎ，ｐＭＩＳ領域の表面積の割合をいう。「金属マスクの面積率」とは、チップの表面積に対する、金属マスクの表面積の割合をいう。このように、チップにおけるｎＭＩＳ領域又はｐＭＩＳ領域の密度に応じて、金属マスクの面積率が変動する。
　一般に、チップにおけるｎ，ｐＭＩＳ領域の密度には、ばらつきがある。このため、図１２に示すように、チップＣを、例えば１２等分した場合、チップＣにおいて、金属マスクの面積率が高い密領域Ｈと、金属マスクの面積率が低い疎領域Ｌとが混在する。
　一般に、高融点金属が赤外線を反射させる反射率は、シリコン（Ｓｉ）が赤外線を反射させる反射率よりも大きい。このため、赤外線を利用するＲＴＡ等の熱処理時に、高融点金属を含む金属マスクにより赤外線が反射される。
　このため、熱処理時に、密領域Ｈでの赤外線が反射される反射量Ｒhは、疎領域Ｌでの赤外線が反射される反射量Ｒlよりも、多くなる（Ｒh＞Ｒl）。このため、密領域Ｈでのウェハ温度Ｔhは、疎領域Ｌでのウェハ温度Ｔlよりも、低くなる（Ｔh＜Ｔl）。このように、金属マスクの面積率に応じて、赤外線の反射量が変動し、ウェハ温度が変動する。「ウェハ温度」とは、熱処理により赤外線を吸収して昇温するウェハ（半導体基板）の温度をいう。
　一般に、ウェハ温度が高くなるに連れて、高誘電率絶縁膜に導入される調整用金属の量は多くなる。このため、熱処理時に、密領域Ｈでの高誘電率絶縁膜に導入される調整用金属の量Ａhは、疎領域Ｌでの高誘電率絶縁膜に導入される調整用金属の量Ａlよりも、少なくなる（Ａh＜Ａl）。このため、密領域Ｈでの高誘電率絶縁膜に含まれる調整用金属の平均濃度Ｃhは、疎領域Ｌでの高誘電率絶縁膜に含まれる調整用金属の平均濃度Ｃlよりも、低くなる（Ｃh＜Ｃl）。
　一般に、高誘電率絶縁膜に含まれる調整用金属の平均濃度が高くなるに連れて、ｎ型ＭＩＳトランジスタの閾値電圧は低くなる。このため、密領域Ｈでのｎ型ＭＩＳトランジスタの閾値電圧Ｖhは、疎領域Ｌでのｎ型ＭＩＳトランジスタの閾値電圧Ｖlよりも、高くなる（Ｖh＞Ｖl）。
　このように、チップにおけるウェハ温度に応じて、調整用金属の平均濃度が変動し、ｎ型ＭＩＳトランジスタの閾値電圧が変動する。
　以上のように、チップにおけるｎＭＩＳ領域又はｐＭＩＳ領域の密度に応じて、金属マスクの面積率が変動する。金属マスクの面積率に応じて、ウェハ温度が変動し、ｎ型ＭＩＳトランジスタの閾値電圧が変動する。
　従って、上述の通り、一般に、チップにおけるｎ，ｐＭＩＳ領域の密度には、ばらつきがあるため、金属マスクの面積率に、ばらつきが生じる。このため、チップにおけるウェハ温度に、ばらつきが生じる。このため、同一のチップに含まれるｎ型ＭＩＳトランジスタの閾値電圧に、ばらつきが生じるという問題がある。
　前記に鑑み、本発明の目的は、導入防止マスクとして、高融点金属を含む金属マスクを用いて、調整用金属が導入された高誘電率絶縁膜を含むゲート絶縁膜を有するＭＩＳトランジスタを備えた半導体装置において、同一のチップに含まれるＭＩＳトランジスタの閾値電圧に、ばらつきが生じることを抑制することである。
　前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に形成された第１導電型の第１のＭＩＳトランジスタと、半導体基板における第２の活性領域上に形成された第２導電型の第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、半導体基板における素子分離形成領域に、第１の活性領域及び第２の活性領域を取り囲む素子分離領域を形成する工程（ａ）と、工程（ａ）の後に、半導体基板上に、高誘電率絶縁膜を有するゲート絶縁膜形成膜を形成する工程（ｂ）と、ゲート絶縁膜形成膜上に高融点金属膜を形成する工程（ｃ）と、高融点金属膜をパターニングして、ゲート絶縁膜形成膜における第１の活性領域上に位置する第１の部分を露出する一方、ゲート絶縁膜形成膜における第２の活性領域上に位置する第２の部分を覆う金属マスクを形成すると共に、ゲート絶縁膜形成膜における素子分離形成領域上に位置する領域における第３の部分を覆うダミー金属マスクを形成する工程（ｄ）と、工程（ｄ）の後に、金属マスク及びダミー金属マスクが形成されたゲート絶縁膜形成膜上に、調整用金属を含む調整用金属化合物膜を形成する工程（ｅ）と、工程（ｅ）の後に、金属マスク及びダミー金属マスクを導入防止マスクとして、熱処理によりゲート絶縁膜形成膜に調整用金属化合物膜中の調整用金属を導入する工程（ｆ）と、工程（ｆ）の後に、調整用金属化合物膜、金属マスク及びダミー金属マスクを除去する工程（ｇ）と、工程（ｇ）の後に、調整用金属が導入されたゲート絶縁膜形成膜上に、ゲート電極形成膜を形成する工程（ｈ）と、ゲート電極形成膜及びゲート絶縁膜形成膜をパターニングして、第１の活性領域上に第１のゲート絶縁膜及び第１のゲート電極を形成すると共に、第２の活性領域上に第２のゲート絶縁膜及び第２のゲート電極を形成する工程（ｉ）とを備えることを特徴とする。
　本発明に係る半導体装置の製造方法によると、ゲート絶縁膜形成膜における素子分離形成領域上に位置する領域上に、該領域における第３の部分を覆うダミー金属マスクを形成する。これにより、チップにおける第１，第２のＭＩＳトランジスタが形成される領域の密度に、ばらつきがあっても、金属マスク及びダミー金属マスクの面積率に、ばらつきが生じることを抑制することができる。このため、例えば赤外線を利用する熱処理時に、チップにおけるウェハ温度に、ばらつきが生じることを抑制することができる。「金属マスク及びダミー金属マスクの面積率」とは、チップの表面積に対する、金属マスク及びダミー金属マスクの表面積の割合をいう。
　このため、ゲート絶縁膜形成膜における第１の部分に導入される調整用金属の量に、ばらつきが生じることを抑制することができ、ゲート絶縁膜形成膜における第１の部分に含まれる調整用金属の平均濃度に、ばらつきが生じることを抑制することができる。従って、同一のチップに含まれる第１のＭＩＳトランジスタの閾値電圧に、ばらつきが生じることを抑制することができる。
　本発明に係る半導体装置の製造方法において、工程（ｆ）において、ゲート絶縁膜形成膜における第１の部分に調整用金属を導入して調整用金属を含有する第１のゲート絶縁膜形成膜を形成すると共に、金属マスクによりゲート絶縁膜形成膜における第２の部分に調整用金属が導入されることを防止して調整用金属を含有しない第２のゲート絶縁膜形成膜を形成し、工程（ｉ）において、第１の活性領域上に第１のゲート絶縁膜形成膜からなる第１のゲート絶縁膜及び第１のゲート電極を形成すると共に、第２の活性領域上に第２のゲート絶縁膜形成膜からなる第２のゲート絶縁膜及び第２のゲート電極を形成し、第１のゲート絶縁膜は、調整用金属を含有し、第２のゲート絶縁膜は、調整用金属を含有しないことが好ましい。
　このようにすると、上述の通り、チップにおけるウェハ温度に、ばらつきが生じることを抑制することができるため、第１のゲート絶縁膜形成膜に含まれる調整用金属の平均濃度に、ばらつきが生じることを抑制することができる。
　本発明に係る半導体装置の製造方法において、工程（ｉ）は、素子分離形成領域上にダミーゲート絶縁膜及びダミーゲート電極を形成する工程を含むことが好ましい。
　本発明に係る半導体装置の製造方法において、工程（ｆ）において、ゲート絶縁膜形成膜における素子分離形成領域上に位置する領域における、第３の部分以外の部分に調整用金属を導入すると共に、ダミー金属マスクにより第３の部分に調整用金属が導入されることを防止して、ダミーゲート絶縁膜形成膜を形成し、工程（ｉ）において、素子分離形成領域上にダミーゲート絶縁膜形成膜からなるダミーゲート絶縁膜及びダミーゲート電極を形成することが好ましい。
　本発明に係る半導体装置の製造方法において、ダミーゲート絶縁膜の少なくとも一部分は、調整用金属を含有しないことが好ましい。
　本発明に係る半導体装置の製造方法において、工程（ａ）は、素子分離形成領域に、素子分離領域に取り囲まれたダミー活性領域を形成する工程を含み、工程（ｄ）において、第３の部分は、ゲート絶縁膜形成膜におけるダミー活性領域の少なくとも一部分上に位置する部分を含むことが好ましい。
　このようにすると、素子分離形成領域に、ダミー活性領域を形成する。これにより、チップにおける第１，第２の活性領域及びダミー活性領域の密度に生じるばらつきを、小さくすることができる。このため、チップにおけるウェハ温度に、ばらつきが生じる虞を抑制することができる。
　このように、ダミー活性領域により、チップにおける活性領域の密度の差異に起因して、ウェハ温度に、ばらつきが生じる虞を抑制することができる。加えて、上述の通り、ダミー金属マスクにより、金属マスクの面積率の差異に起因して、ウェハ温度に、ばらつきが生じることを抑制することができる。従って、同一のチップに含まれる第１のＭＩＳトランジスタの閾値電圧に、ばらつきが生じることを効果的に抑制することができる。
　本発明に係る半導体装置の製造方法において、工程（ａ）は、素子分離形成領域に、素子分離領域に取り囲まれたダミー活性領域を形成する工程を含み、工程（ｄ）において、第３の部分は、ゲート絶縁膜形成膜におけるダミー活性領域の少なくとも一部分上に位置する部分を含み、工程（ｉ）において、ダミーゲート絶縁膜及びダミーゲート電極は、素子分離領域及びダミー活性領域の上に跨って形成されることが好ましい。
　本発明に係る半導体装置の製造方法において、第１の活性領域は、第２導電型の第１のウェル領域に形成されており、第２の活性領域は、第１導電型の第２のウェル領域に形成されており、ダミー活性領域は、第２導電型の第３のウェル領域に形成されており、第１のゲート絶縁膜は、調整用金属を含有し、ダミーゲート絶縁膜の少なくとも一部分は、調整用金属を含有しないことが好ましい。
　本発明に係る半導体装置の製造方法において、第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、調整用金属は、ランタンであることが好ましい。
　本発明に係る半導体装置の製造方法において、第１のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、調整用金属は、アルミニウムであることが好ましい。
　本発明に係る半導体装置の製造方法において、ゲート絶縁膜形成膜は、下地膜と下地膜上に形成された高誘電率絶縁膜とからなり、ゲート電極形成膜は、金属膜と金属膜上に形成されたシリコン膜とからなることが好ましい。
　前記の目的を達成するため、本発明に係る半導体装置は、半導体基板における第１の活性領域上に形成された第１導電型の第１のＭＩＳトランジスタと、半導体基板における第２の活性領域上に形成された第２導電型の第２のＭＩＳトランジスタと、半導体基板におけるダミー活性領域上に形成されたダミー素子とを備えた半導体装置であって、第１のＭＩＳトランジスタは、第１の活性領域上に形成された第１の高誘電率絶縁膜を有し、調整用金属を含有する第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、第２のＭＩＳトランジスタは、第２の活性領域上に形成された第２の高誘電率絶縁膜を有し、調整用金属を含有しない第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、ダミー素子は、ダミー活性領域上に形成されたダミー高誘電率絶縁膜を有し、少なくとも一部分が調整用金属を含有しないダミーゲート絶縁膜と、ダミーゲート絶縁膜上に形成されたダミーゲート電極とを備え、第１の活性領域、第２の活性領域及びダミー活性領域は、半導体基板における素子分離領域に取り囲まれており、第１の活性領域は、第２導電型の第１のウェル領域に形成されており、第２の活性領域は、第１導電型の第２のウェル領域に形成されており、ダミー活性領域は、第２導電型の第３のウェル領域に形成されていることを特徴とする。
　本発明に係る半導体装置によると、同一のチップに含まれる第１のＭＩＳトランジスタが有する第１のゲート絶縁膜に含まれる調整用金属の平均濃度に、ばらつきが生じることを抑制することができるため、同一のチップに含まれる第１のＭＩＳトランジスタの閾値電圧に、ばらつきが生じることを抑制することができる。
　本発明に係る半導体装置において、ダミーゲート絶縁膜は、全部分が調整用金属を含有していないことが好ましい。
　本発明に係る半導体装置において、ダミーゲート絶縁膜は、調整用金属を含有する含有部分と調整用金属を含有しない非含有部分とからなることが好ましい。
　本発明に係る半導体装置において、ダミーゲート絶縁膜及びダミーゲート電極は、素子分離領域及びダミー活性領域の上に跨って形成されていることが好ましい。
　本発明に係る半導体装置及びその製造方法によると、同一のチップに含まれる第１のＭＩＳトランジスタの閾値電圧に、ばらつきが生じることを抑制することができる。
図１(a) ～(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 図２(a) ～(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 図３(a) ～(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 図４(a) ～(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 図５(a) ～(b) は、本発明の一実施形態に係る半導体装置の製造方法を示す図であり、図５(a) は、図５(b) に示すVa-Va線における断面図であり、図５(b) は、平面図である。 図６は、金属マスクの面積率と、平均閾値電圧の変動値との関係を示すグラフである。 図７は、ダミー金属マスクのレイアウトのその他の例を示す平面図である。 図８は、ダミー金属マスクのレイアウトのその他の例を示す平面図である。 図９(a) ～(d) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 図１０(a) ～(c) は、第１の方法を用いた半導体装置の製造方法を工程順に示す断面図である。 図１１(a) ～(c) は、第２の方法を用いた半導体装置の製造方法を工程順に示す断面図である。 図１２は、ウェハの構成を示す平面図である。
　以下に、本発明の実施形態について図面を参照しながら説明する。
　（一実施形態）
　以下に、本発明の一実施形態に係る半導体装置の製造方法について、図１(a) ～(c) 、図２(a) ～(b) 、図３(a) ～(b) 及び図４(a) ～(b) 並びに図５(a) ～(b) を参照しながら説明する。図１(a) ～図４(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。図５(a) ～(b) は、本発明の一実施形態に係る半導体装置の製造方法を示す図であり、(a) は、(b) に示すVa-Va線における断面図であり、(b) は、平面図である。なお、図５(a) に示す図は、図１(c) に示す図と同一である。図１(a) ～図４(b) において、「ｎＭＩＳ領域」とは、ｎ型の第１のＭＩＳトランジスタが形成される領域をいう。「ｐＭＩＳ領域」とは、ｐ型の第２のＭＩＳトランジスタが形成される領域をいう。「ダミー領域」とは、ダミー素子が形成される領域をいう。矢印で示す領域は、素子分離形成領域であり、「素子分離形成領域」とは、素子分離領域、及び素子分離領域に取り囲まれたダミー活性領域を含む領域をいう（言い換えれば、第１，第２の活性領域を含まない領域をいう）。なお、図１(a) ～図４(b) は、ウェハに含まれるチップの一部分の構成を示す断面図である。
　まず、図１(a) に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、例えばｐ型のシリコン（Ｓｉ）からなる半導体基板１０における素子分離形成領域に、素子分離領域１１を選択的に形成する。これにより、半導体基板１０におけるｎＭＩＳ領域に、素子分離領域１１に取り囲まれた第１の活性領域１０ａを形成する。それと共に、半導体基板１０におけるｐＭＩＳ領域に、素子分離領域１１に取り囲まれた第２の活性領域１０ｂを形成する。それと共に、半導体基板１０におけるダミー領域に、各々が素子分離領域１１に取り囲まれた複数のダミー活性領域１０ｃを形成する。
　複数のダミー活性領域１０ｃは、後述の図５(b) に示すように、例えば行列状に配列されている。複数のダミー活性領域１０ｃの各々の平面形状は、互いに同じである。ダミー活性領域１０ｃのゲート長方向の幅Ｗ10clは、例えば０．２μｍ～１０μｍである。ダミー活性領域１０ｃのゲート幅方向の幅Ｗ10cwは、例えば０．４μｍ～１０μｍである。ゲート長方向に沿って隣り合うダミー活性領域１０ｃ同士の間隔Ｉ10clは、互いに同じであり、間隔Ｉ10clは、例えば０．２μｍ～５μｍである。ゲート幅方向に沿って隣り合うダミー活性領域１０ｃ同士の間隔Ｉ10cwは、互いに同じであり、間隔Ｉ10cwは、例えば０．４μｍ～１０μｍである。
　その後、半導体基板１０におけるｎＭＩＳ領域に、ｐ型の第１のウェル領域１２ａを形成する。それと共に、半導体基板１０におけるダミー領域に、ｐ型の第３のウェル領域１２ｃを形成する。一方、半導体基板１０におけるｐＭＩＳ領域に、ｎ型の第２のウェル領域１２ｂを形成する。なお、本実施形態では、半導体基板１０の導電型がｐ型であるため、必ずしもｐ型の第１，第３のウェル領域１２ａ，１２ｃを形成する必要はない。
　次に、図１(b) に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１０上に、例えば膜厚が１ｎｍの酸化シリコン（ＳｉＯ2）又は酸窒化シリコン（ＳｉＯＮ）からなる下地膜１３を形成する。その後、例えばＣＶＤ法により、下地膜１３上に、例えば膜厚が２ｎｍのＨｆＳｉＯＮからなる高誘電率絶縁膜１４を形成する。高誘電率絶縁膜１４は、比誘電率が例えば１０以上の金属酸化物からなることが好ましい。このようにして、半導体基板１０上に、下地膜１３及び高誘電率絶縁膜１４を有するゲート絶縁膜形成膜１５を形成する。
　その後、例えばＡＬＤ（Atomic Layer Deposition）法により、ゲート絶縁膜形成膜１５上に、例えば膜厚が１０ｎｍの窒化チタン（ＴｉＮ）からなる高融点金属膜１６を形成する。高融点金属膜１６は、高融点金属として、例えばチタン（Ｔｉ）を含む。
　次に、図１(c) に示すように、例えばリソグラフィにより、高融点金属膜１６上に、ｎＭＩＳ領域を露出する一方、ｐＭＩＳ領域を覆い、且つ、ダミー領域の一部分を露出する一方、ダミー領域の他部分を覆うレジスト（図示省略）を形成する。その後、レジストをマスクとして、例えば薬液としてＳＰＭ（Ｈ2ＳＯ4／Ｈ2Ｏ2／Ｈ2Ｏ）を用いたウェットエッチングにより、高融点金属膜１６をパターニングする。
　これにより、ゲート絶縁膜形成膜１５における第１の活性領域１０ａ上に位置する第１の部分を露出する一方、ゲート絶縁膜形成膜１５における第２の活性領域１０ｂ上に位置する第２の部分を覆う金属マスク１６ｂを形成する。それと共に、各々が、ゲート絶縁膜形成膜１５における素子分離形成領域上に位置する領域における、第３の部分を覆う複数のダミー金属マスク１６ｃを形成する。
　ダミー金属マスク１６ｃは、図１(c) に示すように、ゲート絶縁膜形成膜１５におけるダミー活性領域１０ｃの一部分上に位置する部分を覆う。言い換えれば、ゲート絶縁膜形成膜１５におけるダミー金属マスク１６ｃが覆う第３の部分は、ゲート絶縁膜形成膜１５におけるダミー活性領域１０ｃの一部分上に位置する部分を含む。なお、後述の図７に示すように、ダミー金属マスク２６ｃは、ゲート絶縁膜形成膜におけるダミー活性領域１０ｃの全部分上に位置する部分を覆ってもよい。このように、第３の部分は、ゲート絶縁膜形成膜１５におけるダミー活性領域１０ｃの少なくとも一部分上に位置する部分を含む。
　本実施形態では、図１(c) 及び図５(a) ～(b) に示すように、ゲート絶縁膜形成膜１５における素子分離形成領域上に位置する領域上に、各々が、該領域における第３の部分を覆う複数のダミー金属マスク１６ｃを形成する。複数のダミー金属マスク１６ｃは、行列状に配列されている。複数のダミー金属マスク１６ｃの各々は、平面形状が、互いに同じであり、平面形状は、例えば方形状である。ダミー金属マスク１６ｃのゲート長方向の幅Ｗ16clは、例えば１μｍ～１０μｍである。ダミー金属マスク１６ｃのゲート幅方向の幅Ｗ16cwは、例えば１μｍ～１０μｍである。ゲート長方向に沿って隣り合うダミー金属マスク１６ｃ同士の間隔Ｉ16clは、互いに同じであり、間隔Ｉ16clは、例えば０．５μｍ～２μｍである。ゲート幅方向に沿って隣り合うダミー金属マスク１６ｃ同士の間隔Ｉ16cwは、互いに同じであり、間隔Ｉ16cwは、例えば０．５μｍ～２μｍである。
　本実施形態では、ダミー金属マスク１６ｃを設けることにより、金属マスク１６ｂ及びダミー金属マスク１６ｃの面積率を調整する。「金属マスク及びダミー金属マスクの面積率」とは、チップの表面積に対する、金属マスク及びダミー金属マスクの表面積の割合をいう。
　次に、図２(a) に示すように、例えばスパッタ法により、金属マスク１６ｂ及びダミー金属マスク１６ｃが形成されたゲート絶縁膜形成膜１５上に、例えば膜厚が１ｎｍの酸化ランタン（ＬａＯ）膜からなる調整用金属化合物膜１７を形成する。調整用金属化合物膜１７は、調整用金属として、例えばランタン（Ｌａ）を含む。
　次に、図２(b) に示すように、金属マスク１６ｂ及びダミー金属マスク１６ｃを導入防止マスクとして、例えば７００℃で１分間のＲＴＡ等の熱処理を行う。
　これにより、ゲート絶縁膜形成膜１５における第１の部分に、調整用金属化合物膜１７中の調整用金属を導入して、第１の下地膜１３Ａ、及び調整用金属を含有する第１の高誘電率絶縁膜１４Ａを有する第１のゲート絶縁膜形成膜１５Ａを形成する。一方、金属マスク１６ｂにより、ゲート絶縁膜形成膜１５における第２の部分に、調整用金属化合物膜１７中の調整用金属が導入されることを防止して、第２の下地膜１３Ｂ、及び調整用金属を含有しない第２の高誘電率絶縁膜１４Ｂを有する第２のゲート絶縁膜形成膜１５Ｂを形成する。なお、第１，第２の下地膜１３Ａ，１３Ｂは、下地膜１３における第１，第２の活性領域１０ａ，１０ｂ上に位置する部分の膜をいう。
　それと共に、ゲート絶縁膜形成膜１５における素子分離形成領域上に位置する領域における、第３の部分以外の部分に、調整用金属化合物膜１７中の調整用金属を導入する一方、ダミー金属マスク１６ｃにより、第３の部分に、調整用金属化合物膜１７中の調整用金属が導入されることを防止して、ダミー下地膜１３Ｃ、及び一部分（１４Ｃｘ参照）が調整用金属を含有し、且つ、他部分（１４Ｃｙ参照）が調整用金属を含有しないダミー高誘電率絶縁膜１４Ｃを有するダミーゲート絶縁膜形成膜１５Ｃを形成する。ダミー高誘電率絶縁膜１４Ｃは、調整用金属を含有する含有部１４Ｃｘ及び調整用金属を含有しない非含有部１４Ｃｙを有する。なお、ダミー下地膜１３Ｃは、下地膜１３における素子分離形成領域上に位置する部分の膜をいう。
　このようにして、調整用金属を含有する第１のゲート絶縁膜形成膜１５Ａ、調整用金属を含有しない第２のゲート絶縁膜形成膜１５Ｂ、及び一部分が調整用金属を含有し、且つ、他部分が調整用金属を含有しないダミーゲート絶縁膜形成膜１５Ｃを有するゲート絶縁膜形成膜を形成する。
　次に、図３(a) に示すように、例えば薬液として塩酸（ＨＣｌ）を用いたウェットエッチングにより、未反応の調整用金属化合物膜１７、金属マスク１６ｂ及びダミー金属マスク１６ｃを除去する。
　次に、図３(b) に示すように、例えばＡＬＤ法により、調整用金属が導入されたゲート絶縁膜形成膜上に、例えば膜厚が１０ｎｍのＴｉＮからなる金属膜１８を形成する。その後、例えばＣＶＤ法により、金属膜１８上に、例えば膜厚が６０ｎｍの多結晶シリコンからなるシリコン膜１９を形成する。このようにして、ゲート絶縁膜形成膜上に、金属膜１８及びシリコン膜１９を有するゲート電極形成膜２０を形成する。
　次に、図４(a) に示すように、リソグラフィにより、ゲート電極形成膜２０上に、レジスト（図示省略）を形成する。その後、レジストをマスクとして、エッチングにより、ゲート電極形成膜２０、並びに第１，第２のゲート絶縁膜形成膜１５Ａ，１５Ｂ及びダミーゲート絶縁膜形成膜１５Ｃを有するゲート絶縁膜形成膜をパターニングする。
　これにより、第１の活性領域１０ａ上に、第１の下地膜１３ａ及び調整用金属を含有する第１の高誘電率絶縁膜１４ａを有する第１のゲート絶縁膜１５ａ、並びに第１の金属膜１８ａ及び第１のシリコン膜１９ａを有する第１のゲート電極２０ａを形成する。
　それと共に、第２の活性領域１０ｂ上に、第２の下地膜１３ｂ及び調整用金属を含有しない第２の高誘電率絶縁膜１４ｂを有する第２のゲート絶縁膜１５ｂ、並びに第２の金属膜１８ｂ及び第２のシリコン膜１９ｂを有する第２のゲート電極２０ｂを形成する。
　それと共に、半導体基板１０における素子分離形成領域上に、ダミー下地膜１３ｃ～１３ｇ及びダミー高誘電率絶縁膜１４ｃ～１４ｇを有するダミーゲート絶縁膜１５ｃ～１５ｇ、並びにダミー金属膜１８ｃ～１８ｇ及びダミーシリコン膜１９ｃ～１９ｇを有するダミーゲート電極２０ｃ～２０ｇを形成する。
　ダミー高誘電率絶縁膜１４ｃは、全部分が、調整用金属を含有している。ダミー高誘電率絶縁膜１４ｄ，１４ｅは、全部分が、調整用金属を含有していない。ダミー高誘電率絶縁膜１４ｆ，１４ｇは、一部分が調整用金属を含有している一方、他部分が調整用金属を含有していない。言い換えれば、ダミー高誘電率絶縁膜１４ｆ，１４ｇは、調整用金属を含有する含有部１４ｆｘ，１４ｇｘと、調整用金属を含有しない非含有部１４ｆｙ，１４ｇｙとを有している。
　次に、図４(b) に示すように、第１の活性領域１０ａにおける第１のゲート電極２０ａの側方下に、ｎ型のエクステンション領域２１ａを形成する。それと共に、ダミー活性領域１０ｃにおけるダミーゲート電極２０ｃ～２０ｆの側方下に、ｎ型のダミーエクステンション領域２１ｃ～２１ｆを形成する。一方、第２の活性領域１０ｂにおける第２のゲート電極２０ｂの側方下に、ｐ型のエクステンション領域２１ｂを形成する。
　その後、第１，第２のゲート電極１５ａ，１５ｂの側面上に、第１，第２のサイドウォール２２ａ，２２ｂを形成する。それと共に、ダミーゲート電極２０ｃ～２０ｇの側面上に、ダミーサイドウォール２２ｃ～２２ｇを形成する。
　その後、第１の活性領域１０ａにおける第１のサイドウォール２２ａの外側方下に、ｎ型のソースドレイン領域２３ａを形成する。それと共に、ダミー活性領域１０ｃにおけるダミーサイドウォール２２ｃ～２２ｇの外側方下に、ｎ型のダミーソースドレイン領域２３ｃ～２３ｇを形成する。一方、第２の活性領域１０ｂにおける第２のサイドウォール２２ｂの外側方下に、ｐ型のソースドレイン領域２３ｂを形成する。
　以上のようにして、本実施形態に係る半導体装置を製造することができる。
　以下に、本発明の一実施形態に係る半導体装置の構成について、図４(b) を参照しながら説明する。
　本実施形態に係る半導体装置は、ｎ型（第１導電型）の第１のＭＩＳトランジスタＴｒ１と、ｐ型（第２導電型）の第２のＭＩＳトランジスタＴｒ２と、ダミー素子Ｅ１～Ｅ５とを備えている。
　第１のＭＩＳトランジスタＴｒ１は、第１の活性領域１０ａ上に形成され、調整用金属（例えばＬａ）を含有する第１のゲート絶縁膜１５ａと、第１のゲート絶縁膜１５ａ上に形成された第１のゲート電極２０ａと、第１の活性領域１０ａにおける第１のゲート電極２０ａの両側方下に形成されたｎ型のエクステンション領域２１ａと、第１のゲート電極２０ａの側面上に形成された第１のサイドウォール２２ａと、第１の活性領域１０ａにおける第１のサイドウォール２２ａの両外側方下に形成されたｎ型のソースドレイン領域２３ａとを備えている。
　第２のＭＩＳトランジスタＴｒ２は、第２の活性領域１０ｂ上に形成され、調整用金属を含有しない第２のゲート絶縁膜１５ｂと、第２のゲート絶縁膜１５ｂ上に形成された第２のゲート電極２０ｂと、第２の活性領域１０ｂにおける第２のゲート電極２０ｂの両側方下に形成されたｐ型のエクステンション領域２１ｂと、第２のゲート電極２０ｂの側面上に形成された第２のサイドウォール２２ｂと、第２の活性領域１０ｂにおける第２のサイドウォール２２ｂの両外側方下に形成されたｐ型のソースドレイン領域２３ｂとを備えている。
　ダミー素子Ｅ１は、素子分離領域１１及びダミー活性領域１０ｃの上に跨って形成されたダミーゲート絶縁膜１５ｃと、ダミーゲート絶縁膜１５ｃ上に形成されたダミーゲート電極２０ｃと、ダミー活性領域１０ｃにおけるダミーゲート電極２０ｃの右側方下に形成されたｎ型のダミーエクステンション領域２１ｃと、ダミーゲート電極２０ｃの側面上に形成されたダミーサイドウォール２２ｃと、ダミー活性領域１０ｃにおけるダミーサイドウォール２２ｃの右外側方下に形成されたｎ型のダミーソースドレイン領域２３ｃとを備えている。
　ダミー素子Ｅ２は、素子分離領域１１上に形成されたダミーゲート絶縁膜１５ｄと、ダミーゲート絶縁膜１５ｄ上に形成されたダミーゲート電極２０ｄと、ダミー活性領域１０ｃにおけるダミーゲート電極２０ｄの左側方下に形成されたｎ型のダミーエクステンション領域２１ｄと、ダミーゲート電極２０ｄの側面上に形成されたダミーサイドウォール２２ｄと、ダミー活性領域１０ｃにおけるダミーサイドウォール２２ｄの左外側方下に形成されたｎ型のダミーソースドレイン領域２３ｄとを備えている。
　ダミー素子Ｅ３は、ダミー活性領域１０ｃ上に形成されたダミーゲート絶縁膜１５ｅと、ダミーゲート絶縁膜１５ｅ上に形成されたダミーゲート電極２０ｅと、ダミー活性領域１０ｃにおけるダミーゲート電極２０ｅの左側方下に形成されたｎ型のダミーエクステンション領域２１ｅと、ダミーゲート電極２０ｅの側面上に形成されたダミーサイドウォール２２ｅと、ダミー活性領域１０ｃにおけるダミーサイドウォール２２ｅの左外側方下に形成されたｎ型のダミーソースドレイン領域２３ｅとを備えている。
　ダミー素子Ｅ４は、素子分離領域１１及びダミー活性領域１０ｃの上に跨って形成されたダミーゲート絶縁膜１５ｆと、ダミーゲート絶縁膜１５ｆ上に形成されたダミーゲート電極２０ｆと、ダミー活性領域１０ｃにおけるダミーゲート電極２０ｆの右側方下に形成されたｎ型のダミーエクステンション領域２１ｆと、ダミーゲート電極２０ｆの側面上に形成されたダミーサイドウォール２２ｆと、ダミー活性領域１０ｃにおけるダミーサイドウォール２２ｆの右外側方下に形成されたｎ型のダミーソースドレイン領域２３ｆとを備えている。
　ダミー素子Ｅ５は、素子分離領域１１上に形成されたダミーゲート絶縁膜１５ｇと、ダミーゲート絶縁膜１５ｇ上に形成されたダミーゲート電極２０ｇと、ダミーゲート電極２０ｇの側面上に形成されたダミーサイドウォール２２ｇと、ダミー活性領域１０ｃにおけるダミーサイドウォール２２ｇの左外側方下に形成されたｎ型のダミーソースドレイン領域２３ｇとを備えている。
　第１の活性領域１０ａ、第２の活性領域１０ｂ及びダミー活性領域１０ｃは、素子分離領域１１に取り囲まれている。
　第１の活性領域１０ａは、ｐ型の第１のウェル領域１２ａに形成されている。第２の活性領域１０ｂは、ｎ型の第２のウェル領域１２ｂに形成されている。ダミー活性領域１０ｃは、ｐ型の第３のウェル領域１２ｃに形成されている。
　第１のゲート絶縁膜１５ａは、調整用金属を含有している。第２のゲート絶縁膜１５ｂは、調整用金属を含有していない。
　ダミーゲート絶縁膜１５ｃは、調整用金属を含有している。ダミーゲート絶縁膜１５ｄ，１５ｅは、全部分が、調整用金属を含有していない。ダミーゲート絶縁膜１５ｆ，１５ｇは、一部分が、調整用金属を含有している一方、他部分が、調整用金属を含有していない。言い換えれば、ダミーゲート絶縁膜１５ｆ，１５ｇは、調整用金属を含有する含有部分と、調整用金属を含有しない非含有部分とを有している。
　第１のゲート絶縁膜１５ａは、第１の下地膜１３ａ及び第１の高誘電率絶縁膜１４ａを有している。第２のゲート絶縁膜１５ｂは、第２の下地膜１３ｂ及び第２の高誘電率絶縁膜１４ｂを有している。ダミーゲート絶縁膜１５ｃ～１５ｇは、ダミー下地膜１３ｃ～１３ｇ及びダミー高誘電率絶縁膜１４ｃ～１４ｇを有している。
　第１の高誘電率絶縁膜１４ａは、調整用金属を含有している。第２の高誘電率絶縁膜１４ｂは、調整用金属を含有していない。
　ダミー高誘電率絶縁膜１４ｃは、全部分が、調整用金属を含有している。ダミー高誘電率絶縁膜１４ｄ，１４ｅは、全部分が、調整用金属を含有していない。ダミー高誘電率絶縁膜１４ｆ，１４ｇは、一部分が、調整用金属を含有している一方、他部分が、調整用金属を含有していない。言い換えれば、ダミー高誘電率絶縁膜１４ｆ，１４ｇは、調整用金属を含有する含有部１４ｆｘ，１４ｇｘと、調整用金属を含有しない非含有部１４ｆｙ，１４ｇｙとを有している。
　第１のゲート電極２０ａは、第１の金属膜１８ａ及び第１のシリコン膜１９ａを有している。第２のゲート電極２０ｂは、第２の金属膜１８ｂ及び第２のシリコン膜１９ｂを有している。ダミーゲート電極２０ｃ～２０ｇは、ダミー金属膜１８ｃ～１８ｇ及びダミーシリコン膜１９ｃ～１９ｇを有している。
　ダミーゲート絶縁膜１５ｃ，１５ｆ及びダミーゲート電極２０ｃ，２０ｆは、素子分離領域１１及びダミー活性領域１０ｃの上に跨って形成されている。ダミーゲート絶縁膜１５ｄ，１５ｇ及びダミーゲート電極２０ｄ，２０ｇは、素子分離領域１１上に形成されている。ダミーゲート絶縁膜１５ｅ及びダミーゲート電極２０ｅは、ダミー活性領域１０ｃ上に形成されている。
　ダミーソースドレイン領域２３ｃとダミーソースドレイン領域２３ｄとは、隣接している。ダミーソースドレイン領域２３ｆとダミーソースドレイン領域２３ｇとは、隣接している。
　以下に、高融点金属を含む金属マスクの面積率と、平均閾値電圧の変動値との関係について、図６を参照しながら説明する。図６は、金属マスクの面積率と、平均閾値電圧の変動値との関係を示すグラフである。
　図６に示すグラフを得るのに用いたチップは、テスト用チップであり、テスト用チップは、以下のような構成である。
　一般に、ウェハは、複数の製品用チップと、テストが行われるテスト用チップとを含む。テスト用チップは、区画された複数のブロックを含み、例えば、金属マスクの面積率が、Ｘ（Ｘ＝２０，３０，４０，４５，５０，６０，７０，８０，１００）％のブロックを含む。各ブロックは、複数のｎ型ＭＩＳトランジスタ等を含む。「金属マスクの面積率」とは、テスト用チップの表面積に対する、金属マスクの表面積の割合をいう。
　各ブロックに含まれるｎ型ＭＩＳトランジスタが有するゲート絶縁膜は、Ｌａを含有する高誘電率絶縁膜を含む。Ｌａを含有する高誘電率絶縁膜は、７００℃で１分間のＲＴＡにより、膜厚が１ｎｍのＬａＯからなる調整用金属酸化膜中のＬａが導入された高誘電率絶縁膜である。
　平均閾値電圧の変動値は、以下のようにして求められる。
　金属マスクの面積率が４５％のブロックに含まれる複数のｎ型ＭＩＳトランジスタの閾値電圧を平均した平均閾値電圧Ｖ45を、基準（＝０）とする。金属マスクの面積率がＸ％のブロックに含まれる複数のｎ型ＭＩＳトランジスタの閾値電圧を平均した平均閾値電圧Ｖxから、平均閾値電圧Ｖ45を差し引くことで、平均閾値電圧の変動値を求める。ここで、本テスト用チップの金属マスクの面積率が４５％であるため、平均閾値電圧Ｖ45を基準としている。
　　平均閾値電圧の変動値＝平均閾値電圧Ｖx－平均閾値電圧Ｖ45
　図６に示すように、金属マスクの面積率が４５％よりも小さい場合、平均閾値電圧の変動値は、負の変動値を示し、金属マスクの面積率が４５％よりも小さくなるに連れて、平均閾値電圧の変動値は、負側に大きくなる。言い換えれば、金属マスクの面積率が４５％よりも小さくなるに連れて、平均閾値電圧は低くなる。
　一方、金属マスクの面積率が４５％よりも大きい場合、平均閾値電圧の変動値は、正の変動値を示し、金属マスクの面積率が４５％よりも大きくなるに連れて、平均閾値電圧の変動値は、正側に大きくなる。言い換えれば、金属マスクの面積率が４５％よりも大きくなるに連れて、平均閾値電圧は高くなる。
　このように、金属マスクの面積率が小さくなるに連れて、平均閾値電圧は低くなる。このことから判るように、金属マスクの面積率が小さくなるに連れて、ウェハ温度が高くなって、高誘電率絶縁膜に含まれるＬａの平均濃度は高くなる。
　本実施形態によると、図１(c) に示すように、ゲート絶縁膜形成膜１５における素子分離形成領域上に位置する領域上に、該領域における第３の部分を覆うダミー金属マスク１６ｃを形成する。これにより、チップにおけるｎ，ｐＭＩＳ領域の密度に、ばらつきがあっても、金属マスク１６ｂ及びダミー金属マスク１６ｃの面積率に、ばらつきが生じることを抑制することができる。このため、例えば赤外線を利用するＲＴＡ等の熱処理時に、チップにおけるウェハ温度に、ばらつきが生じることを抑制することができる。
　このため、ゲート絶縁膜形成膜１５における第１の部分に導入される調整用金属の量に、ばらつきが生じることを抑制することができ、第１のゲート絶縁膜形成膜１５Ａに含まれる調整用金属の平均濃度に、ばらつきが生じることを抑制することができる。従って、同一のチップに含まれる第１のＭＩＳトランジスタＴｒ１が有する第１のゲート絶縁膜１５ａに含まれる調整用金属の平均濃度に、ばらつきが生じることを抑制することができるため、同一のチップに含まれる第１のＭＩＳトランジスタＴｒ１の閾値電圧に、ばらつきが生じることを抑制することができる。
　例えば、チップを、互いに同一の平面積を有する複数の領域に区分した時の、各領域での金属マスク及びダミー金属マスクの面積率を、３０％～６０％の範囲内に収めるように、ダミー金属マスクを形成する。これにより、図６からも判るように、各領域での平均閾値電圧同士の差異を、±５ｍＶに収めることができ、同一のチップに含まれる第１のＭＩＳトランジスタの閾値電圧に、ばらつきが生じることを抑制することができる。「各領域での平均閾値電圧」とは、各領域に含まれる複数の第１のＭＩＳトランジスタの閾値電圧を平均した平均閾値電圧をいう。区分された領域の平面形状としては、例えば、幅が２０μｍ～５００μｍの方形状等が挙げられる。
　なお、いうまでもないが、本発明の効果を効果的に得るには、表面積が比較的大きい１コのダミー金属マスクではなく、表面積が比較的小さい複数のダミー金属マスクを分散して形成し、金属マスク及びダミー金属マスクの面積率を調整することが好ましい。例えば、金属マスク及びダミー金属マスクの面積率を、Ｘ％に調整する場合、表面積がＹμｍ2の１コのダミー金属マスクではなく、表面積がｙ（ｙ＜Ｙ）μｍ2のｎコのダミー金属マスクを分散して形成することが好ましい（Ｙ＝ｙ×ｎ）。
　素子分離形成領域に、ダミー活性領域１０ｃを形成することにより、以下のような効果を得ることができる。
　第１に、以下のような効果を得ることができる。
　一般に、Ｓｉが赤外線を反射させる反射率ＲSiは、ＳｉＯ2が赤外線を反射させる反射率ＲSiO2よりも大きい（ＲSi＞ＲSiO2）。このため、赤外線を利用するＲＴＡ等の熱処理時に、高誘電率絶縁膜１４及び下地膜１３等を透過した赤外線が、Ｓｉを含む活性領域により反射される。
　このため、チップにおいて、活性領域の密度（粗密の度合）が高い密領域と、活性領域の密度が低い疎領域とが混在する場合、熱処理時に、密領域での赤外線が反射される反射量は、疎領域での赤外線が反射される反射量よりも、多くなる虞がある。このため、密領域でのウェハ温度は、疎領域でのウェハ温度よりも、低くなる虞がある。
　このように、チップにおける活性領域の密度に応じて、ウェハ温度が変動し、ウェハ温度に、ばらつきが生じる虞がある。チップにおけるウェハ温度に、ばらつきが生じた場合、既述の通り、同一のチップに含まれるｎ型ＭＩＳトランジスタの閾値電圧に、ばらつきが生じるという問題がある。
　そこで、本実施形態では、図５(b) に示すように、素子分離形成領域に、ダミー活性領域１０ｃを形成する。これにより、チップにおける第１，第２の活性領域１０ａ，１０ｂ及びダミー活性領域１０ｃの密度に生じるばらつきを、比較的小さくすることができる。このため、チップにおけるウェハ温度に生じるばらつきを、比較的小さくすることができる。
　これに対し、例えば、図１０(a) 又は図１１(a) に示すように、素子分離形成領域の全領域に、素子分離領域１０１を形成し、ダミー活性領域を形成しない場合、チップにおける第１，第２の活性領域１００ａ，１００ｂの密度に生じるばらつきが、比較的大きい。このため、チップにおけるウェハ温度に生じるばらつきが、比較的大きい。
　以上のように、ダミー活性領域１０ｃにより、チップにおける活性領域の密度の差異に起因して、ウェハ温度に、ばらつきが生じる虞を抑制することができる。加えて、既述の通り、ダミー金属マスク１６ｃにより、金属マスクの面積率の差異に起因して、ウェハ温度に、ばらつきが生じることを抑制することができる。従って、同一のチップに含まれる第１のＭＩＳトランジスタの閾値電圧に、ばらつきが生じることを効果的に抑制することができる。即ち、本発明の目的を効果的に達成することができる。
　なお、既述の通り、高融点金属が赤外線を反射させる反射率ＲMは、Ｓｉが赤外線を反射させる反射率ＲSiよりも大きい（ＲM＞ＲSi）。但し、反射率ＲMと反射率ＲSiとの差異は、比較的大きい一方、反射率ＲSiと反射率ＲSiO2との差異は、比較的小さい。このため、金属マスクの面積率の差異に起因して生じるウェハ温度のばらつきは、比較的大きい。一方、チップにおける活性領域の密度の差異に起因して生じるウェハ温度のばらつきは、比較的小さい。このため、仮に、ダミー活性領域を設けずに、ダミー金属マスクのみを設けても、本発明の目的を充分に達成することができる。
　第２に、以下のような効果を得ることができる。
　本実施形態では、詳細な説明を省略したが、素子分離領域は、次のようにして形成される。例えばＳｉからなる半導体基板の上部に溝を形成した後、半導体基板上に溝内を埋め込むように例えばＳｉＯ2からなる絶縁膜を形成し、その後、ＣＭＰ（Chemical Mechanical Polishing）法により、絶縁膜における溝外に形成された部分を研磨除去する。このようにして、溝内に絶縁膜が埋め込まれた素子分離領域を形成する。
　絶縁膜が埋め込まれた溝の幅が大きい場合、ＣＭＰ法による研磨除去時に、ディッシングと呼ばれる現象が起こる虞がある。即ち、絶縁膜における溝の中央部に埋め込まれた部分が、溝の周縁部に埋め込まれた部分よりも、過剰に研磨除去されて、溝内に埋め込まれた絶縁膜の表面が凹む虞がある。このため、図１０(a) 又は図１１(a) に示すように、半導体基板１００における素子分離形成領域の全領域に、素子分離領域１０１を形成し、ダミー活性領域を形成しない場合、例えば右側に図示された溝の幅が比較的大きいため、該溝内に埋め込まれた絶縁膜の表面が凹む虞がある。
　そこで、本実施形態では、図５(b) に示すように、素子分離形成領域に、ダミー活性領域１０ｃを形成する。これにより、半導体基板１０の上部に形成された複数の溝は、何れも、幅が比較的小さいため、ＣＭＰ法による研磨除去時に、ディッシングが発生することを防止し、溝内に埋め込まれた絶縁膜の表面が凹むことを防止することができる。
　素子分離形成領域上に、ダミーゲート絶縁膜及びダミーゲート電極を形成することにより、以下のような効果を得ることができる。
　本実施形態では、説明を省略したが、図４(b) に示す工程の後、半導体基板上に、第１，第２のゲート電極及びダミーゲート電極を覆うように、層間絶縁膜を形成した後、ＣＭＰ法により、層間絶縁膜を研磨除去して、層間絶縁膜の表面を平坦化する。
　ゲート絶縁膜及びゲート電極（以下、「ゲートパターン」という）が疎に配置された疎領域と、ゲートパターンが密に配置された密領域とが混在する場合、ＣＭＰ法による研磨除去時に、ディッシングが起こる。即ち、層間絶縁膜における疎領域が、層間絶縁膜における密領域よりも、過剰に研磨除去されて、層間絶縁膜における疎領域の膜厚と密領域の膜厚との間に、差異が生じ、層間絶縁膜の表面を平坦化することができない。
　そこで、本実施形態では、図４(b) に示すように、素子分離形成領域上に、ダミーゲート絶縁膜１５ｃ～１５ｇ及びダミーゲート電極２０ｃ～２０ｇ（以下、「ダミーゲートパターン」という）を形成する。これにより、ゲートパターン及びダミーゲートパターンの密度（粗密度合）に生じるばらつきを、小さくすることができる。このため、ＣＭＰ法による研磨除去時に、ディッシングが発生することを防止し、層間絶縁膜の表面を平坦化することができる。
　なお、本実施形態では、素子分離形成領域に、ダミー活性領域１０ｃを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、図１０(a) 及び図１１(a) に示すように、素子分離形成領域の全領域に、素子分離領域１０１を形成し、ダミー活性領域を形成しなくてもよい。
　なお、本実施形態では、素子分離形成領域上に、ダミーゲート絶縁膜１５ｃ～１５ｇ及びダミーゲート電極２０ｃ～２０ｇを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、素子分離形成領域上に、ダミーゲート絶縁膜及びダミーゲート電極を形成しなくてもよい。
　なお、本実施形態では、図５(b) に示すように、ダミー金属マスク１６ｃが、ダミー活性領域１０ｃの一部分のみを覆う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
　例えば、図７に示すように、ダミー金属マスク２６ｃが、ダミー活性領域１０ｃの全部分を覆ってもよい。さらに、図７に示すように、複数のダミー金属マスク２６ｃの各々の平面形状を、互いに同じにし、且つ、間隔Ｉ26cl、間隔Ｉ26cw、距離Ｄl及び距離Ｄwを、互いに同じにしてもよい。これにより、熱処理時に、チップから反射される赤外線の量に、ばらつきが生じることを効果的に抑制することができる。このため、チップにおけるウェハ温度に、ばらつきが生じることを効果的に抑制することができる。
　なお、本実施形態では、図５(b) に示すように、ダミー活性領域１０ｃにおけるダミー金属マスク１６ｃで覆われる領域の表面積は、互いに異なるが、本発明はこれに限定されるものではない。
　例えば、図８に示すように、ダミー活性領域１０ｃにおけるダミー金属マスク３６ｃで覆われる領域の表面積を、互いに同じにしてもよい。さらに、図８に示すように、複数のダミー金属マスク３６ｃの各々の平面形状を、互いに同じにし、且つ、間隔Ｉ36cl、間隔Ｉ36cw、距離Ｄl及び距離Ｄwを、互いに同じにしてもよい。これにより、熱処理時に、チップから反射される赤外線の量に、ばらつきが生じることを効果的に抑制することができる。このため、チップにおけるウェハ温度に、ばらつきが生じることを効果的に抑制することができる。
　図７～図８において、「間隔Ｉ26cl，間隔Ｉ36cl」とは、ゲート長方向に沿って隣り合うダミー金属マスク２６ｃ，３６ｃ同士の間隔をいう。「間隔Ｉ26cw，間隔Ｉ36cw」とは、ゲート幅方向に沿って隣り合うダミー金属マスク２６ｃ，３６ｃ同士の間隔をいう。「距離Ｄl」とは、ダミー活性領域１０ｃの一端からダミー金属マスク２６ｃ，３６ｃの一端までの距離をいう。「距離Ｄw」とは、ダミー活性領域１０ｃの他端からダミー金属マスク２６ｃ，３６ｃの他端までの距離をいう。
　なお、本実施形態では、図５(b) に示すように、ダミー金属マスク１６ｃの表面積を、ダミー活性領域１０ｃの表面積よりも大きくする場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ダミー金属マスクの表面積を、ダミー活性領域の表面積と同じ、又はダミー活性領域の表面積よりも小さくしてもよい。
　なお、本実施形態では、調整用金属化合物膜１７に含まれる調整用金属として、Ｌａを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、Ｌａの代わりに、例えば、他のランタノイド元素又はマグネシウム（Ｍｇ）等を用いてもよい。
　なお、本実施形態では、調整用金属化合物膜１７として、調整用金属を含む金属酸化膜（具体的には例えば、ＬａＯ膜）を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、調整用金属を含む金属窒化膜、又はＬａ膜等の調整用金属を含む金属膜を用いてもよい。
　なお、本実施形態では、高融点金属膜１６として、ＴｉＮ膜を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、ＴｉＮ膜の代わりに、例えばタンタル膜（Ｔａ膜）、窒化タンタル膜（ＴａＮ膜）、炭化タンタル膜（ＴａＣ膜）、炭窒化タンタル膜（ＴａＣＮ膜）又はタングステン膜（Ｗ膜）を用いてもよい。
　本実施形態では、ゲート絶縁膜形成膜１５における第１の部分を露出する一方、ゲート絶縁膜形成膜１５における第２の部分を覆う金属マスク１６ｂ、及びダミー金属マスク１６ｃを導入防止マスクとして、ゲート絶縁膜形成膜１５における第１の部分に、調整用金属化合物膜１７中の調整用金属を導入する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
　例えば、ゲート絶縁膜形成膜における第１の部分を覆う一方、ゲート絶縁膜形成膜における第２の部分を露出する金属マスク、及びダミー金属マスクを導入防止マスクとして、ゲート絶縁膜形成膜における第２の部分に、調整用金属化合物膜中の調整用金属を導入してもよい。調整用金属化合物膜としては、例えば、酸化アルミニウム膜（Ａｌ2Ｏ3膜）及びアルミニウム膜（Ａｌ膜）等のＡｌを含む膜又は酸化タンタル膜（ＴａＯ膜）等が挙げられる。このように、調整用金属化合物膜として、調整用金属を含む金属酸化膜、若しくは調整用金属を含む金属窒化膜、又は調整用金属を含む金属膜が挙げられる。
　このようにすると、ダミー金属マスクにより、金属マスクの面積率の差異に起因して、ウェハ温度に、ばらつきが生じることを抑制することができる。従って、同一のチップに含まれる第２のＭＩＳトランジスタが有する第２のゲート絶縁膜に含まれる調整用金属の平均濃度に、ばらつきが生じることを抑制することができるため、同一のチップに含まれる第２のＭＩＳトランジスタの閾値電圧に、ばらつきが生じることを抑制することができる。
　以上説明したように、本発明は、同一のチップに含まれるＭＩＳトランジスタの閾値電圧に、ばらつきが生じることを抑制することができ、調整用金属を含有するゲート絶縁膜を有するＭＩＳトランジスタを備えた半導体装置及びその製造方法に有用である。
１０　半導体基板
１０ａ　第１の活性領域
１０ｂ　第２の活性領域
１０ｃ　ダミー活性領域
１１　素子分離領域
１２ａ　ｐ型の第１のウェル領域
１２ｂ　ｎ型の第２のウェル領域
１２ｃ　ｐ型の第３のウェル領域
１３　下地膜
１３Ａ，１３ａ　第１の下地膜
１３Ｂ，１３ｂ　第２の下地膜
１３Ｃ，１３ｃ～１３ｇ　ダミー下地膜
１４　高誘電率絶縁膜
１４Ａ，１４ａ　第１の高誘電率絶縁膜
１４Ｂ，１４ｂ　第２の高誘電率絶縁膜
１４Ｃ，１４ｃ～１４ｇ　ダミー高誘電率絶縁膜
１４Ｃｘ，１４ｆｘ，１４ｇｘ　含有部
１４Ｃｙ，１４ｆｙ，１４ｇｙ　非含有部
１５　ゲート絶縁膜形成膜
１５Ａ　第１のゲート絶縁膜形成膜
１５Ｂ　第２のゲート絶縁膜形成膜
１５Ｃ　ダミーゲート絶縁膜形成膜
１５ａ　第１のゲート絶縁膜
１５ｂ　第２のゲート絶縁膜
１５ｃ～１５ｇ　ダミーゲート絶縁膜
１６　高融点金属膜
１６ｂ　金属マスク
１６ｃ　ダミー金属マスク
１７　調整用金属化合物膜
１８　金属膜
１８ａ　第１の金属膜
１８ｂ　第２の金属膜
１８ｃ～１３ｇ　ダミー金属膜
１９　シリコン膜
１９ａ　第１のシリコン膜
１９ｂ　第２のシリコン膜
１９ｃ～１９ｇ　ダミーシリコン膜
２０　ゲート電極形成膜
２０ａ　第１のゲート電極
２０ｂ　第２のゲート電極
２０ｃ～２０ｇ　ダミーゲート電極
２１ａ　ｎ型のエクステンション領域
２１ｂ　ｐ型のエクステンション領域
２１ｃ～２１ｆ　ｎ型のダミーエクステンション領域
２２ａ　第１のサイドウォール
２２ｂ　第２のサイドウォール
２２ｃ　ダミーサイドウォール
２３ａ　ｎ型のソースドレイン領域
２３ｂ　ｐ型のソースドレイン領域
２３ｃ～２３ｇ　ｎ型のダミーソースドレイン領域
Ｔｒ１　第１のＭＩＳトランジスタ
Ｔｒ２　第２のＭＩＳトランジスタ
Ｅ１～Ｅ５　ダミー素子

Claims (15)

  1. 　半導体基板における第１の活性領域上に形成された第１導電型の第１のＭＩＳトランジスタと、前記半導体基板における第２の活性領域上に形成された第２導電型の第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
    　前記半導体基板における素子分離形成領域に、前記第１の活性領域及び前記第２の活性領域を取り囲む素子分離領域を形成する工程（ａ）と、
    　前記工程（ａ）の後に、前記半導体基板上に、高誘電率絶縁膜を有するゲート絶縁膜形成膜を形成する工程（ｂ）と、
    　前記ゲート絶縁膜形成膜上に高融点金属膜を形成する工程（ｃ）と、
    　前記高融点金属膜をパターニングして、前記ゲート絶縁膜形成膜における前記第１の活性領域上に位置する第１の部分を露出する一方、前記ゲート絶縁膜形成膜における前記第２の活性領域上に位置する第２の部分を覆う金属マスクを形成すると共に、前記ゲート絶縁膜形成膜における前記素子分離形成領域上に位置する領域における第３の部分を覆うダミー金属マスクを形成する工程（ｄ）と、
    　前記工程（ｄ）の後に、前記金属マスク及び前記ダミー金属マスクが形成された前記ゲート絶縁膜形成膜上に、調整用金属を含む調整用金属化合物膜を形成する工程（ｅ）と、
    　前記工程（ｅ）の後に、前記金属マスク及び前記ダミー金属マスクを導入防止マスクとして、熱処理により前記ゲート絶縁膜形成膜に前記調整用金属化合物膜中の調整用金属を導入する工程（ｆ）と、
    　前記工程（ｆ）の後に、前記調整用金属化合物膜、前記金属マスク及び前記ダミー金属マスクを除去する工程（ｇ）と、
    　前記工程（ｇ）の後に、前記調整用金属が導入された前記ゲート絶縁膜形成膜上に、ゲート電極形成膜を形成する工程（ｈ）と、
    　前記ゲート電極形成膜及び前記ゲート絶縁膜形成膜をパターニングして、前記第１の活性領域上に第１のゲート絶縁膜及び第１のゲート電極を形成すると共に、前記第２の活性領域上に第２のゲート絶縁膜及び第２のゲート電極を形成する工程（ｉ）と
    を備えることを特徴とする半導体装置の製造方法。
  2. 　請求項１に記載の半導体装置の製造方法において、
    　前記工程（ｆ）において、前記ゲート絶縁膜形成膜における前記第１の部分に前記調整用金属を導入して前記調整用金属を含有する第１のゲート絶縁膜形成膜を形成すると共に、前記金属マスクにより前記ゲート絶縁膜形成膜における前記第２の部分に前記調整用金属が導入されることを防止して前記調整用金属を含有しない第２のゲート絶縁膜形成膜を形成し、
    　前記工程（ｉ）において、前記第１の活性領域上に前記第１のゲート絶縁膜形成膜からなる前記第１のゲート絶縁膜及び前記第１のゲート電極を形成すると共に、前記第２の活性領域上に前記第２のゲート絶縁膜形成膜からなる前記第２のゲート絶縁膜及び前記第２のゲート電極を形成し、
    　前記第１のゲート絶縁膜は、前記調整用金属を含有し、
    　前記第２のゲート絶縁膜は、前記調整用金属を含有しないことを特徴とする半導体装置の製造方法。
  3. 　請求項２に記載の半導体装置の製造方法において、
    　前記工程（ｉ）は、前記素子分離形成領域上にダミーゲート絶縁膜及びダミーゲート電極を形成する工程を含むことを特徴とする半導体装置の製造方法。
  4. 　請求項３に記載の半導体装置の製造方法において、
    　前記工程（ｆ）において、前記ゲート絶縁膜形成膜における前記素子分離形成領域上に位置する領域における、前記第３の部分以外の部分に前記調整用金属を導入すると共に、前記ダミー金属マスクにより前記第３の部分に前記調整用金属が導入されることを防止して、ダミーゲート絶縁膜形成膜を形成し、
    　前記工程（ｉ）において、前記素子分離形成領域上に前記ダミーゲート絶縁膜形成膜からなる前記ダミーゲート絶縁膜及び前記ダミーゲート電極を形成することを特徴とする半導体装置の製造方法。
  5. 　請求項４に記載の半導体装置の製造方法において、
    　前記ダミーゲート絶縁膜の少なくとも一部分は、前記調整用金属を含有しないことを特徴とする半導体装置の製造方法。
  6. 　請求項５に記載の半導体装置の製造方法において、
    　前記工程（ａ）は、前記素子分離形成領域に、前記素子分離領域に取り囲まれたダミー活性領域を形成する工程を含み、
    　前記工程（ｄ）において、前記第３の部分は、前記ゲート絶縁膜形成膜における前記ダミー活性領域の少なくとも一部分上に位置する部分を含むことを特徴とする半導体装置の製造方法。
  7. 　請求項６に記載の半導体装置の製造方法において、
    　前記工程（ｉ）において、前記ダミーゲート絶縁膜及び前記ダミーゲート電極は、前記素子分離領域及び前記ダミー活性領域の上に跨って形成されることを特徴とする半導体装置の製造方法。
  8. 　請求項７に記載の半導体装置の製造方法において、
    　前記第１の活性領域は、第２導電型の第１のウェル領域に形成され、
    　前記第２の活性領域は、第１導電型の第２のウェル領域に形成され、
    　前記ダミー活性領域は、第２導電型の第３のウェル領域に形成され、
    　前記第１のゲート絶縁膜は、前記調整用金属を含有し、
    　前記ダミーゲート絶縁膜の少なくとも一部分は、前記調整用金属を含有しないことを特徴とする半導体装置の製造方法。
  9. 　請求項８に記載の半導体装置の製造方法において、
    　前記第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
    　前記第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、
    　前記調整用金属は、ランタンであることを特徴とする半導体装置の製造方法。
  10. 　請求項８に記載の半導体装置の製造方法において、
    　前記第１のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、
    　前記第２のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
    　前記調整用金属は、アルミニウムであることを特徴とする半導体装置の製造方法。
  11. 　請求項９に記載の半導体装置の製造方法において、
    　前記ゲート絶縁膜形成膜は、下地膜と前記下地膜上に形成された前記高誘電率絶縁膜とからなり、
    　前記ゲート電極形成膜は、金属膜と前記金属膜上に形成されたシリコン膜とからなることを特徴とする半導体装置の製造方法。
  12. 　半導体基板における第１の活性領域上に形成された第１導電型の第１のＭＩＳトランジスタと、前記半導体基板における第２の活性領域上に形成された第２導電型の第２のＭＩＳトランジスタと、前記半導体基板におけるダミー活性領域上に形成されたダミー素子とを備えた半導体装置であって、
    　前記第１のＭＩＳトランジスタは、
    　前記第１の活性領域上に形成された第１の高誘電率絶縁膜を有し、調整用金属を含有する第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、
    　前記第２のＭＩＳトランジスタは、
    　前記第２の活性領域上に形成された第２の高誘電率絶縁膜を有し、前記調整用金属を含有しない第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、
    　前記ダミー素子は、
    　前記ダミー活性領域上に形成されたダミー高誘電率絶縁膜を有し、少なくとも一部分が前記調整用金属を含有しないダミーゲート絶縁膜と、
    　前記ダミーゲート絶縁膜上に形成されたダミーゲート電極と
    を備え、
    　前記第１の活性領域、前記第２の活性領域及び前記ダミー活性領域は、前記半導体基板における素子分離領域に取り囲まれており、　
    　前記第１の活性領域は、第２導電型の第１のウェル領域に形成されており、
    　前記第２の活性領域は、第１導電型の第２のウェル領域に形成されており、
    　前記ダミー活性領域は、第２導電型の第３のウェル領域に形成されていることを特徴とする半導体装置。
  13. 　請求項１２に記載の半導体装置において、
    　前記ダミーゲート絶縁膜は、全部分が前記調整用金属を含有していないことを特徴とする半導体装置。
  14. 　請求項１２に記載の半導体装置において、
    　前記ダミーゲート絶縁膜は、前記調整用金属を含有する含有部分と前記調整用金属を含有しない非含有部分とからなることを特徴とする半導体装置。
  15. 　請求項１３に記載の半導体装置において、
    　前記ダミーゲート絶縁膜及び前記ダミーゲート電極は、前記素子分離領域及び前記ダミー活性領域の上に跨って形成されていることを特徴とする半導体装置。
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