JP2008166713A - 複数の誘電体を備えた半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】基板200上に、第1制御電極誘電体材料202を設けること、基板200の少なくとも第1領域210aに、第1誘電体材料202を覆うパターン化した犠牲層を設けること、第1領域210aではパターン化した犠牲層を覆い、第2領域210bでは第1誘電体材料202を覆う第2誘電体材料203を設けること、但し、第2領域210bは、第1領域210aと異なっており、第2誘電体材料203をパターン化して、パターン化した第2誘電体材料が、第2領域210bでは第1誘電体材料202を覆い、第1領域210aではパターン化した犠牲層を覆わないようにすること、パターン化した犠牲層を除去することを含む。
【選択図】図2H
Description
基板の少なくとも第1領域に、第1誘電体材料を覆うパターン化した犠牲層を設けることと、
第1領域ではパターン化した犠牲層を覆い、基板の少なくとも第2領域では第1誘電体材料を覆う第2誘電体材料を設けること(第2領域は、第1領域と異なる)と、
第2誘電体材料をパターン化して、パターン化した第2誘電体材料が、第2領域では第1誘電体材料を覆い、第1領域ではパターン化した犠牲層を覆わないようにすることと、
パターン化した犠牲層を除去することとを含む半導体装置の製造方法が開示されている。
第2誘電体材料を設けた後、第2誘電体材料の上に、これと接触する第2電極を形成することと、
第2電極をパターン化して、第2電極が、第2領域では第2誘電体材料を覆い、第1領域では第1誘電体材料を覆わないようにすることと、をさらに含んでもよく、
第2電極のパターン化および第2誘電体材料のパターン化は、同時に行うようにする。
第1領域では第1誘電体材料を覆い、第2領域では第2誘電体材料を覆う第3誘電体材料を設けることと、
第3誘電体材料をパターン化して、パターン化した第3誘電体材料が、第1領域では第1誘電体材料を覆い、第2領域では第2誘電体材料を覆わないようにすることと、を含んでもよい。
基板の少なくとも第1領域に、第1誘電体材料を覆うパターン化した犠牲層を設けることと、
前記第1領域ではパターン化した犠牲層を覆い、基板の少なくとも第2領域では第1誘電体材料を覆う第2誘電体材料を設けること(第2領域は、第1領域と異なる)と、
前記第2誘電体材料をパターン化して、前記パターン化した第2誘電体材料が、前記第2領域では第1誘電体材料を覆い、第1領域ではパターン化した犠牲層を覆わないようにすることと、
前記パターン化した犠牲材料を除去することとを含む。
Claims (22)
- 異なる半導体構造を備えた半導体装置の製造方法であって、
各構造は制御電極を有し、半導体装置は少なくとも第1および第2制御電極誘電体材料を含んでおり、
該方法は、基板(200,300,400,500)上に、第1制御電極誘電体材料(202,302,402,502)を設けること、
基板(200,300,400,500)の少なくとも第1領域(210a,310a,410a,510a)に、第1制御電極誘電体材料(202,302,402,502)を覆うパターン化した犠牲層(204,304,404,504)を設けること、
第1領域(210a,310a,410a,510a)ではパターン化した犠牲層(204,304,404,504)を覆い、基板(200,300,400,500)の少なくとも第2領域(210b)では第1制御電極誘電体材料(202,302,402,502)を覆う第2制御電極誘電体材料(203,303,403,503)を設けること、但し、第2領域(210b)は、第1領域(210a,310a,410a,510a)と異なるものであり、
第2制御電極誘電体材料(203,303,403,503)をパターン化して、パターン化した第2制御電極誘電体材料が、第2領域(210b)では第1制御電極誘電体材料(202,302,402,502)を覆い、第1領域(210a,310a,410a,510a)ではパターン化した犠牲層(204,304,404,504)を覆わないようにすること、
パターン化した犠牲層(204,304,404,504)を除去すること、を含む半導体装置の製造方法。 - パターン化した犠牲層(204,304,404,504)を除去することは、犠牲層(204,304,404,504)によって覆われた第1制御電極誘電体材料(202,302,402,502)を損傷することなく行うようにした請求項1記載の半導体装置の製造方法。
- 第1制御電極(206,306,408,508)を第1領域(210a,310a,410a,510a)に、第2制御電極(206,306,406,506)を第2領域(210b,310b,410b,510b)に設けることをさらに含む請求項1または2記載の半導体装置の製造方法。
- 第1制御電極(206,306)および第2制御電極(206,306)は、同じ電極材料層で形成される請求項3記載の半導体装置の製造方法。
- 第1制御電極(408,508)および第2制御電極(406,506)は、異なる電極材料層で形成される請求項3記載の半導体装置の製造方法。
- 電極材料は、金属含有材料である請求項4または5記載の半導体装置の製造方法。
- 第2制御電極誘電体材料(403)を設けた後、第2制御電極誘電体材料(403)の上に、これと接触する第2制御電極(406)を形成すること、
第2制御電極(406)をパターン化して、第2制御電極(406)が、第2領域(410b)では第2制御電極誘電体材料(403)を覆い、第1領域(410a)では第1制御電極誘電体材料(402)を覆わないようにすること、をさらに含み、
第2制御電極(406)のパターン化および第2制御電極誘電体材料(403)のパターン化は、同時に実施するようにした請求項3〜6のいずれかに記載の半導体装置の製造方法。 - 第1制御電極誘電体材料(202,302,402,502)は、シリコンベースの誘電体材料を含む請求項1〜7のいずれかに記載の半導体装置の製造方法。
- シリコンベースの誘電体材料は、SiO2,Si3N4またはSiONを含む請求項8記載の半導体装置の製造方法。
- 第1制御電極誘電体材料(202,302,402,502)は、高誘電率誘電体材料を含む請求項1〜7のいずれかに記載の半導体装置の製造方法。
- 高誘電率誘電体材料は、Al2O3,Si3N4,Gd2O3,Yb2O3,Dy2O3,Nb2O5,Y2O3,La2O3,ZrO2,HfO2,TiO2,Ta2O5,SrTiO3,BaxSr1−xTiO3,ZrO25,ZrxSi1−xOy,HfxSi1−xOy,AlxZr1−xO2,Pr2O3またはこれらの何れの組合せを含む請求項10記載の半導体装置の製造方法。
- 第2制御電極誘電体材料(203,303,403,503)は、第1制御電極(206,306,408,508)及び/又は第2制御電極(206,306,406,506)の仕事関数を調整するのに適した材料を含む請求項3〜11のいずれかに記載の半導体装置の製造方法。
- 第2制御電極誘電体材料(203,303,403,503)は、LaO(N),AlO(N),AlN,DyO(N),ScO(N),GdO(N),CeO(N),TbO(N),ErO(N),YbO(N)またはこれらの何れの組合せを含む請求項1〜12のいずれかに記載の半導体装置の製造方法。
- 犠牲層(204,304,404,504)は、TiN,Geまたはアモルファス・カーボンを含む請求項1〜13のいずれかに記載の半導体装置の製造方法。
- 第1制御電極誘電体材料(202,302,402,502)は、0.2nm〜3nmの範囲の等価酸化物膜厚を有する請求項1〜14のいずれかに記載の半導体装置の製造方法。
- 第2制御電極誘電体材料(203,303,403,503)は、0.2nm〜1nmの範囲の等価酸化物膜厚を有する請求項1〜15のいずれかに記載の半導体装置の製造方法。
- 犠牲層(204,304,404,504)は、5nm〜100nmの範囲の厚さを有する請求項1〜16のいずれかに記載の半導体装置の製造方法。
- 第1領域(310a)において、第1制御電極誘電体材料(302)と第1制御電極(306)の間に第3制御電極誘電体材料(307)を設けることをさらに含む請求項3〜17のいずれかに記載の半導体装置の製造方法。
- 第3制御電極誘電体材料(307)を設けることは、
第1領域(310a)では第1制御電極誘電体材料(302)を覆い、第2領域(310b)では第2制御電極誘電体材料(303)を覆う第3制御電極誘電体材料(307)を設けること、
第3制御電極誘電体材料(307)をパターン化して、パターン化した第3制御電極誘電体材料(307)が、第1領域(310a)では第1制御電極誘電体材料(302)を覆い、第2領域(310b)では第2制御電極誘電体材料(303)を覆わないようにすること、を含む請求項18記載の半導体装置の製造方法。 - 第3制御電極誘電体材料(307)は、第1及び/又は第2制御電極の仕事関数を調整するのに適した材料を含む請求項18〜19のいずれかに記載の半導体装置の製造方法。
- 第3制御電極誘電体材料(307)は、LaO(N),AlO(N),AlN,DyO(N),ScO(N),GdO(N),CeO(N),TbO(N),ErO(N),YbO(N)またはこれらの何れの組合せを含む請求項18〜20のいずれかに記載の半導体装置の製造方法。
- 第3制御電極誘電体材料(307)は、0.2nm〜1nmの範囲の等価酸化物膜厚を有する請求項18〜21のいずれかに記載の半導体装置の製造方法。
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---|---|---|---|
EP06022046A EP1914800A1 (en) | 2006-10-20 | 2006-10-20 | Method of manufacturing a semiconductor device with multiple dielectrics |
Publications (2)
Publication Number | Publication Date |
---|---|
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Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010055603A1 (ja) * | 2008-11-12 | 2010-05-20 | パナソニック株式会社 | 半導体装置及びその製造方法 |
WO2010073434A1 (ja) * | 2008-12-26 | 2010-07-01 | パナソニック株式会社 | 半導体装置及びその製造方法 |
WO2010095186A1 (ja) * | 2009-02-23 | 2010-08-26 | パナソニック株式会社 | 半導体装置及びその製造方法 |
JP2011009321A (ja) * | 2009-06-24 | 2011-01-13 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
WO2011104788A1 (ja) * | 2010-02-23 | 2011-09-01 | パナソニック株式会社 | 半導体装置の製造方法 |
WO2011148435A1 (ja) * | 2010-05-24 | 2011-12-01 | パナソニック株式会社 | 半導体装置及びその製造方法 |
US8440521B2 (en) | 2010-07-30 | 2013-05-14 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device |
JP2013239734A (ja) * | 2013-07-24 | 2013-11-28 | Renesas Electronics Corp | 半導体装置の製造方法 |
JP2013258424A (ja) * | 2013-08-21 | 2013-12-26 | Renesas Electronics Corp | 半導体装置 |
JP2015536622A (ja) * | 2012-11-20 | 2015-12-21 | コーニンクレッカ フィリップス エヌ ヴェKoninklijke Philips N.V. | 容量性マイクロマシントランスデューサ及びその製造方法 |
JP2018078254A (ja) * | 2016-11-11 | 2018-05-17 | 国立研究開発法人物質・材料研究機構 | ダイヤモンド半導体装置、それを用いたロジック装置、及びダイヤモンド半導体装置の製造方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7994036B2 (en) | 2008-07-01 | 2011-08-09 | Panasonic Corporation | Semiconductor device and fabrication method for the same |
US20110006378A1 (en) * | 2009-07-07 | 2011-01-13 | Sematech, Inc. | Semiconductor Manufacturing Method Using Maskless Capping Layer Removal |
JP5747401B2 (ja) * | 2009-09-04 | 2015-07-15 | 住友化学株式会社 | 半導体基板、電界効果トランジスタ、集積回路、及び半導体基板の製造方法 |
US7943458B2 (en) * | 2009-10-06 | 2011-05-17 | International Business Machines Corporation | Methods for obtaining gate stacks with tunable threshold voltage and scaling |
US8440537B1 (en) * | 2011-11-11 | 2013-05-14 | Intermolecular, Inc. | Adsorption site blocking method for co-doping ALD films |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001060630A (ja) * | 1999-08-23 | 2001-03-06 | Nec Corp | 半導体装置の製造方法 |
JP2002359295A (ja) * | 2001-04-11 | 2002-12-13 | Samsung Electronics Co Ltd | デュアルゲートを有するcmos型半導体装置形成方法 |
JP2004289061A (ja) * | 2003-03-25 | 2004-10-14 | Renesas Technology Corp | 半導体装置およびその製造方法 |
WO2004095527A2 (en) * | 2003-03-27 | 2004-11-04 | Freescale Semiconductor, Inc. | Method for fabricating dual-metal gate device |
WO2005122286A2 (en) * | 2004-06-04 | 2005-12-22 | International Business Machines Corporation | Selective implementation of barrier layers to achieve threshold voltage control in cmos device fabrication with high k dielectrics |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100248506B1 (ko) * | 1997-08-30 | 2000-03-15 | 윤종용 | 트랜지스터의 특성 개선을 위한 반도체 장치 제조 방법 |
US6737716B1 (en) * | 1999-01-29 | 2004-05-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US6271132B1 (en) * | 1999-05-03 | 2001-08-07 | Advanced Micro Devices, Inc. | Self-aligned source and drain extensions fabricated in a damascene contact and gate process |
JP3851752B2 (ja) * | 2000-03-27 | 2006-11-29 | 株式会社東芝 | 半導体装置の製造方法 |
US6797599B2 (en) * | 2001-08-31 | 2004-09-28 | Texas Instruments Incorporated | Gate structure and method |
JP4034627B2 (ja) * | 2001-09-28 | 2008-01-16 | テキサス インスツルメンツ インコーポレイテツド | 集積回路及びその製造方法 |
KR100437462B1 (ko) * | 2001-10-04 | 2004-06-23 | 삼성전자주식회사 | 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를갖는 반도체소자의 제조방법 |
JP2003347420A (ja) * | 2002-05-23 | 2003-12-05 | Nec Electronics Corp | 半導体装置及びその製造方法 |
JP3793190B2 (ja) * | 2003-09-19 | 2006-07-05 | 株式会社東芝 | 半導体装置の製造方法 |
TWI258811B (en) * | 2003-11-12 | 2006-07-21 | Samsung Electronics Co Ltd | Semiconductor devices having different gate dielectrics and methods for manufacturing the same |
US7247578B2 (en) * | 2003-12-30 | 2007-07-24 | Intel Corporation | Method of varying etch selectivities of a film |
JP4011024B2 (ja) * | 2004-01-30 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
US7592678B2 (en) * | 2004-06-17 | 2009-09-22 | Infineon Technologies Ag | CMOS transistors with dual high-k gate dielectric and methods of manufacture thereof |
US7087476B2 (en) * | 2004-07-28 | 2006-08-08 | Intel Corporation | Using different gate dielectrics with NMOS and PMOS transistors of a complementary metal oxide semiconductor integrated circuit |
JP2006245317A (ja) * | 2005-03-03 | 2006-09-14 | Fujitsu Ltd | 半導体装置およびその製造方法 |
US7544553B2 (en) * | 2005-03-30 | 2009-06-09 | Infineon Technologies Ag | Integration scheme for fully silicided gate |
-
2006
- 2006-10-20 EP EP06022046A patent/EP1914800A1/en not_active Withdrawn
-
2007
- 2007-10-18 US US11/874,443 patent/US20080096383A1/en not_active Abandoned
- 2007-10-19 JP JP2007272232A patent/JP2008166713A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001060630A (ja) * | 1999-08-23 | 2001-03-06 | Nec Corp | 半導体装置の製造方法 |
JP2002359295A (ja) * | 2001-04-11 | 2002-12-13 | Samsung Electronics Co Ltd | デュアルゲートを有するcmos型半導体装置形成方法 |
JP2004289061A (ja) * | 2003-03-25 | 2004-10-14 | Renesas Technology Corp | 半導体装置およびその製造方法 |
WO2004095527A2 (en) * | 2003-03-27 | 2004-11-04 | Freescale Semiconductor, Inc. | Method for fabricating dual-metal gate device |
WO2005122286A2 (en) * | 2004-06-04 | 2005-12-22 | International Business Machines Corporation | Selective implementation of barrier layers to achieve threshold voltage control in cmos device fabrication with high k dielectrics |
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010055603A1 (ja) * | 2008-11-12 | 2010-05-20 | パナソニック株式会社 | 半導体装置及びその製造方法 |
US8476714B2 (en) | 2008-11-12 | 2013-07-02 | Panasonic Corporation | Semiconductor device |
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US8551832B2 (en) | 2009-06-24 | 2013-10-08 | Fujitsu Semiconductor Limited | Method for manufacturing semiconductor device |
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