JP4034627B2 - 集積回路及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、エレクトロニック半導体デバイスに関し、特に、集積回路の誘電体構造及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の小型化構造のサイズによる高デバイス密度及び動作電圧に対する傾向は、一般に二酸化シリコンから作られる、シリコンの電界効果（ＭＯＳ）トランジスタのゲート誘電体ヘ導き、ゲートのチャネルへの容量性結合を維持するために１−２ｎｍのオーダの厚さに近づいている。しかし、この薄い酸化物は、酸化物をとおるキャリアによるリーク電流の問題を起こす。結果的に、大きな物理的な厚さを可能にするために、大きな誘電率を有する代わりのゲート誘電体が提案されている。実際に、Ｔａ2Ｏ5、（Ｂａ、Ｓｒ）ＴｉＯ3、及び他の高誘電率材料が提案されているが、これらの材料はシリコンとの境界の安定性が劣っている。
【０００３】
WilkとWallaceによる"Electrical Properties of Hafnium Silicate Gate Dielectrics Deposited Directly on Silicon", 74 Appl. Phys. Lett. 2854(1999)は、５ｎｍ厚のＨｆ6Ｓｉ29Ｏ65（Ｈｆ0.37ＳＩ1.78Ｏ4）層のシリケート誘電体上の金の電極と共にシリコン上に（５ｘ１０-6mTorrの圧力及び５００℃の基板温度で）スパッタリング堆積することによって形成されたハフニウムシリケート(hafnium silicate)誘電体を有するキャパシタに関する測定値を開示している。このようなキャパシタは、低いリーク電流、熱安定性、約１１の実効誘電率、及び１０ＭＶ/ｃｍの破壊フィールドを示した。
【０００４】
シリコン集積回路に対する増大した性能への他のアプローチは、ＰＭＯＳに対する高いホール移動度(mobility)を達成し、さらに、へテロ接合のバイポーラトランジスタ（ＨＢＴｓ）を設けるために、シリコン基板上にＳｉXＧｅ1-X層を用いている。Sharama他による、"Properties of Gate Quality Silicon Dioxide Films Deposited on Si-Ge Using Remote Plasma-Enhanced Chemical Vapor Deposition", 17 JVST B 460 (2000)は、厚さが２０-４０ｎｍで、ｘが０.８５-０.９の範囲にあるＳｉXＧｅ1-X層上に二酸化シリコンの誘電体を有するキャパシタに関する測定値を記載している。同様に、Ngai他による、"Electrical Properties of ZrO2 Gate Dielectric on SiGe, 76 Appl. Phy. Lett. 502 (2000)は、シリコン上のＳｉ0.85Ｇｅ0.15の厚さが４０ｎｍの層上の３-８ｎｍ厚のＺｒＯ２を有するキャパシタに関する測定を示している。
【０００５】
しかし、これらの誘電体は、誘電体とＳｉＧｅの境界に形成される界面層を伴う問題を有している。
【０００６】
他のＳｉＧｅのアプローチは、ＳｉＯ2のゲート誘電体を形成するためにＳｉＧｅ上に薄いバッファＳｉ層を堆積しているが、これらのアプローチは、ＳｉＧｅが移動度を増大すると言う充分な利点を達成しない.
【０００７】
【発明の概要】
本発明は、バッファ層のないＳｉＧｅ及びＳｉ面に対する金属シリケートまたはシリケート−ゲルマネート(silicate-germanate)誘電体による集積回路の製造を提供する。
【０００８】
これにより、簡単な処理でＣＭＯＳ集積回路の向上した性能を有する利点がある。
【０００９】
【発明の実施の形態】
１．概要
好適な実施の形態の集積回路及び構造は、メタルシリケートまたはメタルゲルマネートの特別な場合を含むメタル・シリケート−ゲルマネートから作られたゲート誘電体を有するＳｉＧｅ面を有する。例として、ハフニウム・シリケート−ゲルマネート、ジルコニウム・シリケート−ゲルマネート、ランタニウム・シリケート−ゲルマネート等を含む。これらのシリケート−ゲルマネートは、ＳｉＧｅで熱力学的に安定している。
【００１０】
さらに好適な実施の形態は、Ｇｅ又はＳｉ基板上にこれらのシリケート-ゲルマネートを有し、又絶縁誘電体の少なくとも一部としてシリケート-ゲルマネートの使用を含んでいる。
【００１１】
これらの好適な構造の各々は、ＣＭＯＳ又はＢｉＣＭＯＳ集積回路における異なる構造と組合せて使用することができる。例えば、ＰＭＯＳに対してＳｉＧｅ面を、またＮＭＯＳに対してＳｉ面を有するＣＭＯＳ、及びＰＭＯＳとＮＭＯＳの双方に対して共通のハフニウム・シリケート-ゲルマネート誘電体である。
【００１２】
他の好適な実施の形態は、増大した熱力学の安定性のためのゲート誘電体として、Ｓｉ及び/又はＧｅをメタル・アルミネートを組み込むことができる。
【００１３】
２．ＳｉＧｅプラスＳｉ上のシリケートのゲート誘電体のＣＭＯＳの好適な実施の形態
図１ａ-図１ｅは、ハフニウム・シリケートのゲート誘電体、ポリシリコンゲート、及びＳｉチャネル領域のＮＭＯＳと共にＳｉＧｅチャネル領域のＰＭＯＳを有する電界効果トランジスタ（例えば、ＣＭＯＳ又はＢｉＣＭＯＳ）を含む集積回路のための第１の好適な実施の形態の製造方法のステップを縦断面の形状で示す。この好適な実施の形態は、以下のステップを含む。
【００１４】
（１）基板
<１００>のオリエンテーションを有するｐ型シリコン（又はsilicon-on-insulator (SOI):絶縁体上のシリコン）で開始し、パッド酸化物の成長による薄いトレンチ絶縁、窒化物の堆積、トレンチパターン、窒化物-酸化物-シリコン・トレンチのエッチング（トレンチの深さは３００ｎｍとすることができる）、トレンチ表面の酸化、ブランケットＡＰＣＶＤ酸化物の堆積による充填、エッチバック又はＣＭＰ平坦化、及びパッド酸化物を除く窒化物のストリップを形成する。図１ａは、ＮＭＯＳとＰＭＯＳトランジスタの製造のためのトレンチ絶縁及び配置を示す基板の縦断面図である。
【００１５】
次に、ＰＭＯＳ領域からパッド酸化物を取り除き、ＰＭＯＳ領域におけるシリコン表面上に３０ｎｍの厚さまでＳｉ0.85Ｇｅ0.15の選択性エピタキシャル成長のためマスク酸化物として残りのパッド酸化物（及びトレンチ絶縁）を使用する。この層は、圧縮性の歪を受けるが、その厚さのために安定である。図１ｂを参照されたい。
【００１６】
その後、ｎ-及びｐ-型ウエル（さらに、任意に、メモリセルアレイのウエルおよびバイポーラデバイスの埋め込み層）を形成するために多数のマスクされたドーパントイオン注入を行ない、更に、チャネル停止領域、パンチスルー防止領域、及びスレッショルド調整領域を形成する。イオン注入のドーズ量及び深さは、周辺トランジスタと比較して、メモリセルアレイのトランジスタに対しては異なっていることに留意すべきである。又、同じ型の高電圧及び低電圧のトランジスタの双方が形成され、異なるイオンドーズ量および深さを有することができる。急速熱アニール（例えば、１０５０℃で３０秒間）が行なわれ、注入されたドーパント（例えば、ホウ素及びリン）を拡散する。
【００１７】
（２）ゲート誘電体の堆積
緩衝材で処理されたＨＦ溶液でＮＭＯＳ領域から残りのパッド酸化物を取り除き、洗浄及び乾燥を行なう。これにより、ＮＭＯＳ及びＰＭＯＳトランジスタのそれぞれに対してその位置にあるＳｉ及びＳｉＧｅを露出する。ヘテロ接合バイポーラトランジスタ（ＨＢＴｓ）は、ベース及び堆積されたポリシリコンのエミッタとしてＳｉＧｅを有するＳｉＧｅ領域にある。
【００１８】
次に、例えば、スパッタリング又はＬＰＣＶＤによってＨｆXＳｉYＯ4の７ｎｍ厚のゲート誘電体層を堆積する。図１ｃを参照されたい。スパッタリングはＨｆＯ2とＳｉＯ2のターゲットを使用し、ソースターゲットの組成及び堆積条件によって容易に制御されるＨｆとＳｉの比及び酸素含有量でシリケート誘電体層を形成する。誘電体の組成は、ＣＭＯＳデバイスに対するチャネルにおける高いキャリヤの移動度を有するＳｉＧｅとＳｉとの境界を生じるように制御される。特に、ＳｉＧｅ境界における酸化を防止するために過剰な酸素を避ける。Ｈｆの少ない誘電体は結晶化を妨げ、その結果、誘電体はアモルファスになり、殆どリークしない。実際に、組成が、例えば、ＨｆＯ2又はＨｆＳｉＯ4（ＨｆＯ2+ＳｉＯ2）のようなフェーズに近づけば近づく程、誘電体は結晶化し、結晶粒界に沿ってリークを示すようになる。好適な実施の形態は、このような結晶化、例えば、豊富なＳｉＯ２を避けるフェーズスペースにポイントを得ようとする。しかし、アモルファス性を保つことと結晶が増大する充分高い誘電率を得ることの間にはトレードオフがある。実際に、ＨｆＯ2の誘電率は約２５であり、ＳｉＯ2のそれは約４であるので、ＨｆXＳｉ2-XＯ4の誘電率に対するリニアな補間近似は４＋１１ｘである。しかし、測定された誘電率は、多分、金属濃度が増加するにしたがって、ボンディングが変化するために、このリニアな近似より大きいようである。したがって、少なくとも１０の誘電率を持つために、Ｈｆの含有量は陽イオン（カチオン）の少なくともおよそ２５％（即ち、ｘ＞０.５）になる必要があるが、容易な結晶化を避けるために、Ｈｆの含有量はカチオンの５０％より非常に少ない（即ち、ｘ≪１）必要がある。
【００１９】
いろいろな組成範囲が異なる応用に適している。例えば、０.６＜ｘ＜０.７は良好なトレードオフであり、０.３＜ｘ＜０.６はリークが少ないが、低い誘電率を有する。一方、０.７＜ｘ＜０.８は、誘電率が高いが悪いリークを有する。さらに、ＨｆXＳｉ2-XＯ4の酸素不足は、酸素アニールによって解消することができる。
【００２０】
約１４の実効誘電率の場合、７ｎｍ厚のシリケートのゲート誘電体は、２ｎｍの等価な二酸化シリコンの厚さを有するが、このような薄い二酸化シリコンのゲート誘電体のリーク（トンネル）電流を有しない。
【００２１】
シリケート誘電体のＬＰＣＶＤ形成は、１０Ｐａ（７５mTorr）から３０００Ｐａ（２２．５Torr）のトータル圧力及び３００℃から７００℃の範囲の基板温度で、Ｓｉに対する先駆物質としてＳｉＨ4を有し、酸素に対してＮ2Ｏ、Ｈｆに対してＨｆ（ＣＨ3）4を有する。酸素源とハフニウム・シリコン源の比は、本質的に完全な酸素及び最小のＨｆ−Ｓｉボンディングを保証する必要がある。ハフニウム源とシリコン源の比は、結果の誘電体におけるＨｆ−Ｓｉの比を決定する。
【００２２】
先駆物質は表面で本質的に反応し、全体の反応は、
SiH4＋Hf(CH3)4＋２０N2O→HfSiO4＋４CO2＋８H2O＋２０N2
に近似することができる。著しく酸化している堆積の場合、ＳｉＧｅ表面におけるＳｉは優先的に酸化し、粗い境界にＧｅを残す。
【００２３】
他のＨｆの先駆物質、例えば、ビス−２,４ペンタジオン・ハフニウム(bis-2,4 pentadione hafnium)、ＴＤＭＡＨ(tetrakis-dimethylamino hafnimu:テトラキス−ジメチルアミノ・ハフニウム)又はＨｆＣｌ4を、Ｈｆ（ＣＨ3）4の代わりに用いることができる。実際に、Ｈｆ及びＳｉの双方を含む先駆物質、例えばＨｆシロキサン(Hf siloxane)を用いることができる。
【００２４】
他の好適な実施の形態であるシリケート誘電体は、ＺｒxＳｉyＯ4及びＬａxＳｉyＯ4、及びＭ−ＯボンディングがＳｉ−Ｏボンディングより強い場合の他の金属シリケートＭxＳｉyＯ4を含み、Ｓｉ及びＳｉＧｅ表面上の安定性を保証する。再び、シリケート誘電体の組成は、結晶化を阻止するために化学量論的シリケートを避けるべきであり、したがって金属部分ｘは前述のような範囲にあるべきである。
【００２５】
（３）ゲート材料の堆積
シリケートゲート誘電体上に３００ｎｍ厚のアモルファスシリコン（ポリシリコン）のゲート材料層を堆積する。シランを有する低温のＬＰＣＶＤが熱バジェットを低く保ち、シリケート誘電体の結晶化を妨げる。また、固有抵抗を減少する金属又はシリサイドのキャップ層をシリコン層の上に堆積することができる。
（４）ゲートパターニング
ゲート及びゲートレベルの相互接続（配線）を規定するためにホトレジストをスピンオンし、露光し、且つ現像する。その後、エッチングのマスクとしてのホトレジストによって、アモルファスシリコン（ポリシリコン）を異方性のプラズマエッチングして、ゲート及びゲートレベルの相互接続を形成する。このエッチングは、酸化物と窒素物、及びシリケート誘電体に非常に感度のよいＨＢｒプラス酸素プラズマである。ゲートは、１００−１５０ｎｍオーダの長さ（ライン幅）を有している。
【００２６】
（５）軽くドープしたドレイン
シリケート誘電体によって、及びＮＭＯＳとＰＭＯＳ領域に対してうまくマスキングする非臨界的なホトレジストでゲートに整列され、軽くドープされたドレイン（ＬＬＤ）のイオン注入を行なう。選択的に、イオン注入する前に、低温酸素プラズマでアモルファスシリコンゲートの側壁上に薄い保護酸化物を成長させる。さらに、Ｓｉ又はＳｉＧｅ基板へのＨｆのノックオンを制限するために、イオン注入する前に露出したシリケート誘電体を選択的に薄くする（又は取り除く）。２００℃の基板温度でＣＦx＋Ｃｌ2によるプラズマエッチングがＨｆＣｌ4＋ＳｉＦ4＋ＣＯ2プラス関連した化合物としてのシリケート誘電体を主にガス化する。代わりに、ウエットエッチングを用いることができる。
（６）側壁スペーサ
窒化シリコン（又は、他の便利な誘電体）のコンフォーマルな堆積、続いて異方性エッチングを行なうことによってゲート（及びゲートレベルの相互接続）上に側壁スペーサを形成する。異方性エッチングは、フッ素プラス不活性ガスの、及び酸化物に選択性があるプラズマである。
【００２７】
（７）ソース/ドレイン
（薄くされるか、又は取り除かれた）シリケート誘電体をとおして、及びＮＭＯＳとＰＭＯＳ領域に対して非臨界的なマスキングを有するゲートプラス側壁スペーサに整列され、軽くドープされたソース/ドレインのイオン注入を行なう。露出したシリケート誘電体を取り除いた後に続くバリエーションは、自己整合されたシリサイド化であり、ゲートの上部及びソース/ドレインの双方の上にシリサイドを形成する。このシリサイド化は、ブランケット金属（Ｔｉ又はＣｏ又はＮｉ）堆積、続いて下にあるシリコンとの反応、その後、反応しない金属（又は窒素雰囲気においてＴｉのシリサイド化の場合ではＴｉＮ）の除去によって行なわれる。
（８）ＰＭＤ及び相互接続レベル
ゲート及びゲートレベルの相互接続（例えば、リフローされたＢＰＳＧ、又はモービルゲッタラー(mobile getterers)を含むコンフォーマルな、平坦化された層のスタック）上に平坦化されたプリメタル誘電体を形成する。この平坦化はＣＭＰ又はエッチバックによって行なわれる。その後、ソース/ドレイン及びゲート/相互接続へのコンタクトのためＰＭＤ層プラス下にあるシリケート誘電体（もし、あれば）を通してビアをホトリソグラフィ的に画定し、エッチングする。その後、導電性材料（例えば、ＴｉＮ、Ｗ、ポリシリコン、バリア層プラス充填など）のブランケット堆積によって、ビアを導電性プラグで充填する。
【００２８】
その後、上部に相互接続層を形成し、不動態化及びパッキングによって集積回路を完成する。
代替として、相互接続及びビアの形成のために二重ダマシンを用いることを含む。
【００２９】
３．ＳｉＧｅ及びＳｉ上のシリケート−ゲルマネートのゲート誘電体の好適な実施の形態
第２の好適な実施の形態は、第１の好適な実施の形態のステップをたどるが、シリケートのゲート誘電体をシリケート−ゲルマネートのゲート誘電体で置き換える。特に、ステップ（２）において、スパッタリング又はＬＰＣＶＤによって再びＨｆXＧｅWＳｉZＯ4を約７ｎｍの厚さまで堆積する。スパッタリングターゲットは、ＨｆＯ2、ＧｅＯ2およびＳｉＯ2の混合物であるか、または酸素−アルゴン（例えば、５０％−５０％）プラズマにおいて反応性スパッタリングされるＨｆＳｉ2プラスＳｉＧｅ合金のようなシリサイドであってもよい。実際にシリサイドを有するスパッタリングは、境界におけるシリサイドを堆積するために、初期のアルゴンプラズマを可能にし、続いて、プラズマへの酸素の追加及びシリケートの形成を可能にする。ＬＰＣＶＤの先駆物質は、ＧｅＨ4、ＳｉＨ4、Ｎ2Ｏ、及びＨｆ（ＣＨ3）4または第１の好適な実施の形態の先駆物質の他の類似物である。ソースにおけるＧｅとＳｉの比、及び堆積条件は結果の誘電体組成を決定する。ＳｉＧｅとほぼ同じシリコンとゲルマニウムの比を有するシリケート−ゲルマネートでＳｉＧｅへの堆積は、誘電体と基板の間のＳｉ又はＧｅの交換反応を妨げる。再度、好適な実施の形態は、高誘電率とアモルファスのリークの制御の間で妥協（トレードオフ）を求める。Ｈｆの少ないシリケート−ゲルマネートは結晶化を妨げ、その結果、誘電体はアモルファスになる。実際に、第１の好適な実施の形態のＨｆXＳｉYＯ4に類似して、０.４から０.８の範囲にあるｘを有するＨｆXＧｅWＳｉZＯ4は、充分高い誘電率プラス充分高い結晶化へのバリアを生じる。且つ、およそ１５と８５のｗとｚの比は、ＳｉＧｅＰＭＯＳ領域におけるＧｅとＳｉの比に一致する。したがって、第２の好適な実施の形態は、例えば、ＰＭＯＳに対してＳｉ0.85Ｇｅ0.15領域及びＮＭＯＳに対してＳｉを有するＣＭＯＳに対するＨｆ0.6Ｇｅ0.2Ｓｉ1.2Ｏ4のようなゲート誘電体を提供する。
【００３０】
図２の台形の領域は、（１）最小の金属含有による充分高い誘電率、（２）アモルファス化による充分低いリーク、及び（３）Ｓｉ/Ｇｅによる堆積中の境界の安定性を示している。
【００３１】
第１の好適な実施の形態の場合のように、ＬＰＣＶＤの先駆物質は、表面で本質的に反応し、全体の反応は、
GeH4＋６SiH4＋３Hf(CH3)4＋７６N2O→
５Hf0.6Ge0.2Si1.2O4＋１２CO2＋３２H2O＋７６N2
に近似する。
【００３２】
シリケート−ゲルマネートは、ＰＭＯＳ領域におけるＳｉＧｅ表面とほぼ同じＧｅとＳｉの比を有しており、この組成は境界層の形成を阻止する。実際に、過度に酸化している堆積の場合、シリコンは優先的に酸化し、表面にＧｅを残す。
【００３３】
第１の好適な実施の形態の先駆物質に類似の他のＬＰＣＶＤの先駆物質を用いることができる。
【００３４】
４．Ｇｅ上のシリケート−ゲルマネートのゲート誘電体の好適な実施の形態
第３の実施の形態は、第２の実施の形態をたどるが、ＰＭＯＳとＮＭＯＳ領域の双方においてＧｅ表面に適用する。シリケート−ゲルマネートのゲート誘電体は、Ｇｅ上で安定する。実際に、ゲート誘電体におけるシリコンとゲルマニウムの比は、第２の実施の形態におけるように下にある基板のシリコンによって束縛されない。従って、結晶化することなく充分高い誘電率を保証するために、[０.３、０.８]のような範囲に制限されたｘを有するＨｆXＧｅWＳｉZＯ4をスパッタリング堆積する。実際に、第３の好適な実施の形態は、Ｇｅ表面上に、例えばＨｆ0.7Ｇｅ1.3Ｏ4のような化合物の誘電体を提供する。同様に、Ｈｆに対して置き換えられたＺｒ、又は両方の混合物が代替の誘電体を提供する。
【００３５】
５．シリケート−ゲルマネート絶縁誘電体の好適な実施の形態
他の好適な実施の形態は先の好適な実施の形態のステップをたどるが、シリケート−ゲルマネート誘電体でステップ(１)におけるトレンチ絶縁の充填の少なくとも一部を置き換える。もし、トレンチがＧｅ層のＳｉＧｅにおいて、或いはＳｉＧｅを通して行われ、Ｇｅに伴う境界問題が制限されるなら、これは最良である。さらに、水素による不動態化がＳｉとＧｅの双方に適用する。
【００３６】
６．ディスポーザブルゲートの好適な実施の形態
図３ａ−図３ｆは、図１ａ−図１ｄと類似であり、ダミーゲート酸化物を用いるディスポーザブルゲート(disposable gate)のプロセスを示す。特に、ディスポーザブルゲートの好適な実施の形態は、以下のプロセスを行なう。
（１）基板
第１の好適な実施の形態におけると同じトレンチ絶縁及びＳｉＧｅエピタキシーで開始する。図１ａ−図１ｂと同じである図３ａ−３ｂを参照されたい。
（２）ダミーゲート誘電体
ダミーゲート誘電体として二酸化シリコンの薄い（例えば、３０ｎｍ）層を堆積する。図３ｃを参照されたい。
（３）ダミーゲート
ダミー（ディスポーザブル）ゲートを形成するために、ポリシリコンを堆積し、それをパターン化する。その後、ソース／ドレインにイオン注入する。図３ｄを参照されたい。
（４）ＰＭＤ
プリメタルレベル誘電体（premetal level dielectric:ＰＭＤ）を堆積し、平坦化する。ＰＤＭは、例えば、拡散のための第１の薄いコンフォーマルな二酸化シリコン、その後に、低誘電率のためのフッ化二酸化シリコンが続き、最後に、ゲッタリングのための上部のドープされたシリカ層（例えば、ＢＰＳＧ）の多層である。エッチバック又は化学機械的研磨（ポリッシング）後に、ＰＭＤは、ポリシリコンのダミーゲートを露出するために充分薄くされる。その後、ダミーゲートは選択的にエッチング除去される。図３ｅを参照されたい。
（５）ゲート誘電体
ダミーゲートの除去によって残された開口の底部に露出されたダミーゲート酸化物をエッチング除去する。このエッチングは、ＰＭＤ層の上部の幾らかを除去するかもしれないが、ダミーゲート酸化物は３０ｎｍの厚さであるから、このエッチングは短くする。その後、スパッタリング又はＬＰＣＶＤによって、ＨｆXＧｅWＳｉZＯ4のゲート誘電体を１０ｎｍの厚さに堆積する。図３ｆを参照されたい。
（６）ゲートの形成
ＰＭＤにおける開口（ダミーゲートの位置）を充填し、ＰＭＤを２００ｎｍの厚さに覆うために、ゲート金属（例えば、ＴｉＮ）を堆積する。その後、Ｔ形ゲートを形成するために、金属をパターン化する。図３ｇを参照されたい。
【００３７】
リプレース面とゲートアプローチに関連する低温度／熱バジェットはアモルファスか及び安定性の非常に大きな不動態化を生じる。これにより、より金属の豊富な誘電体の組成、それによる高誘電率を可能にする。実際に、図４の台形領域は、誘電体に対する金属の豊富な割合の領域を示す。ＨｆＯ2の結晶化を避けるために、Ｈｆの上限はおよそ０.８であり、ＨｆＳｉＯ4の結晶化を避けるために、下限はおよそ０.６である。
（７）変更
好適な実施の形態は、Ｓｉ及び／又はＳｉＧｅ基板上のシリケート及び／又はシリケート−ゲルマネートのゲート誘電体の１つまたはそれ以上の特徴を残しながら、いろいろ変更することができる。
【００３８】
例えば、ＨｆはＺｒ（又はアモルファス化をさらに進めるためにＨｆとＺｒの混合物）で置き換えることができる。図２と図４のＨｆと結ぶラインを有するいろいろなＳｉＧｅ組成物、例えば、Ｓｉ0.7Ｇｅ0.3はＧｅコーナーに向かって動かされる。層の厚さを含む寸法が変えられる。
【００３９】
以上の記載に関連して、以下の各項を開示する。
（１）集積回路であって、
（ａ）ＭXＧｅWＳｉZＯ4ゲート誘電体を有するＭＯＳデバイス、ただしＭは、Ｈｆ、Ｚｒ、及びその混合物からなるグループから得られ、及び
（ｂ）前記デバイス間の相互接続、
を有する集積回路。
（２）（ａ）前記ＭＯＳデバイスはＳｉ−Ｇｅチャネル領域を有するＰＭＯＳデバイスを含み、且つ（ｂ）前記ＭＯＳデバイスはＳｉチャネル領域を有するＮＭＯＳデバイスを含むことを特徴とする前記（１）に記載の集積回路。
（３）前記ゲート誘電体は、Ｍ＝Ｈｆを有し、図２の台形によって規定されたＨｆ−Ｇｅ−Ｓｉの割合を有することを特徴とする前記（１）に記載の集積回路。
（４）前記ゲート誘電体は、Ｍ＝Ｈｆを有し、図４の台形によって規定されたＨｆ−Ｇｅ−Ｓｉの割合を有することを特徴とする前記（１）に記載の集積回路。
（５）更に、Ｓｉ−Ｇｅのベース金属と共にＳｉのエミッタ材料を有するバイポーラデバイスを有することを特徴とする前記（１）に記載の集積回路。
（６）集積回路の製造方法であって、
（ａ）基板に第１のシリコン表面領域及び第２のシリコン−ゲルマニウム表面領域を設けるステップと、
（ｂ）前記第１の表面領域と第２の表面領域上に金属シリケートのゲート誘電体の層を形成するステップと、
（ｃ）前記ゲート誘電体の層上にゲートを形成するステップと、
を有することを特徴とする方法。
（７）（ａ）前記金属シリケートのゲート誘電体はＨｆXＳｉYＯ4を含むことを特徴とする前記（６）に記載の方法。
（８）集積回路の製造方法であって、
（ａ）基板に第１のシリコン表面領域及び第２のシリコン−ゲルマニウム表面領域を設けるステップと、
（ｂ）前記第１の表面領域と第２の表面領域上にメタル・シリケート・ゲルマネートのゲート誘電体の層を形成するステップと、
（ｃ）前記ゲート誘電体の層上にゲートを形成するステップと、
を有することを特徴とする方法。
（９）（ａ）前記メタル・シリケート・ゲルマネートのゲート誘電体はＨｆXＳｉYＧｅZＯ4を含むことを特徴とする前記（８）に記載の方法。
（10）ＳｉＧｅＰＭＯＳ領域及びＳｉＮＭＯＳ領域上にシリケート−ゲルマネートのゲート誘電体を有するＣＭＯＳ及びＢｉＣＭＯＳ、プラスＳｉ−ＳｉＧｅのエミッターベース接合を有するＨＢＴ。
【図面の簡単な説明】
【図１ａ】第１の好適な実施の形態におけるステップの縦断面図である。
【図１ｂ】第１の好適な実施の形態におけるステップの縦断面図である。
【図１ｃ】第１の好適な実施の形態におけるステップの縦断面図である。
【図１ｄ】第１の好適な実施の形態におけるステップの縦断面図である。
【図１ｅ】第１の好適な実施の形態におけるステップの縦断面図である。
【図２】組成のダイアグラムである。
【図３ａ】処理できるゲートの好適な実施の形態の製造方法におけるステップの縦断面図である。
【図３ｂ】処理できるゲートの好適な実施の形態の製造方法におけるステップの縦断面図である。
【図３ｃ】処理できるゲートの好適な実施の形態の製造方法におけるステップの縦断面図である。
【図３ｄ】処理できるゲートの好適な実施の形態の製造方法におけるステップの縦断面図である。
【図３ｅ】処理できるゲートの好適な実施の形態の製造方法におけるステップの縦断面図である。
【図３ｆ】処理できるゲートの好適な実施の形態の製造方法におけるステップの縦断面図である。
【図３ｇ】処理できるゲートの好適な実施の形態の製造方法におけるステップの縦断面図である。
【図４】組成のダイアグラムである。

Claims (2)

  1. 集積回路であって、
    （ａ）Ｓｉ−Ｇｅチャネル領域上にＭXＧｅWＳｉZＯ4ゲート誘電体の層を有するＰＭＯＳデバイスと、
    （ｂ）Ｓｉチャネル領域上にＭXＧｅWＳｉZＯ4ゲート誘電体の層を有するＮＭＯＳデバイスと、
    但し、前記（ａ）、（ｂ）において、Ｍは、Ｈｆ、Ｚｒ、及びその混合物からなるグループから選択され、及び
    （ｃ）前記ＰＭＯＳ及びＮＭＯＳデバイス間の相互接続と、
    を有する集積回路。
  2. 集積回路の製造方法であって、
    （ａ）基板にＳｉ−Ｇｅ表面領域及びＳｉ表面領域を設けるステップと、
    （ｂ）前記Ｓｉ−Ｇｅ表面領域及びＳｉ表面領域上にＭXＧｅWＳｉZＯ4ゲート誘電体の層を形成するステップと、
    但し、Ｍは、Ｈｆ、Ｚｒ、及びその混合物からなるグループから選択され、
    （ｃ）前記ＭXＧｅWＳｉZＯ4ゲート誘電体の層の上にゲートを形成して、前記Ｓｉ−Ｇｅ表面領域にＰＭＯＳデバイス及び前記Ｓｉ表面領域にＮＭＯＳデバイスをそれぞれ形成するステップと、
    （ｄ）前記ＰＭＯＳデバイス及びＮＭＯＳデバイス間に相互接続を形成するステップと、
    を有することを特徴とする方法。
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