JP4021593B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP4021593B2 JP4021593B2 JP26555199A JP26555199A JP4021593B2 JP 4021593 B2 JP4021593 B2 JP 4021593B2 JP 26555199 A JP26555199 A JP 26555199A JP 26555199 A JP26555199 A JP 26555199A JP 4021593 B2 JP4021593 B2 JP 4021593B2
- Authority
- JP
- Japan
- Prior art keywords
- single crystal
- film
- substrate
- interface layer
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係わり、特に単結晶半導体基板と多結晶半導体膜とが接続した構造を有する半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
DRAMに代表される半導体集積回路の高集積化・微細化に伴い、素子面積は世代毎に縮小されている。メモリセルが1つのトランジスタと1つのキャパシタで構成されたDRAMにおいて、素子面積の縮小化は、情報を記憶するキャパシタの面積の縮小を招き、情報の記憶機能を損なうことになる。
【0003】
そこで、DRAMでは、高集積化・微細化によって情報記憶機能が損なわれないように、十分なキャパシタ容量を確保するための様々な工夫がなされている。その一つとして、キャパシタを立体構造にすること、すなわちトレンチキャパシタやスタックトキャパシタの採用があげられる。
【0004】
トレンチキャパシタとしては、基板プレート型と呼ばれる構造のものが64MDRAM以降の主流になっている。基板プレート型のトレンチキャパシタを用いたメモリセルにおいて重要なことは、キャパシタのストレージノード電極(トレンチに埋め込まれた電極)とトランジスタのソース/ドレイン拡散層との接続部をどのような構造にするかということである。
【0005】
その一つとして、埋込みストラップ(Buried Strap)構造が知られている。図11に、埋込みストラップ構造を有するDRAMメモリセルの断面図を示す。図中、80は単結晶シリコン基板、81はプレート電極、82はキャパシタ絶縁膜、83はカラー酸化膜、841 ,842 はストレージノード電極、85は埋込みストラップ(多結晶シリコン膜)、86,87はソース/ドレイン拡散層、88はゲート絶縁膜、89はゲート電極、90はSTI(Shallow Trench Isolation)のための素子分離絶縁膜をそれぞれ示している。
【0006】
この種のメモリセルでは、ソース/ドレイン拡散層86とストレージノード電極84との電気的接続を埋込みストラップ85によって行う。この埋込みストラップ85は、マスクを用いたフォトリソグラフィ工程を使わずに自己整合的に形成できるという利点がある。さらに、埋込みストラップ85の形成による面積増加が無いという利点もある。
【0007】
ところで、この種のメモリセルにおいては、以下のようなプロセス上の問題があった。
【0008】
ソース/ドレイン拡散層86となる領域の単結晶シリコン基板80と埋込みストラップ85との界面に自然酸化膜等の酸化膜が無い場合、すなわち界面が非常にきれいな場合には、高温を伴う後工程で、例えば素子分離絶縁膜90の形成工程で、トレンチの側面から埋込みストラップ85に向かってエピタキシャル成長が起きる。
【0009】
具体的には、図12に示すように、楔状のエピタキシャル領域91が埋込みストラップ85中に形成される。その結果、局所的な機械的ストレスが発生し、転移92が基板中に発生する。転移92は、接合リーク電流の増大を招き、DRAMのデータ保持特性を劣化させる。
【0010】
本発明者らは、上述した問題を解決するには、図13に示すように、界面に酸化膜または窒化膜93を形成することによって、エピタキシャル成長を抑制することを考えた。
【0011】
酸化膜または窒化膜93は絶縁体であるため、その膜厚を非常に薄くなるように正確に制御する必要がある。しかし、このような制御は困難であるため、界面に酸化膜または窒化膜93を形成すると、埋込みストラップ85とソース/ドレイン拡散層86との間のコンタクト抵抗が大きくなったり、あるいはメモリセル間のコンタクト抵抗のばらつきが大きくなる。これはデータの読出し特性のばらつきとしてデバイスに悪影響を与える。
【0012】
【発明が解決しようとする課題】
上述の如く、従来の埋込みストラップ構造を有するメモリセルは、トレンチの側面と埋込みストラップとの間の界面に自然酸化膜が無く非常にきれいな場合には、埋込みストラップ形成後の高温を伴う後工程で、トレンチの側面から埋込みストラップに向かってエピタキシャル成長が生じ、基板中に転移が発生するために、データ保持特性が悪化するという問題があった。
【0013】
また、このような問題を解決するために、界面に薄い酸化膜を形成することが考えられるが、膜厚を薄く制御することは困難であるため、界面に形成した酸化膜によって、埋込みストラップとソース/ドレイン拡散層との間のコンタクト抵抗が大きくなったり、メモリセル間のコンタクト抵抗のばらつきが大きくなるという問題があった。
【0014】
本発明は、以上述べたプロセス中における転移の発生およびコンタクト抵抗の増加を防止できる、単結晶半導体基板上に多結晶半導体膜が形成された構造を有する半導体装置およびその製造法を提供することを目的とする。
【0015】
【課題を解決するための手段】
本発明に係る半導体装置は、単結晶シリコン基板と、前記単結晶シリコン基板上に形成された多結晶シリコン膜と、前記単結晶シリコン基板と前記多結晶シリコン膜との間に形成され、かつN/Si比が1.24以下のシリコン窒化層からなる導電性を有する界面層とを備え、前記単結晶シリコン基板の表面には溝が形成され、前記多結晶シリコン膜は前記溝内に形成され、前記界面層は前記溝の側面と前記多結晶シリコン膜との間に形成されていることを特徴とする。
【0016】
また、本発明に係る半導体装置の製造方法は、単結晶半導体基板の構成材料とは異なる物質を原料として用いたCVD法によって、前記単結晶半導体基板上に導電性を有する界面層を堆積する工程と、前記界面層の構成材料とは異なる物質からなり、かつ前記界面層を介して前記単結晶半導体基板と接続する多結晶半導体膜を形成する工程とを有し、前記原料はSi−Si結合およびSi−Cl結合を有する化合物を含むもの、前記CVD法はLPCVD法、前記界面層はシリコン窒化層であることを特徴とする。
【0017】
本発明に係る半導体装置の製造方法の好ましい形態は以下の通りである。単結晶半導体基板として単結晶シリコン基板、多結晶半導体膜として多結晶シリコン膜を用いた場合には、界面層としてシリコンカーバイト膜を用いる。このシリコンカーバイト層の膜厚は10nm以下とする。
【0018】
また、多結晶半導体層を溝内に形成する場合には、最初にアモルファス半導体層を溝内に形成し、次に熱処理によってアモルファス半導体層を多結晶シリコン膜に変える方法を採用しても良い。また、熱処理は後工程で行う熱処理で併用できるので、多結晶化のための熱処理工程を新たに追加する必要はなく、したがって工程数の増大はない。
【0019】
本発明によれば、単結晶半導体基板と多結晶半導体膜との間に界面層を設けることにより、多結晶半導体膜の形成後の高温を伴う後工程で、単結晶半導体基板から多結晶半導体膜へのエピタキシャル成長を抑制でき、基板中に転移が発生することを防止できる。また、界面層は導電性を有するものなので、単結晶半導体基板と多結晶半導体膜との間のコンタクト抵抗の増加を抑制できる。
【0020】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態(以下、実施形態という)を説明する。
【0021】
(第1の実施形態)
図1は、本発明の第1の実施形態に係るDRAMメモリセルを示す断面図である。
【0022】
このメモリセルは埋込みストラップ構造のキャパシタを有し、その特徴は、ソース/ドレイン拡散層17と埋込みストラップ11との間に界面層としてのSiC層10が形成されていることにある。
【0023】
なお、埋込みストラップ11と第2ストレージノード電極82 との界面にもSiC層3が形成されているが、これはプロセス上形成されたものであって、無くても良い。
【0024】
このような構成であれば、SiC層10によって、埋込みストラップ11の形成後の高温を伴う後工程で、トレンチ3の側面(単結晶シリコン)から埋込みストラップ11としての多結晶半導体膜へのエピタキシャル成長を抑制でき、基板中に転移が発生することを防止できる。したがって、転移の発生による接合リーク電流の増大によって、データ保持特性が劣化するという問題は起こらない。
【0025】
また、SiC層10は導電性を有するものなので、トレンチ3の側壁と第2ストレージノード電極82 との間のコンタクト抵抗の増加を抑制できる。コンタクト抵抗の増加を効果的に抑制する観点からは、SiC層10の厚さは10nm以下であることが好ましい。
【0026】
次に本実施形態のメモリセルの形成方法について説明する。図2〜図4に、その工程断面図を示す。
【0027】
まず、図2(a)に示すように、単結晶シリコン基板1上にシリコン酸化膜/シリコン窒化膜/シリコン酸化膜の3層構造のマスクパターン2を形成し、これをマスクにして単結晶シリコン基板1をRIE法にてエッチングすることによって、深いトレンチ3を形成する。
【0028】
次に図2(b)に示すように、トレンチ3の側面および底面を被覆するように不純物ドープ膜4を形成した後、トレンチ3内をその途中の深さまでフォトレジスト層5で埋め込む。
【0029】
不純物ドープ膜4としては、例えば砒素ガラス膜を用いる。また、フォトレジスト層5は以下のようにして形成する。すなわち、ポジ型のフォトレジストを全面に塗布し、次にトレンチ4の中央部よりも上の部分のフォトレジストだけを全面露光し、最後にフォトレジストを現像して、その上部だけを除去することによって形成することができる。
【0030】
次に図2(c)に示すように、フォトレジスト層5をマスクにして不純物ドープ膜4をエッチングして、フォトレジスト層5よりも上の部分のトレンチ3の側面を露出させる。この後、フォトレジスト層5を剥離する。
【0031】
次に図2(d)に示すように、不純物ドープ膜4中の不純物を基板中に拡散させて、不純物ドープ膜4の周囲の基板中にプレート電極6を形成する。この後、不純物ドープ膜4を除去する。
【0032】
次に図3(e)に示すように、非常に薄いシリコン窒化膜/シリコン酸化膜からなるキャパシタ絶縁膜7をトレンチ3の側面および底面を被覆するように全面に形成する。
【0033】
次に同図(e)に示すように、トレンチ3の内部を充填するように、第1ストレージノード電極となる高不純物濃度の第1n型多結晶シリコン膜81 を全面に堆積する。
【0034】
次に図3(f)に示すように、第1n型多結晶シリコン膜81 をRIEによってエッチバックして第1ストレージノード電極81 を形成した後、これをマスクにしてキャパシタ絶縁膜7をエッチングすることによって、第1ストレージノード電極81 より上の部分のトレンチ3の側面を露出させる。
【0035】
次に同図(f)に示すように、第1ストレージノード電極81 よりも上の部分のトレンチ3の側壁にカラー酸化膜(SiO2 膜)9をいわゆる側壁残しによって形成する。
【0036】
次に図3(g)に示すように、トレンチ3の内部を埋め込むように高不純物濃度の第2n型多結晶シリコン膜をLPCVD法によって堆積した後、これをエッチバックして第2n型多結晶シリコン膜からなる第2ストレージノード電極82 を形成する。このとき、トレンチ3の上部に未充填部分が残るようにエッチバックを行う。
【0037】
次に図3(h)に示すように、第2ストレージノード電極82 をマスクにしてカラー酸化膜9をエッチングすることによって、第2ストレージノード電極82 よりも上の部分のトレンチ3の側面を露出させる。
【0038】
次に図4(i)に示すように、LPCVD装置内でトレンチ3の側面および第2ストレージノード電極82 の表面にSiC層10を形成する。成膜条件は温度が750℃の高温、原料ガスが炭素を含んだガス例えばC2 H4 ガスである。このようにC2 H4 ガスをトレンチ3の側壁のシリコンと反応させることによって、トレンチ3の側壁にSiC層10を容易に形成することができる。
【0039】
次に図4(j)に示すように、同LPCVD装置内で埋込みストラップ11となる多結晶シリコン膜をトレンチ3の内部を埋め込むように全面に形成した後、トレンチ3の外部の余剰な多結晶シリコン膜をエッチバックにより除去することによって埋込みストラップ11を形成する。このとき、トレンチ3の開口面の少し下まで多結晶シリコン膜およびSiC層10を除去し、トレンチ3の上部に浅い未充填部分を残す。
【0040】
ここでは、同一のLPCVD装置によって、SiC層10と埋込みストラップ11を真空を破らずに連続的に形成したが、それぞれ別のLPCVD装置で形成しても良い。この場合、LPCVD装置間の移動は大気に晒さないで行うことが好ましい。
【0041】
また、埋込みストラップ11は、LPCVD装置を用いてアモルファスシリコン膜をトレンチ3の内部に埋込み形成し、このアモルファスシリコン膜を後工程の熱処理で多結晶シリコン膜に変えることによって形成しても良い。
【0042】
ここで、アモルファスシリコン膜は、500℃の成膜温度で形成することができるので、多結晶シリコン膜の場合(成膜温度650℃)に比べて、プロセス温度の低温化が可能となる。
【0043】
次に図4(k)に示すように、素子分離溝形成用のレジストパターン12を形成した後、これをマスクにして埋込みストラップ11、SiC層10、第2ストレージノード電極82 、カラー酸化膜9および単結晶シリコン基板1をRIEにてエッチングして、浅いトレンチ(素子分離溝)13を形成する。この後、レジストパターン11、マスクパターン2を除去する。
【0044】
次に図4(l)に示すように、絶縁膜の堆積およびCMPによる平坦化によって、素子分離溝13の内部に素子分離絶縁膜14を埋め込み形成する。
【0045】
素子分離絶縁膜14の形成には高温の工程が伴うが、SiC層10によって、トレンチ3の側面(単結晶シリコン)から埋込みストラップ(多結晶シリコン膜)11へのエピタキシャル成長が抑制され、基板中に転移が発生することを防止できる。したがって、転移の発生による接合リーク電流の増大によって、データ保持特性が劣化することを防止できる。
【0046】
最後に、周知の方法に従って、ゲート絶縁膜15、ゲート電極16、ソース/ドレイン拡散層17,18を形成して、図1に示したDRAMメモリセルが完成する。図には示していないが、ショートチャネル効果を抑制するために、浅く低不純物濃度の拡散層(エクステンション)を形成することが好ましい。
【0047】
ゲート電極16およびソース/ドレイン拡散層17,18の形成には高温の工程が伴うが、素子分離絶縁膜14の形成工程の場合と同様に、SiC層10によって基板中に転移が発生することを防止できるので、接合リーク電流の増大によるデータ保持特性の劣化を防止できる。
【0048】
(第2の実施形態)
図5は、本発明の第2の実施形態に係るDRAMメモリセルを示す断面図である。
【0049】
このメモリセルは埋込みストラップ構造のキャパシタを有し、その特徴は、埋込みストラップ28とソース/ドレイン拡散層34との間に界面層としてのSi過剰なシリコン窒化層28、すなわちSi/N比が1.24以下のシリコン窒化層28が形成されていることにある。
【0050】
なお、埋込みストラップ28と第2ストレージノード電極262 との界面、および埋込みストラップ28とカラー酸化膜27との界面にもSi過剰なシリコン窒化膜層28が形成されているが、これはプロセス上形成されたものであって、無くても良い。
【0051】
このような構成であれば、Si過剰なシリコン窒化層28によって、埋込みストラップ28の形成後の高温を伴う後工程で、トレンチ23の側面(単結晶シリコン)から埋込みストラップ28としての多結晶半導体膜へのエピタキシャル成長を抑制でき、基板中に転移が発生することを防止できる。したがって、転移の発生による接合リーク電流の増大によって、データ保持特性が劣化するという問題は起こらない。
【0052】
また、Si過剰なシリコン窒化層28は通常のシリコン窒化層(Si3 N4 層)に比べて抵抗が低いので、トレンチ23の側壁と第2ストレージノード電極262 との間のコンタクト抵抗の増加を抑制できる。
【0053】
次に本実施形態のDRAMメモリセルの製造方法について説明する。図6および図7に、その工程断面図を示す。本実施形態のDRAMメモリセルの製造方法の特徴は、制御性および被覆性に優れた成膜方法を用いて、700℃以下の低温で、Si過剰なシリコン窒化層を形成することにある。
【0054】
まず、図6(a)に示すように、第1の実施形態と同様に、単結晶シリコン基板21にマスクパターン22、トレンチ23、プレート電極24、キャパシタ絶縁膜25、第1ストレージノード電極(第1n型多結晶シリコン膜)261 、第1ストレージノード電極(第1n型多結晶シリコン膜)262 、カラー酸化膜27を形成する。
【0055】
次に図6(b)に示すように、制御性および被覆性に優れた成膜法であるLPCVD法によって、シリコン過剰なシリコン窒化層28を全面に形成する。
【0056】
ここで、成膜温度は450℃、原料はヘキサクロロジシラン(Si2 Cl6 )およびアンモニア、ガス流量比NH3 /HCDは1000/10SCCM、成膜圧力は1.4Torrである。
【0057】
本条件での成膜速度は0.6nm/min.である。また、Si過剰なシリコン窒化層28の厚さはその電気伝導度にもよるが、3nm程度以下が望ましい。シリコン窒化層28の伝導度を上げるためには、Si2 Cl6 (以下、HCDという)流量を増加させ、先述のガス流量比をより小さくすれば良い。
【0058】
上記方法により、単結晶シリコン基板21のトレンチ23の側壁および第2ストレージノード電極262 の表面にSi過剰なシリコン窒化層28を容易に制御性および被覆性良く形成することができる。シリコン窒化層28の塩素濃度を調べたところ、4×1020cm-3以上であった。すなわち、シリコン窒化層28の塩素濃度は従来のシリコン窒化層のそれよりも高かった。また、成膜温度が650℃以下であれば、塩素濃度は4×1020cm-3以上となることを確認した。
【0059】
なお、第2ストレージノード電極262 の表面のSi過剰なシリコン窒化層28は、本成膜方法とは別の成膜方法で形成しても良い。また、シリコン過剰なシリコン窒化層28の成膜温度を450℃とした理由は、トレンチ23の側壁とSi過剰なシリコン窒化層28との界面、およびトレンチ23の側壁と第2ストレージノード電極262 との界面に形成される自然酸化膜の膜厚をなるべく薄くするためである。Asの拡散を抑制するという目的のためだけなら、700℃以下の成膜温度で十分である。
【0060】
図8に、HCDを用いて成膜したシリコン窒化膜(本発明)のN/Si比と成膜温度との関係を示す。ガス流量比NH3 /HCDは全てのシリコン窒化膜で100である。参考のために、DCS(ジクロロシラン:SiH2 Cl2 )を用いて700℃で成膜したシリコン窒化膜(従来)のN/Si比も示してある。ガス流量比NH3 /HCDは10である。N/Si比は、湿式の化学分析により求めた値である。
【0061】
シリコン窒化膜(Si3 N4 膜)の化学量論組成(N/Si比)は1.33である。図から、HCDを用いることによって、化学量論組成が1.33よりも小さいシリコン窒化膜、すなわちSi過剰なシリコン窒化膜を形成できることが分かる。また、図から、成膜温度を下げるに従い、同一の流量比で、よりSi過剰なシリコン窒化膜を形成できることが分かる。さらに、図から、HCDを用いた場合には700℃でもSiリッチなシリコン窒化膜を形成できるが、DCSを用いた場合には、Siリッチなシリコン窒化膜を形成できないことが分かる。
【0062】
図9に、HCDを用いて成膜したシリコン窒化膜のリーク電流を調べた結果を示す。なお、図には、SiH2 Cl2 を用いて成膜したシリコン窒化膜のリーク電流を調べた結果も示してある。試料にはシリコン基板/シリコン窒化膜/タングステン電極を用い、この試料に電界Eをかけ、シリコン基板・タングステン電極間に流れる電流を測定することによってリーク電流を評価した。
【0063】
図から、HCDを用いた場合、成膜温度を下げることにより、リーク電流が2桁程度増加することが分かる。以上よりHCDでより容易にシリコン過剰で抵抗の小さいシリコン窒化膜を成膜することが可能である。
【0064】
次に図6(c)に示すように、通常のLPCVD法によって、トレンチ23の内部を埋め込むように、埋込みストラップとしての多結晶シリコン膜29を全面に形成する。ここで、HCDを用いて同一炉内でガスを切り替えることにより、シリコン窒化層28および多結晶シリコン膜29を連続で形成しても良い。
【0065】
次に図6(d)に示すように、トレンチ23の外部の余剰の多結晶シリコン膜29およびSi過剰なシリコン窒化層28をRIEにより除去することによって埋込みストラップを形成する。
【0066】
このとき、トレンチ23の上部に浅く未充填部分が残るように、多結晶シリコン膜29およびSi過剰なシリコン窒化層を除去する。ここでは、最初から多結晶シリコン膜(埋込みストラップ)を形成したが、LPCVD法によってアモルファスシリコン膜を形成し、その後アモルファスシリコン膜に熱熱処理を施すことによって、多結晶シリコン膜を形成しても良い。
【0067】
次に図7(e)に示すように、素子分離用のレジストパターン35を形成した後、これをマスクにしてSi過剰なシリコン窒化層28、埋込みストラップ29、第2ストレージノード電極262 、カラー酸化膜27および単結晶シリコン基板1をRIEにて加工して浅いトレンチ(素子分離溝)30を形成する。その後、マスクパターン22およびレジストパターン35を除去する。
【0068】
次に、図7(f)に示すように、絶縁膜の堆積およびCMPによる平坦化によって、浅い素子分離溝内に素子分離絶縁膜31を埋め込み形成する。
【0069】
素子分離絶縁膜31の形成には高温の工程が伴うが、Si過剰なシリコン窒化層28によって、トレンチの側壁(単結晶シリコン)から埋込みストラップ(多結晶シリコン膜)へのエピタキシャル成長が抑制され、基板中に転位が発生することを防止できる。したがって、転位の発生による接合リーク電流の増加によって、データ保持特性が劣化することを防ぐことができる。
【0070】
最後に、周知の方法によって、ゲート絶縁膜32、ゲート電極33、ソース/ドレイン拡散層34を形成して、図5に示したDRAMメモリセルが完成する。図には示していないが、ショートチャネル効果を抑制するために、浅く低不純物濃度の拡散層(エクステンション)を形成することが好ましい。
【0071】
本実施形態では、シリコン窒化層28の原料としてHCDを用いたが、Sin Cl2n+2(nは2以上の整数)またはSim Cl2m+2-xHx (mは2以上の整数、xは2m+2より小さい整数)で表される原料を用い、かつ成膜温度を650℃以下にすれば、シリコン過剰で塩素濃度が高いシリコン窒化層を形成することはできる。
【0072】
(第3の実施形態)
図10は、本発明の第3の実施形態に係るDRAMメモリセルの製造方法を示す工程断面図である。なお、図6および図7と対応する部分には図6および図7と同一符号を付してあり、詳細な説明は省略する。本実施形態が第2の実施形態と異なる点は、界面層(シリコン窒化層)の形成方法にある。
【0073】
まず、図10(a)に示すように、単結晶シリコン基板、マスクパターン、トレンチ、プレート電極、キャパシタ絶縁膜,第1および第2ストレージノード電極、カラー酸化膜を形成する。
【0074】
次に自然酸化膜を希HF処理にて除去した後、炉内にウェハを導入し、そこで600℃、0.3Torr、1分間、SiCl4 雰囲気での熱処理をウェハに施し、Si表面にSiCl4 を吸着させる。
【0075】
次に炉内のSiCl4 を排気した後、600℃、0.3Torr、1分間のNH3 雰囲気下にてSi表面に吸着したSiCl4 を窒化する。その後、炉内のNH3 を排気する。
【0076】
以上述べたSiCl4 の吸着とNH3 による窒化を5回繰り返し、図10(b)に示すように、界面層としての厚さ0.4nmのシリコン窒化層28’を形成する。
【0077】
次に図10(c)に示すように、トレンチの内部を充填するように、厚さ250nmの非晶質シリコン膜を堆積する。この後の工程は第2の実施形態の図6(d)の工程以降と同じである。
【0078】
このシリコン窒化層28’はそれと同じ膜厚の熱窒化(アンモニアによる窒化)で形成したシリコン窒化層よりも低抵抗である。その理由は、以下の通りである。
【0079】
熱窒化の場合、シリコン窒化層中に抵抗増加の原因となる酸素が混入する。これに対してシリコン窒化層28’の形成方法では、酸素の混入を容易に防止できるので、シリコン窒化層28’の抵抗増加を十分に防止できる。また、シリコン窒化層28’の形成方法では、成膜温度を低くできるので、酸化膜の成長を十分に抑制できる。これもシリコン窒化層28’の抵抗増加を十分に防止できる理由である。したがって、トレンチ23の側壁と第2ストレージノード電極262 との間のコンタクト抵抗の増加を抑制できる。
【0080】
さらに、シリコン窒化層28’の形成方法は、シリコン窒化層28’の厚さの制御性が良いので、薄いシリコン窒化層28’を容易に形成でき、かつシリコン窒化層28’の厚さのばらつきを十分に小さくできる。シリコン窒化層28’の抵抗を小さくするために、シリコン窒化層28’を薄くすることは重要である。
【0081】
ここで、シリコン窒化層28’の成膜温度を600℃としているが。この成膜温度はできるだけ低い方が良い。何故なら、700℃より高温だと、第2ストレージノード電極262 である多結晶シリコン膜中の不純物が外方拡散し、埋込みストラップ29の表面に不純物が吸着し、この吸着した不純物が後工程でトランジスタ側へ拡散し、トランジスタ特性を劣化させるからである。他の理由は、成膜温度が高いと、シリコン窒化層28’を形成する前に炉内の残留水分等により基板表面が酸化され、コンタクト抵抗が高くなるからである。以上のことから、シリコン窒化層28’の成膜温度は、700℃以下、好ましくは600℃以下にした方が良い。
【0082】
また、炉内にウェハを導入する際、炉内に大気を巻き込むこと、基板表面が酸化されてしまう。したがって、炉内にウェハを導入する際に雰囲気を制御し、炉内の酸素、水の分圧を極力減らすことが好ましい。具体的には、炉内にウェハを導入する際に、炉のウェハ導入部の雰囲気を窒素で置換するか、あるいはウェハ導入部を真空排気する。
【0083】
また、炉内にウェハを導入する際の温度を低温化することも埋込みストラップ29の表面の酸化を抑制するのに有効であり、ウェハ導入温度は400℃以下が好ましい。
【0084】
また、シリコン窒化層28’は、シリコン酸化層に比べて、As、P等の不純物の拡散を防ぐバリアとしての機能が高い。したがって、シリコン窒化層28’は、シリコン酸化層に比べて、ストレージノード電極262 に高濃度に拡散された不純物がトランジスタに拡散することを防ぐバリアとしての機能が高い。
【0085】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、トレンチキャパシタのトレンチ側面から埋込みストラップ11へのエピタキシャル成長を抑制する場合について説明したが、本発明は溝の側面(単結晶半導体)と多結晶半導体膜とが接触し、後工程で高温に晒される構造であれば、素子の種類に関係なく有効である。
【0086】
また、上記実施形態では、埋込みストラップとして多結晶シリコン膜を用いる場合について説明したが、その代わりに多結晶Ge膜または多結晶SiGe膜を用いても良い。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【0087】
【発明の効果】
以上詳説したように本発明によれば、溝の側壁と多結晶半導体膜との界面に導電性を有する界面層を設けることにより、溝の側壁と多結晶半導体膜との間のコンタクト抵抗の増加を招かずに、多結晶半導体膜の形成後の高温を伴う後工程の際に基板中に転移が発生することを防止できる半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るDRAMのメモリセルを示す断面図
【図2】本発明の第1の実施形態に係るDRAMのメモリセルの製造方法を示す工程断面図
【図3】図2に続く同DRAMのメモリセルの製造方法を示工程断面図
【図4】図3に続く同DRAMのメモリセルの製造方法を示す工程断面図
【図5】本発明の第2の実施形態に係るDRAMメモリセルを示す断面図
【図6】本発明の第2の実施形態に係るDRAMメモリセルの製造方法を示す工程断面図
【図7】図6に続く同DRAMメモリセルの製造方法を示す工程断面図
【図8】HCDを用いて成膜したシリコン窒化膜のN/Si比と成膜温度との関係を示す図
【図9】HCDを用いて成膜したシリコン窒化膜のリーク電流を調べた結果を示す図
【図10】本発明の第3の実施形態に係るDRAMメモリセルの製造方法を示す工程断面図
【図11】従来のストラップ構造のキャパシタを有するDRAMメモリセルを示す断面図
【図12】図11のDRAMメモリセルの問題点を説明するための図
【図13】エピタキシャル成長を抑制できるDRAMメモリセルを示す断面図
【符号の説明】
1…単結晶シリコン基板
2…マスクパターン
3…トレンチ
4…不純物ドープ膜
5…フォトレジスト層
6…プレート電極
7…キャパシタ絶縁膜
81 …第1ストレージノード電極(第1n型多結晶シリコン膜)
82 …第2ストレージノード電極(第2n型多結晶シリコン膜)
9…カラー酸化膜
10…SiC層(界面層)
11…埋込みストラップ
12…レジストパターン
13…素子分離溝
14…素子分離絶縁膜
15…ゲート絶縁膜
16…ゲート電極
17,18…ソース/ドレイン拡散層
21…単結晶シリコン基板
22…マスクパターン
23…トレンチ
24…プレート電極
25…キャパシタ絶縁膜
261 …第1ストレージノード電極(第1n型多結晶シリコン膜)
262 …第1ストレージノード電極(第1n型多結晶シリコン膜)
27…カラー酸化膜
28,28’…シリコン過剰なシリコン窒化層(界面層)
29…埋込みストラップ
30…素子分離溝
31…素子分離絶縁膜
32…ゲート絶縁膜
33…ゲート電極
34…ソース/ドレイン拡散層
35…レジストパターン
Claims (11)
- 単結晶シリコン基板と、
前記単結晶シリコン基板上に形成された多結晶シリコン膜と、
前記単結晶シリコン基板と前記多結晶シリコン膜との間に形成され、かつN/Si比が1.24以下のシリコン窒化層からなる導電性を有する界面層とを備え、
前記単結晶シリコン基板の表面には溝が形成され、前記多結晶シリコン膜は前記溝内に形成され、前記界面層は前記溝の側面と前記多結晶シリコン膜との間に形成されていることを特徴とする半導体装置。 - 単結晶シリコン基板と、
前記単結晶シリコン基板上に形成された多結晶シリコン膜と、
前記単結晶シリコン基板と前記多結晶シリコン膜との間に形成され、かつ塩素濃度が4×10 20 cm -3 以上のシリコン窒化層からなる導電性を有する界面層とを備え、
前記単結晶シリコン基板の表面には溝が形成され、前記多結晶シリコン膜は前記溝内に形成され、前記界面層は前記溝の側面と前記多結晶シリコン膜との間に形成されていることを特徴とする半導体装置。 - 単結晶シリコン基板と、
前記単結晶シリコン基板上に形成された多結晶シリコン膜と、
前記単結晶シリコン基板と前記多結晶シリコン膜との間に形成され、かつN/Si比が1.24以下、かつ塩素濃度が4×10 20 cm -3 以上のシリコン窒化層からなる導電性を有する界面層とを備え、
前記単結晶シリコン基板の表面には溝が形成され、前記多結晶シリコン膜は前記溝内に形成され、前記界面層は前記溝の側面と前記多結晶シリコン膜との間に形成されていることを特徴とする半導体装置。 - 単結晶半導体基板の構成材料とは異なる物質を原料として用いたCVD法によって、前記単結晶半導体基板上に導電性を有する界面層を堆積する工程と、
前記界面層の構成材料とは異なる物質からなり、かつ前記界面層を介して前記単結晶半導体基板と接続する多結晶半導体膜を形成する工程と
を有し、前記原料はSi−Si結合およびSi−Cl結合を有する化合物を含むもの、前記CVD法はLPCVD法、前記界面層はシリコン窒化層であることを特徴とする半導体装置の製造方法。 - 前記化合物としてSin Cl2n+2(nは2以上の整数)またはSim Cl2m+2-xHx (mは2以上の整数、xは2m+2より小さい整数)を用いることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記原料としてSi2 Cl2 とNH3 を用い、前記シリコン窒化層の成膜温度を650℃以下に設定することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記単結晶半導体基板として単結晶シリコン基板、前記多結晶半導体膜として多結晶シリコン膜を用いることを特徴とする請求項4に記載の半導体装置の製造方法。
- 単結晶シリコン基板の表面にSiCl4 を吸着させる工程と、前記単結晶シリコン基板の表面を窒化する工程とを繰り返すことによって、前記単結晶半導体基板上に窒化シリコンからなる導電性を有する界面層を形成する工程と、
前記界面層を介して前記単結晶シリコン基板と接続する多結晶シリコン膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 単結晶半導体基板の表面に溝を形成する工程と、
前記溝の側面の前記溝の開口面よりも下の部分を絶縁膜で被覆するとともに、前記絶縁膜を介して前記溝の前記開口面よりも下の部分までを導電体で埋め込む工程と、
前記溝の前記導電体で埋め込まれていない部分の側面に、前記単結晶半導体基板の構成材料とは異なる物質からなる導電性の界面層を形成する工程と、
前記界面層の構成材料とは異なる物質からなる多結晶半導体膜で前記溝内を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。 - 単結晶半導体基板の構成材料とは異なる物質のガスと前記単結晶半導体基板とを反応させることによって、前記界面層を形成することを特徴とする請求項9に記載の半導体装置の製造方法。
- 単結晶半導体基板の構成材料とは異なる物質を原料として用いたCVD法によって、前記界面層を形成することを特徴とする請求項9に記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26555199A JP4021593B2 (ja) | 1998-09-25 | 1999-09-20 | 半導体装置およびその製造方法 |
US09/404,594 US6326658B1 (en) | 1998-09-25 | 1999-09-24 | Semiconductor device including an interface layer containing chlorine |
US09/984,036 US20020024082A1 (en) | 1998-09-25 | 2001-10-26 | Semiconductor memory and manufacturing method thereof |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10-271295 | 1998-09-25 | ||
JP27129598 | 1998-09-25 | ||
JP26555199A JP4021593B2 (ja) | 1998-09-25 | 1999-09-20 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000164824A JP2000164824A (ja) | 2000-06-16 |
JP4021593B2 true JP4021593B2 (ja) | 2007-12-12 |
Family
ID=26547034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26555199A Expired - Fee Related JP4021593B2 (ja) | 1998-09-25 | 1999-09-20 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6326658B1 (ja) |
JP (1) | JP4021593B2 (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001168092A (ja) * | 1999-01-08 | 2001-06-22 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2001024194A (ja) * | 1999-05-06 | 2001-01-26 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
US6528430B2 (en) * | 2001-05-01 | 2003-03-04 | Samsung Electronics Co., Ltd. | Method of forming silicon containing thin films by atomic layer deposition utilizing Si2C16 and NH3 |
US6653678B2 (en) * | 2001-07-13 | 2003-11-25 | International Business Machines Corporation | Reduction of polysilicon stress in trench capacitors |
US6828615B2 (en) * | 2001-08-30 | 2004-12-07 | Promos Technologies, Inc. | Vertical internally-connected trench cell (V-ICTC) and formation method for semiconductor memory devices |
TW501206B (en) * | 2001-10-03 | 2002-09-01 | Promos Technologies Inc | Manufacturing method of buried strap diffusion area |
KR100455725B1 (ko) * | 2001-10-08 | 2004-11-12 | 주식회사 하이닉스반도체 | 반도체소자의 플러그 형성방법 |
US6620677B1 (en) * | 2002-05-31 | 2003-09-16 | Infineon Technologies Ag | Support liner for isolation trench height control in vertical DRAM processing |
JP2004022642A (ja) | 2002-06-13 | 2004-01-22 | Toshiba Corp | 半導体装置およびその製造方法 |
US6605504B1 (en) * | 2002-06-28 | 2003-08-12 | Infineon Technologies Ag | Method of manufacturing circuit with buried strap including a liner |
JP2004241687A (ja) * | 2003-02-07 | 2004-08-26 | Toshiba Corp | トレンチキャパシタの形成方法及び半導体装置 |
US20040175897A1 (en) * | 2003-03-07 | 2004-09-09 | Paul Wensley | Optimized buried strap formation utilizing polycrystalline SixC1-x |
US6887768B1 (en) * | 2003-05-15 | 2005-05-03 | Lovoltech, Inc. | Method and structure for composite trench fill |
JP2004342998A (ja) * | 2003-05-19 | 2004-12-02 | Elpida Memory Inc | 絶縁膜の形成方法 |
TW587305B (en) * | 2003-05-30 | 2004-05-11 | Nanya Technology Corp | A method for controlling the upper width of a trench |
TWI223378B (en) * | 2003-07-03 | 2004-11-01 | Nanya Technology Corp | Method of controlling top width of a deep trench |
US20050017282A1 (en) * | 2003-07-25 | 2005-01-27 | International Business Machines Corporation | Dram buried strap process with silicon carbide |
US6838334B1 (en) * | 2003-07-30 | 2005-01-04 | International Business Machines Corporation | Method of fabricating a buried collar |
US20050109276A1 (en) * | 2003-11-25 | 2005-05-26 | Applied Materials, Inc. | Thermal chemical vapor deposition of silicon nitride using BTBAS bis(tertiary-butylamino silane) in a single wafer chamber |
TWI270198B (en) * | 2004-03-29 | 2007-01-01 | Promos Technologies Inc | An array structure, mask and fabrication method of a dynamic random access memory |
DE102004031694A1 (de) * | 2004-06-30 | 2006-01-19 | Infineon Technologies Ag | Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle |
US7628863B2 (en) * | 2004-08-03 | 2009-12-08 | Applied Materials, Inc. | Heated gas box for PECVD applications |
US7015091B1 (en) * | 2004-11-18 | 2006-03-21 | Promos Technologies, Inc. | Integration of silicon carbide into DRAM cell to improve retention characteristics |
US7153738B2 (en) * | 2005-05-19 | 2006-12-26 | International Business Machines Corporation | Method for making a trench memory cell |
US7800184B2 (en) | 2006-01-09 | 2010-09-21 | International Business Machines Corporation | Integrated circuit structures with silicon germanium film incorporated as local interconnect and/or contact |
JP5145672B2 (ja) * | 2006-02-27 | 2013-02-20 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
US7491604B2 (en) * | 2006-03-07 | 2009-02-17 | International Business Machines Corporation | Trench memory with monolithic conducting material and methods for forming same |
US7501355B2 (en) | 2006-06-29 | 2009-03-10 | Applied Materials, Inc. | Decreasing the etch rate of silicon nitride by carbon addition |
US8227310B2 (en) | 2008-08-06 | 2012-07-24 | International Business Machines Corporation | Integrated circuits comprising an active transistor electrically connected to a trench capacitor by an overlying contact and methods of making |
US8507915B2 (en) | 2011-11-30 | 2013-08-13 | International Business Machines Corporation | Low resistance embedded strap for a trench capacitor |
US9853055B2 (en) * | 2016-03-30 | 2017-12-26 | Globalfoundries Inc. | Method to improve crystalline regrowth |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5486706A (en) * | 1993-05-26 | 1996-01-23 | Matsushita Electric Industrial Co., Ltd. | Quantization functional device utilizing a resonance tunneling effect and method for producing the same |
US5543348A (en) | 1995-03-29 | 1996-08-06 | Kabushiki Kaisha Toshiba | Controlled recrystallization of buried strap in a semiconductor memory device |
US5827765A (en) | 1996-02-22 | 1998-10-27 | Siemens Aktiengesellschaft | Buried-strap formation in a dram trench capacitor |
US5905279A (en) | 1996-04-09 | 1999-05-18 | Kabushiki Kaisha Toshiba | Low resistant trench fill for a semiconductor device |
JP3231020B2 (ja) * | 1998-08-06 | 2001-11-19 | 株式会社東芝 | 半導体装置 |
-
1999
- 1999-09-20 JP JP26555199A patent/JP4021593B2/ja not_active Expired - Fee Related
- 1999-09-24 US US09/404,594 patent/US6326658B1/en not_active Expired - Fee Related
-
2001
- 2001-10-26 US US09/984,036 patent/US20020024082A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US6326658B1 (en) | 2001-12-04 |
JP2000164824A (ja) | 2000-06-16 |
US20020024082A1 (en) | 2002-02-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4021593B2 (ja) | 半導体装置およびその製造方法 | |
US7045409B2 (en) | Semiconductor device having active regions connected together by interconnect layer and method of manufacture thereof | |
JP4034627B2 (ja) | 集積回路及びその製造方法 | |
JP4057906B2 (ja) | コンタクト抵抗を減少させたコンタクトプラグ形成方法 | |
US7816257B2 (en) | Methods of fabricating semiconductor devices including contact plugs having laterally extending portions | |
JP4437570B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
US6074930A (en) | Method for forming a trench isolation structure comprising an interface treatment for trench liner and a subsequent annealing process | |
US6069055A (en) | Fabricating method for semiconductor device | |
JP3530026B2 (ja) | 半導体装置及びその製造方法 | |
US6441444B1 (en) | Semiconductor device having a nitride barrier for preventing formation of structural defects | |
KR960012573B1 (ko) | 반도체장치 및 그 제조방법 | |
JPH11145273A (ja) | 半導体装置の製造方法 | |
JP2005064032A (ja) | 半導体装置及びその製造方法 | |
JPH1022467A (ja) | 半導体装置及びその製造方法 | |
JP3152215B2 (ja) | 半導体装置の製造方法 | |
JPH0488658A (ja) | 半導体装置およびその製造方法 | |
KR100475025B1 (ko) | 반도체소자의 소자분리절연막 형성방법 | |
JP2004022642A (ja) | 半導体装置およびその製造方法 | |
JP2757358B2 (ja) | 半導体装置の製造方法 | |
WO1990011618A1 (en) | Method of producing semiconductor devices | |
JP3914034B2 (ja) | 半導体素子の製造方法 | |
TWI581367B (zh) | 半導體結構之製作方法 | |
JPH04340745A (ja) | 半導体装置 | |
JP4143038B2 (ja) | Dramセルの製造方法 | |
KR100344771B1 (ko) | 반도체장치의 소자격리방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040609 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060224 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070903 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070925 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070927 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |