JP3914034B2 - 半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法、より具体的にはサイドウオールフローティングゲート型フラッシュメモリセルの形成方法に関する。
【０００２】
【従来の技術】
図１に本発明が適用されるフラッシュメモリセル（半導体素子）の構造を示す。従来のスタック型とは異なり、コントロールゲート（ＣＧ）の側壁に、絶縁膜（ＳｉＮ膜及びＳｉＯ2膜）を介してサイドウォール状のフローティングゲート（ＦＧ）を配置した構造である。図１０は、本構造のフラッシュメモリセルを形成する従来の手法を示し、簡単のためにインプラ工程は省略している。例えば、所望のトンネル酸化膜厚を９ｎｍ、ＣＧ−ＦＧ絶縁膜厚をＳｉＮ７ｎｍ＋ＳｉＯ2膜６ｎｍとする。Ｐ型Ｓｉ基板２００表面に、熱酸化膜２０１を５．５ｎｍ（例えば８５０℃Ｗｅｔ条件）、及びリンドープＰｏ１ｙ−Ｓｉを１６０ｎｍ順次形成し、微細加工技術によりＰｏ１ｙ−Ｓｉコントロールゲート（ＣＧ）２０２を形成する。そこにＬＰ−ＣＶＤ法によりＳｉＮ膜２０３を７ｎｍ堆積する（図１０（ａ））。ＬＰ−ＳｉＮ膜２０３形成条件としては、６９０℃、ＮＨ3／ＳｉＨ2Ｃ１2＝１５０／３０（ｃｃｍ）、２０．００Ｐａ（０．１５Ｔｏｒｒ）とすることができる。前記条件でＳｉＮ膜を形成する前に、８００℃以上，ＮＨ3＝２０００ｃｃｍ、５３３．２８Ｐａ（４Ｔｏｒｒ）の条件でコントロールゲートＰｏｌｙ−Ｓｉ２０２を直接窒化させてもよいし（ＩＳＮ：Ｉｎ−Ｓｉｔｕ Ｎｉｔｒｉｄａｔｉｏｎ）、或いは、ＡＰＭ又はＨＰＭ洗浄でケミカル酸化膜や拡散炉による熱酸化膜を形成しても構わない。次に、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉコントロールゲート２０２のサイドにのみＳｉＮ膜２０３ａを残す（図１０（ｂ））。その際、Ｐｏ１ｙ−Ｓｉコントロールゲート２０２に覆われていない熱酸化膜２０１も残すようにし、前記のＳｉＮ膜サイドウオール２０３ａ形成後、希フッ酸により除去する（図１０（ｃ））。
【０００３】
次に、前記酸化膜を除去した部分のＳｉ基板２００を８００℃、Ｗｅｔ条件にて酸化し、熱酸化膜２０４、２０４’を３ｎｍ形成する（図１０（ｄ））。その際、Ｐｏ１ｙ−Ｓｉコントロールゲート２０２の上部も酸化され、サイドウオールＳｉＮ膜２０３ａはヒーリングされる。そして、ＬＰ−ＣＶＤ法によりＮＳＧ膜２０５を６ｎｍ堆積し、所望の膜厚のトンネル酸化膜９ｎｍ（熱酸化膜２０４＋ＮＳＧ膜２０５）とＣＧ−ＦＧ絶縁膜（サイドウオールＳｉＮ膜２０３ａ＋ＮＳＧ膜２０５）を得ることができる（図１０（ｅ））。更に、膜質を向上させるために窒素雰囲気中でアニールを行い、（例えば、９００℃、Ｎ2、１５分又は１０００℃、ＲＴＮ １０ｓｅｃ ｉｎ Ｎ2Ｏ）全面にリンドープＰｏｌｙ−Ｓｉ膜を１３０ｎｍ堆積し、異方性ドライエッチングによりＰｏｌｙ−Ｓｉサイドウォールフローティングゲート２０８を形成する（図１０（ｆ））。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の方法で形成した、熱酸化膜２０４とＬＰ−ＴＥＯＳＮＳＧ膜２０５混合のトンネル酸化膜２０６では、図１１に示すように、熱酸化膜単層に比べ著しくＴＤＤＢ寿命が劣り、フラッシュメモリとして使用することが困難である。また、ＬＰ−ＳｉＮ膜２０３ａとＬＰ−ＴＥＯＳ ＮＳＧ膜２０５積層のＣＧ−ＦＧ絶縁膜２０７についても同様である。
本発明は、以下の目的を達成することを課題とする。即ち、本発明の目的は、サイドウォールフローティングゲート型フラッシュメモリセルにおいて、信頼性の高いトンネル酸化膜およびＣＧ−ＦＧ絶縁膜を同時に形成する方法を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決する手段は以下の通りである。
＜１＞ Ｓｉ基板表面に、熱酸化膜、及びリンドープＰｏ１ｙ−Ｓｉを順次成膜し、前記熱酸化膜が全面に残るようにＰｏ１ｙ−Ｓｉコントロールゲート電極を形成する工程；ＳｉＮ膜を全面に堆積し、異方性ドライエッチングにより、前記Ｐｏ１ｙ−Ｓｉコントロールゲート電極の側壁にサイドウォールＳｉＮ膜を形成し、Ｓｉ基板上に残った前記熱酸化膜を除去する工程；１ｎｍ〜５ｎｍの薄膜アモルファスＳｉを全面に堆積し、前記サイドウォールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のアモルファスＳｉを基板と共に酸化させトンネル酸化膜を形成する工程；及びリンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；を有することを特徴とする半導体素子の製造方法である。
【０００６】
＜２＞ Ｓｉ基板表面に、熱酸化膜、及びリンドープＰｏ１ｙ−Ｓｉを順次成膜し、熱酸化膜が全面に残るようにＰｏ１ｙ−Ｓｉコントロールゲート電極を形成する工程；ＳｉＮ膜を全面に堆積し、異方性ドライエッチングにより、前記Ｐｏ１ｙ−Ｓｉコントロールゲート電極の側壁にサイドウオールＳｉＮ膜を形成し、Ｓｉ基板上に残った前記熱酸化膜を除去する工程；５ｎｍ〜１２ｎｍのアモルファスＳｉを全面に堆積し、等方性のドライエッチング又はウエットエッチングで前記アモルファスＳｉが１ｎｍ〜５ｎｍ残るようにエッチングし、サイドウオールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のアモルファスＳｉは基板と共に酸化させトンネル酸化膜を形成する工程；及びリンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；を有することを特徴とする半導体素子の製造方法である。
【０００７】
＜３＞ Ｓｉ基板表面に、熱酸化膜、リンドープＰｏ１ｙ−Ｓｉ、及びＷＳｉｘ膜を順次成膜し、熱酸化膜が全面に残るようにＷＳｉｘポリサイドコントロールゲート電極を形成する工程；ＳｉＮ膜を全面に堆積し、異方性ドライエッチングによりＷＳｉｘポリサイドコントロールゲート電極の側壁にＳｉＮ膜サイドウオールを形成し、Ｓｉ基板上に残った前記熱酸化膜を除去する工程；ＬＰ−ＣＶＤ法で直接に、またはＬＰ−ＣＶＤ法と等方性ドライまたはウエットエッチングの組み合わせにより１ｎｍ〜５ｎｍの薄膜アモルファスＳｉを全面に形成し、サイドウオールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のアモルファスＳｉは基板と共に酸化させトンネル酸化膜を形成する工程；及びリンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；を有することを特徴とする半導体素子の製造方法である。
【０００８】
＜４＞ Ｓｉ基板表面に、熱酸化膜、リンドープＰｏ１ｙ−Ｓｉ、ＣＶＤ一酸化膜、及びＣＶＤ−ＳｉＮ膜を順次成膜し、熱酸化膜が全面に残るようにＣＶＤ−酸化膜／ＣＶＤ−ＳｉＮ膜でキャップされたＰｏ１ｙ−Ｓｉコントロールゲート電極を形成する工程；ＳｉＮ膜を全面に堆積し、異方性ドライエッチングによりＣＶＤ−酸化膜／ＣＶＤ−ＳｉＮ膜でキャップされたＰｏ１ｙ−Ｓｉコントロールゲート電極の側壁にＳｉＮ膜サイドウォールを形成し、Ｓｉ基板上に残った前記熱酸化膜を除去する工程；ＬＰ−ＣＶＤ法で直接に、またはＬＰ−ＣＶＤ法と等方性ドライまたはウエットエッチングの組み合わせにより１ｎｍ〜５ｎｍの薄膜アモルファスＳｉを全面に形成し、サイドウオールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のアモルファスＳｉは基板と共に酸化させトンネル酸化膜を形成する工程；及びリンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；を有することを特徴とする半導体素子の製造方法である。
【０００９】
＜５＞ Ｓｉ基板表面に、熱酸化膜、リンドープＰｏ１ｙ−Ｓｉ、ＷＳｉｘ膜、ＣＶＤ−酸化膜、ＣＶＤ−ＳｉＮ膜を順次成膜し、熱酸化膜が全面に残るようにＣＶＤ−酸化膜／ＣＶＤ−ＳｉＮ膜でキャップされたＷＳｉｘポリサイドコントロールゲート電極を形成する工程；ＳｉＮ膜を全面に堆積し、異方性ドライエッチングによりＣＶＤ−酸化膜／ＣＶＤ−ＳｉＮ膜でキャップされたＷＳｉｘポリサイドコントロールゲート電極の側壁にＳｉＮ膜サイドウォールを形成し、Ｓｉ基板上に残った前記熱酸化膜を除去する工程；ＬＰ−ＣＶＤ法で直接に、またはＬＰ−ＣＶＤ法と等方性ドライエッチングまたはウエットエッチングの組み合わせにより１ｎｍ〜５ｎｍの薄膜アモルファスＳｉを全面に形成し、サイドウオールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のアモルファスＳｉは基板と共に酸化させトンネル酸化膜を形成する工程；及びリンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；を有することを特徴とする半導体素子の製造方法である。
【００１０】
＜６＞ Ｓｉ基板表面に、熱酸化膜を形成し、Ｐｏ１ｙ−Ｓｉ単層、Ｐｏ１ｙ−Ｓｉ／ＷＳｉｘ積層、またはＰｏ１ｙ−Ｓｉ／ＷＳｉｘ／ＮＳＧ／ＳｉＮ積層構造からなるコントロールゲートを形成する工程；ＳｉＮ膜および１ｎｍ〜５ｎｍの薄膜アモルファスＳｉ膜を順次形成し、異方性ドライエッチングによりアモルファスＳｉをエッチングしコントロールゲートの側壁にのみアモルファスＳｉを残す工程；異方性ドライエッチングによりＳｉＮ膜をエッチングしコントロールゲートの側壁にのみＳｉＮ膜を残し、希フッ酸でＳｉ基板上に残った前記熱酸化膜を除去し、サイドウォールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板を酸化させトンネル酸化膜を形成する工程；及びリンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；を有することを特徴とする半導体素子の製造方法である。
【００１１】
＜７＞ Ｓｉ基板表面に、熱酸化膜を形成し、Ｐｏ１ｙ−Ｓｉ単層、Ｐｏ１ｙ−Ｓｉ／ＷＳｉｘ積層、またはＰｏ１ｙ−Ｓｉ／ＷＳｉｘ／ＮＳＧ／ＳｉＮ積層構造からなるコントロールゲートを形成する工程；ＳｉＮ膜を全面に堆積し、異方性ドライエッチングによりコントロールゲート電極の側壁にＳｉＮ膜サイドウォールを形成し、Ｓｉ基板上に残った前記熱酸化膜を希フッ酸により除去し、ＳｉＨ4を材料ガスとしたＣＶＤ法によりＳｉ基板上に１ｎｍ〜５ｎｍの薄膜エピタキシャルＳｉ膜、およびサイドウオールＳｉＮ膜上には薄膜アモルファスＳｉ膜を堆積しサイドウォールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のエピタキシャルＳｉは基板と共に酸化させトンネル酸化膜を形成する工程；及びリンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；を有することを特徴とする半導体素子の製造方法である。
【００１２】
＜８＞ Ｓｉ基板表面に、熱酸化膜を形成し、Ｐｏ１ｙ−Ｓｉ単層、Ｐｏ１ｙ−Ｓｉ／ＷＳｉｘ積層、またはＰｏ１ｙ−Ｓｉ／ＷＳｉｘ／ＮＳＧ／ＳｉＮ積層構造からなるコントロールゲートを形成する工程；ＳｉＮ膜を全面に堆積し、異方性ドライエッチングによりコントロールゲート電極の側壁にＳｉＮ膜サイドウオールを形成し、Ｓｉ基板上に残った前記熱酸化膜を除去し、ＳｉＨ2Ｃ１2を材料ガスとしたＣＶＤ法によりＳｉ基板上に選択的にエピタキシャルＳｉ膜を堆積する工程；ＳｉＨ4を材料ガスとしたＣＶＤ法によりエピタキシャルＳｉ上に１ｍｍ〜５ｍｍの薄膜エピタキシャルまたはアモルファスＳｉを堆積し、サイドウオールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、エピタキシャルＳｉ膜上のエピタキシャルまたはアモルファスＳｉを下地エピタキシャルＳｉまたはＳｉ基板／エピタキシャルＳｉと共に酸化させトンネル酸化膜を形成する工程；及びリンドープＰｏｌｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏｌｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；を有することを特徴とする半導体素子の製造方法である。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
図２に本発明を適用した半導体素子の製造方法の第１の実施形態の工程図を示す。本実施形態における半導体素子は、Ｓｉ基板１０の表面に、熱酸化膜１１、Ｐｏ１ｙ−Ｓｉコントロールゲート１２を堆積している。そして、従来の技術で説明した図１０と同様に、Ｐｏ１ｙ−Ｓｉコントロールゲート１２の側壁にサイドウォールＳｉＮ膜１３ａを形成し（図２（ａ））、その上全面にＬＰ−ＣＶＤ法によりアモルファスＳｉ１４を３ｎｍ堆積する（図２（ｂ））。この薄膜のアモルファスＳｉ膜１４は、例えば図１２に示すように、５２５℃，ＳｉＨ4＝２５０ｃｃｍ、２６．６６Ｐａ（０．２０Ｔｏｒｒ）の条件下、約１２分で得られる。次に、８５０℃、Ｗｅｔ条件でこのアモルファスＳｉ膜１４とＳｉ基板１０とを合わせて酸化させ、トータル９ｎｍの熱酸化膜（トンネル酸化膜：１４ａ）を形成させる。その際、側壁ＳｉＮ膜１３ａ上のアモルファスＳｉ膜１４も同時にすべて酸化され約６ｎｍのＴｏｐ酸化膜が形成される。従って、所望のトンネル酸化膜１４ａとＣＧ−ＦＧ絶縁膜１５が同時に形成される（図２（ｃ））。最後に、リンドープＰｏ１ｙ−Ｓｉ膜１６を１３０ｎｍ堆積し、異方性ドライエッチングによりサイドウオールＰｏ１ｙ−Ｓｉフローティングゲート１６を形成する（図２（ｄ））。
【００１４】
以上のように、第１の実施形態によれば、ＬＰ−ＴＥＯＳ ＮＳＧ膜ではなく、アモルファスＳｉ１４の熱酸化膜と基板Ｓｉ１０の熱酸化膜をトンネル酸化膜１４ａとして利用できるため、トンネル酸化膜の信頼性が向上する。また、ＣＧ−ＦＧ絶縁膜１５のＴｏｐ酸化膜にもアモルファスＳｉ１４の熱酸化膜が使えるため信頼性の高いＣＧ−ＦＧ絶縁膜が得ることができる。以上のように、サイドウォールフローティングゲート型フラッシュメモリセルの高品質、高信頼性のトンネル酸化膜およびＣＧ−ＦＧ絶縁膜が同時に形成することができる。
【００１５】
図３に、本発明を適用した半導体素子の製造方法の第２の実施形態の工程図の１部を示し、第１の実施形態と実質的に同一構成要素には同一の符号を付している。第１の実施形態に示したような薄膜のアモルファスＳｉ膜が形成できない場合は、次のような方法を用いることができる。第１の実施形態と同様、Ｐｏ１ｙ−Ｓｉコントロールゲート１２の側壁にＳｉＮ膜１３ａを形成し、全面にＬＰ−ＣＶＤ法によりアモルファスＳｉ膜１４を厚めに、例えば６ｎｍ堆積する（図３（ａ））。その後、等方性ドライエッチングまたはウェットエッチング（例えばＴＭＡＨ溶液）により、アモルファスＳｉ膜を均一にエッチングしアモルファスＳｉ膜を例えば３ｎｍ残しアモルファスＳｉ膜１４’を形成する（図３（ｂ））。その後は、第１の実施形態と同じ方法で、トンネル酸化膜とＣＧ−ＦＧ絶縁膜のＴｏｐ酸化膜を同時に形成する。
【００１６】
以上のように、第２の実施形態によれば、ＬＰ−ＣＶＤ法で直接、所望の薄膜アモルファスＳｉ膜が形成できない場合でも、少々厚めのアモルファスＳｉ膜１４の堆積と等方性エッチングとの組み合わせにより、所望の薄膜アモルファスＳｉ層１４ａが形成でき、第１の実施形態と同様、高品質、高信頼性の、サイドウオールフローティングゲート型フラッシュメモリセルのトンネル酸化膜およびＣＧ−ＦＧ絶縁膜の同時形成が可能となる。
【００１７】
図４に、本発明を適用した半導体素子の製造方法の第３の実施形態の工程図の１部を示し、第１の実施形態と実質的に同一構成要素には同一の符号を付している。前記第１、第２の実施形態では、単層のＰｏ１ｙ−Ｓｉコントロールゲートであったが、本実施形態はＰｏ１ｙ−Ｓｉコントロールゲート表面にＷＳｉｘポリサイドコントロールゲートを積層している。Ｐ型Ｓｉ基板１０表面に、熱酸化膜１１を５．５ｎｍ、リンドープＰｏ１ｙ−Ｓｉ１２を１６０ｎｍ、ＷＳｉｘ２０を１００ｎｍ順次形成し、微細加工技術によりＷＳｉｘポリサイドコントロールゲート電極を形成する。この場合、酸化膜１１は全面に残すようにエッチングする。そこに、ＬＰ−ＣＶＤ法によりＳｉＮ膜を７ｎｍ堆積する。この場合、ＩＳＮは行わない方が好ましい。何故なら高温のＩＳＮではＷＳｉｘ膜中のＷがＳｉＮ膜に拡散し、ＳｉＮ膜の信頼性を劣化させるからである。次に、酸化膜との選択比の高い異方性ドライエッチングにより、リンドープＰｏ１ｙ−Ｓｉ１２とＷＳｉｘポリサイドゲート電極２０の側壁にのみＳｉＮ膜１３ａを残す。ＷＳｉｘポリサイドゲート電極２０下以外に残った酸化膜１１は希フッ酸で除去する（図４（ａ））。ここまでは従来技術における（図１０で説明）、Ｐｏ１ｙ−Ｓｉコントロールゲート２０２がＷＳｉｘポリサイドコントロールゲートに置き換わっただけである（詳細は図１０（ａ）〜（ｃ）を参照）。次に、第１の実施形態または第２の実施形態で示したような方法で薄膜のアモルファスＳｉ膜１４を３ｎｍ形成する（図４（ｂ））。その後は第１の実施形態同様、８５０℃、Ｗｅｔ酸化によりアモルファスＳｉ膜の熱酸化膜をべ一スとしたトンネル酸化膜とＣＧ−ＦＧ絶縁膜を同時に形成し、リンドープＰｏ１ｙ−Ｓｉ膜堆積とその異方性ドライエッチングによりサイドウォールＰｏ１ｙ−Ｓｉフローティングゲートを形成する（図２参照）。
【００１８】
以上のように、第３の実施形態によれば、ＷＳｉｘポリサイドコントロールゲート電極に対しても、アモルファスＳｉ１４の熱酸化膜とＳｉ基板１０の熱酸化膜をトンネル酸化膜として利用できるため、トンネル酸化膜の信頼性が向上する。また、ＣＧ−ＦＧ絶縁膜のＴｏｐ酸化膜にもアモルファスＳｉ１４の熱酸化膜が使えるため信頼性の高いＣＧ−ＦＧ絶縁膜が得ることができる。以上のように、サイドウォールフローティングゲート型フラッシュメモリセルの高品質、高信頼性のトンネル酸化膜およびＣＧ−ＦＧ絶縁膜がＷＳｉｘポリサイドコントロールゲート電極にも対しても同時に形成でき、ＷＳｉｘポリサイドコントロールゲート電極をもつデバイスヘの混載が可能となる。
【００１９】
図５に、本発明を適用した半導体素子の製造方法の第４の実施形態の工程の１部を示し、第１の実施形態と実質的に同一構成要素には同一の符号を付している。第１、２の実施形態ではＰｏ１ｙ−Ｓｉコントロールゲートを用いた例で示したが、微細加工上Ｐｏ１ｙ−Ｓｉの上にハードマスクをすることが多い。ハードマスクとしてはＳｉＮ膜やＮＳＧ膜、或いはこれらの積層膜を用いる。Ｐ型Ｓｉ基板１０の表面に、熱酸化膜１１を５．５ｎｍ、Ｐｏ１ｙ−Ｓｉ膜１２を１６０ｎｍ、Ｐ−ＴＥＯＳ ＮＳＧ膜２１を１００ｎｍ、Ｐ−ＳｉＮ膜２２を１００ｎｍ順次形成し、微細加工技術によりコントロールゲートを形成する。この際、酸化膜１１は全面に残るようにする。次に、従来技術と同様（図１０（ａ）〜（ｃ）参照）、ＬＰ−ＣＶＤ法によりＳｉＮ膜を７ｎｍ全面に堆積し、酸化膜との選択比が高い異方性ドライエッチングでコントロールゲートの側壁にのみＳｉＮ膜１３ａを残す。残ったＳｉ基板１０上の酸化膜は希フッ酸で除去する（図５（ａ））。次に、第１、２の実施形態と同じ方法で薄膜のアモルファスＳｉ膜１４を形成し（図５（ｂ））、熱酸化によりトンネル酸化膜とＣＧ−ＦＧ絶縁膜のＴｏｐ酸化膜を同時に形成する。
【００２０】
以上のように、第４の実施形態によれば、アモルファスＳｉ１４の熱酸化膜とＳｉ基板１０の熱酸化膜をトンネル酸化膜として利用できるため、トンネル酸化膜の信頼性が向上する。また、ＣＧ−ＦＧ絶縁膜のＴｏｐ酸化膜にもアモルファスＳｉ１４の熱酸化膜が使えるため信頼性の高いＣＧ−ＦＧ絶縁膜が得ることができる。以上のように、Ｐ−ＴＥＯＳ ＮＳＧ膜２１／Ｐ−ＳｉＮ膜２２をハードマスクに用いたＰｏ１ｙ−Ｓｉコントロールゲートのサイドウオールフローティングゲート型フラッシュメモリセル対応の高品質、高信頼性のトンネル酸化膜およびＣＧ−ＦＧ絶縁膜が同時に形成できる。
【００２１】
図６に、本発明を適用した半導体素子の製造方法の第５の実施形態の工程の１部を示し、第１の実施形態と実質的に同一構成要素には同一の符号を付している。第３の実施形態ではＷＳｉｘポリサイドコントロールゲートを用いた例で示したが、微細加工上ＷＳｉｘの上にハードマスクを使用することが多い。ハードマスクとしてはＳｉＮ膜やＮＳＧ膜、或いはこれらの積層膜を用いる。Ｐ型Ｓｉ基板１０の表面に、熱酸化膜１１を５．５ｎｍ、Ｐｏ１ｙ−Ｓｉ膜１２を１６０ｎｍ、ＷＳｉｘ膜２０を１００ｎｍ、Ｐ−ＴＥＯＳ ＮＳＧ膜２１を１００ｎｍ、Ｐ−ＳｉＮ膜２２を１００ｎｍ順次形成し、微細加工技術によりコントロールゲートを形成する。この際、ゲート酸化膜（熱酸化膜）１１は全面に残るようにする。次に、従来技術と同様（図１０（ａ）〜（ｃ）参照）、ＬＰ−ＣＶＤ法によりＳｉＮ膜を７ｎｍ全面に堆積し、異方性ドライエッチングでコントロールゲートの側壁にのみＳｉＮ膜１３ａを残し、Ｓｉ基板１０上に残った酸化膜は希フッ酸で除去する（図６（ａ））。次に、第１、２の実施形態と同じ方法で薄膜のアモルファスＳｉ膜１４を形成し（図６（ｂ））、熱酸化によりトンネル酸化膜とＣＧ−ＦＧ絶縁膜のＴｏｐ酸化膜を同時に形成する。
【００２２】
以上のように、第５の実施形態によれば、アモルファスＳｉ１４の熱酸化膜とＳｉ基板１０の熱酸化膜をトンネル酸化膜として利用できるため、トンネル酸化膜の信頼性が向上する。また、ＣＧ−ＦＧ絶縁膜のＴｏｐ酸化膜にもアモルファスＳｉ１４の熱酸化膜が使えるため信頼性の高いＣＧ−ＦＧ絶縁膜が得ることができる。以上のように、Ｐ−ＴＥＯＳ ＮＳＧ膜２１／Ｐ−ＳｉＮ膜２２をハードマスクに用いたＷＳｉｘポリサイドコントロールゲートのサイドウオールフローティングゲート型フラッシュメモリセル対応の高品質、高信頼性のトンネル酸化膜およびＣＧ−ＦＧ絶縁膜が同時に形成できる。
【００２３】
図７に、本発明を適用した半導体素子の製造方法の第６の実施形態の工程図の１部を示す。これまでの実施形態同様、まずＰｏ１ｙ−Ｓｉ単層、Ｐｏ１ｙ−Ｓｉ／ＷＳｉｘ積層、またはＰｏ１ｙ−Ｓｉ／ＷＳｉｎ−ＴＥＯＳ ＮＳＧ／Ｐ−ＳｉＮ積層構造からなるコントロールゲート１２を形成する。その際、ゲート酸化膜１１は全面に残るようにする。ＬＰ−ＣＶＤ法によりＳｉＮ膜２３を７ｎｍ、アモルファスＳｉ膜1４を３ｎｍ順次堆積し（図７（ａ））、ＳｉＮとの選択比が高い異方性ドライエッチング条件によりアモルファスＳｉ1４をエッチングしコントロールゲート１２の側壁にのみアモルファスＳｉ１４’を残す（図７（ｂ））。引き続き、酸化膜との選択比が高い異方性ドライエッチング条件にてＳｉＮ膜２３をエッチングしコントロールゲート１２の側壁にのみＳｉＮ２３ａを残す（図７（ｃ））。次に、希フッ酸に浸しＳｉ基板１０上に残った酸化膜１１を除去し（図７（ｄ））、例えば８５０℃，Ｗｅｔ条件にてＳｉ基板１０を酸化させ９ｎｍのトンネル酸化膜３０を形成する（図７（ｅ））。この際、サイドウォールＳｉＮ膜２３ａ上のアモルファスＳｉ１４’は完全に酸化され、約６ｎｍのＴｏｐ酸化膜３１となる（図７（ｅ））。最後に、リンドープＰｏ１ｙ−Ｓｉ膜を１３０ｎｍ堆積し、異方性ドライエッチングによりサイドウオール状のフローティングゲート１６を形成する（図７（ｆ））。
【００２４】
以上のように、第６の実施形態によれば、トンネル酸化膜としてＳｉ基板１０の熱酸化膜を１００％利用できるようにしたので、さらに信頼性の高いトンネル酸化膜が得られる。
【００２５】
図８に、本発明を適用した半導体素子の製造方法の第７の実施形態の工程図の１部を示し、第１の実施形態と実質的に同一構成要素には同一の符号を付している。これまでの実施形態と同様に、まずＰｏ１ｙ−Ｓｉ単層、Ｐｏ１ｙ−Ｓｉ／ＷＳｉｘ積層、またはＰｏ１ｙ−Ｓｉ／ＷＳｉｘ／Ｐ−ＴＥＯＳＮＳＧｌＰ−ＳｉＮ積層構造からなるコントロールゲート１２を形成する。その際、ゲート酸化膜１１は全面に残るようにする。次に、ＬＰ−ＣＶＤ法によりＳｉＮ膜を全面に堆積し、酸化膜との選択比が高い異方性ドライエッチングによりコントロールゲート１２の側壁にのみＳｉＮ膜１３ａを残す。Ｓｉ基板１０上に残った酸化膜１１は希フッ酸で除去する。次に、ＳｉＨ4を材料ガスとしたＣＶＤ法により、Ｓｉ基板１０上にエピタキシャルＳｉ膜３１を３ｎｍ堆積させる。その際、コントロールゲート１２の側壁のＳｉＮ膜１３ａ上にはアモルファスＳｉ膜１４’、コントロールゲート１２上には最上層の膜種によりアモルファスＳｉ膜またはＰｏ１ｙ−Ｓｉ膜（３３）がほぼ３ｎｍ堆積する（図８（ａ））。次に、例えば８５０℃、Ｗｅｔ条件にて、Ｓｉ基板１０上に堆積したエピタキシャルＳｉ３１をＳｉ基板１０と共に酸化させ、９ｎｍのトンネル酸化膜３１’を形成する。その際、コントロールゲート１２上および側壁のＰｏ１ｙまたはアモルファスＳｉ膜はすべて酸化され約６ｎｍの酸化膜が形成される（図８（ｂ））。最後に、リンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりサイドウォール状のフローティングゲート１６を形成する（図８（ｃ））。
【００２６】
以上ように、第７の実施形態によれば、Ｓｉ基板１０上にエピタキシャルＳｉ３１を成長させ、基板と共に酸化することで、所望の膜厚のトンネル酸化膜を形成しているため、信頼性の高いトンネル酸化膜が得られる。
【００２７】
図９に、本発明を適用した半導体素子の製造方法の第８の実施形態の工程図の１部を示し、第１の実施形態と実質的に同一構成要素には同一の符号を付している。これまでの実施形態同様、まずＰｏ１ｙ−Ｓｉ単層、Ｐｏ１ｙ−Ｓｉ／ＷＳｉｘ積層、またはＰｏ１ｙ−Ｓｉ／ＷＳｉｘ／Ｐ−ＴＥＯＳ ＮＳＧ／Ｐ−ＳｉＮ積層構造からなるコントロールゲート１２を形成する。その際、ゲート酸化膜１１は全面に残るようにする。次に、ＬＰ−ＣＶＤ法によりＳｉＮ膜を全面に堆積し、酸化膜との選択比が高い異方性ドライエッチングによりコントロールゲート１２の側壁にのみＳｉＮ膜１３ａを残す。Ｓｉ基板１０上に残った酸化膜１１は希フッ酸で除去する。次に、ＳｉＨ2Ｃ１2を材料ガスとしたＣＶＤ法によりＳｉ基板１０上に選択的にエピタキシャルＳｉ膜３１を堆積させる。次に、ＳｉＨ4を材料ガスとしたＣＶＤ法のより全面に（非選択的に）Ｓｉを堆積する。この際、コントロールゲート１２の側壁のＳｉＮ膜１３ａ上はアモルファスＳｉ膜１４となるが、最初に堆積したエピタキシャルＳｉ３１上は条件によってはアモルファスＳｉであったりエピタキシャルＳｉであったりするがどちらでも構わない（図９（ａ））。次に、例えば８５０℃、Ｗｅｔ条件にて、堆積したＳｉ層（３１、１４）を酸化膜３４に変える（図９（ｂ））。この際、コントロールゲート１２側壁のアモルファスＳｉ層３３はすべて酸化させ、Ｓｉ基板１０上のＳｉ層（３１、１４）は酸化時間により、様々な酸化膜厚に仕上げることができる（図９（ｂ’）（ｂ’’）参照）。最後に、リンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりサイドウオール状のフローティングゲート１６を形成する（図９（ｃ））。
【００２８】
以上のように、第８の実施形態によれば、Ｓｉ基板１０上に選択的にエピタキシャルＳｉ３１を成長させ、基板表面を嵩上げしたために、トンネル酸化膜と基板との界面の位置を自由に制御でき、新しいデバイス形成が可能となる。
【００２９】
【発明の効果】
本発明によれば、サイドウォールフローティングゲート型フラッシュメモリセルにおいて、信頼性の高いトンネル酸化膜およびＣＧ−ＦＧ絶縁膜を同時に形成することができる半導体素子の製造方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の半導体素子の製造方法により得られる半導体素子の模式断面図である。
【図２】 本発明の半導体素子の製造方法の第１の実施形態の工程の一部を示す工程図である。
【図３】 本発明の半導体素子の製造方法の第２の実施形態の工程の一部を示す工程図である。
【図４】 本発明の半導体素子の製造方法の第３の実施形態の工程の一部を示す工程図である。
【図５】 本発明の半導体素子の製造方法の第４の実施形態の工程の一部を示す工程図である。
【図６】 本発明の半導体素子の製造方法の第５の実施形態の工程の一部を示す工程図である。
【図７】 本発明の半導体素子の製造方法の第６の実施形態の工程の一部を示す工程図である。
【図８】 本発明の半導体素子の製造方法の第７の実施形態の工程の一部を示す工程図である。
【図９】 本発明の半導体素子の製造方法の第８の実施形態の工程の一部を示す工程図である。
【図１０】 従来の半導体素子の製造方法の工程の一部を示す工程図である。
【図１１】 ＬＰ−ＴＥＯＳ ＮＳＧ膜と熱酸化膜のＴＤＤＢ特性を示すグラフである。
【図１２】 ＬＰ−ＣＶＤ法による薄膜アモルファスＳｉの堆積速度を示すグラフである。
【符号の説明】
１０ Ｓｉ基板
１１ 熱酸化膜
１２ Ｐｏ１ｙ−Ｓｉコントロールゲート
１３ａ サイドウォールＳｉＮ膜
１４ アモルファスＳｉ（膜）
１４ａ トンネル酸化膜
１５ ＣＧ−ＦＧ絶縁膜
１６ リンドープＰｏ１ｙ−Ｓｉ膜
２０ ＷＳｉｘ膜
２１ Ｐ−ＴＥＯＳ ＮＳＧ膜
２２ Ｐ−ＳｉＮ膜
２３ ＳｉＮ膜
３１ エピタキシャルＳｉ膜
３３ Ｐｏ１ｙ−Ｓｉ膜
３４ 酸化膜
２００ Ｓｉ基板
２０１ 熱酸化膜
２０２ Ｐｏ１ｙ−Ｓｉコントロールゲート
２０３ ＳｉＮ膜
２０４ 熱酸化膜
２０５ ＮＦＧ膜
２０６ トンネル酸化膜
２０７ ＣＧ−ＦＧ絶縁膜
２０８ Ｐｏｌｙ−Ｓｉサイドウォールフローティングゲート
【発明の属する技術分野】
本発明は半導体素子の製造方法、より具体的にはサイドウオールフローティングゲート型フラッシュメモリセルの形成方法に関する。
【０００２】
【従来の技術】
図１に本発明が適用されるフラッシュメモリセル（半導体素子）の構造を示す。従来のスタック型とは異なり、コントロールゲート（ＣＧ）の側壁に、絶縁膜（ＳｉＮ膜及びＳｉＯ2膜）を介してサイドウォール状のフローティングゲート（ＦＧ）を配置した構造である。図１０は、本構造のフラッシュメモリセルを形成する従来の手法を示し、簡単のためにインプラ工程は省略している。例えば、所望のトンネル酸化膜厚を９ｎｍ、ＣＧ−ＦＧ絶縁膜厚をＳｉＮ７ｎｍ＋ＳｉＯ2膜６ｎｍとする。Ｐ型Ｓｉ基板２００表面に、熱酸化膜２０１を５．５ｎｍ（例えば８５０℃Ｗｅｔ条件）、及びリンドープＰｏ１ｙ−Ｓｉを１６０ｎｍ順次形成し、微細加工技術によりＰｏ１ｙ−Ｓｉコントロールゲート（ＣＧ）２０２を形成する。そこにＬＰ−ＣＶＤ法によりＳｉＮ膜２０３を７ｎｍ堆積する（図１０（ａ））。ＬＰ−ＳｉＮ膜２０３形成条件としては、６９０℃、ＮＨ3／ＳｉＨ2Ｃ１2＝１５０／３０（ｃｃｍ）、２０．００Ｐａ（０．１５Ｔｏｒｒ）とすることができる。前記条件でＳｉＮ膜を形成する前に、８００℃以上，ＮＨ3＝２０００ｃｃｍ、５３３．２８Ｐａ（４Ｔｏｒｒ）の条件でコントロールゲートＰｏｌｙ−Ｓｉ２０２を直接窒化させてもよいし（ＩＳＮ：Ｉｎ−Ｓｉｔｕ Ｎｉｔｒｉｄａｔｉｏｎ）、或いは、ＡＰＭ又はＨＰＭ洗浄でケミカル酸化膜や拡散炉による熱酸化膜を形成しても構わない。次に、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉコントロールゲート２０２のサイドにのみＳｉＮ膜２０３ａを残す（図１０（ｂ））。その際、Ｐｏ１ｙ−Ｓｉコントロールゲート２０２に覆われていない熱酸化膜２０１も残すようにし、前記のＳｉＮ膜サイドウオール２０３ａ形成後、希フッ酸により除去する（図１０（ｃ））。
【０００３】
次に、前記酸化膜を除去した部分のＳｉ基板２００を８００℃、Ｗｅｔ条件にて酸化し、熱酸化膜２０４、２０４’を３ｎｍ形成する（図１０（ｄ））。その際、Ｐｏ１ｙ−Ｓｉコントロールゲート２０２の上部も酸化され、サイドウオールＳｉＮ膜２０３ａはヒーリングされる。そして、ＬＰ−ＣＶＤ法によりＮＳＧ膜２０５を６ｎｍ堆積し、所望の膜厚のトンネル酸化膜９ｎｍ（熱酸化膜２０４＋ＮＳＧ膜２０５）とＣＧ−ＦＧ絶縁膜（サイドウオールＳｉＮ膜２０３ａ＋ＮＳＧ膜２０５）を得ることができる（図１０（ｅ））。更に、膜質を向上させるために窒素雰囲気中でアニールを行い、（例えば、９００℃、Ｎ2、１５分又は１０００℃、ＲＴＮ １０ｓｅｃ ｉｎ Ｎ2Ｏ）全面にリンドープＰｏｌｙ−Ｓｉ膜を１３０ｎｍ堆積し、異方性ドライエッチングによりＰｏｌｙ−Ｓｉサイドウォールフローティングゲート２０８を形成する（図１０（ｆ））。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の方法で形成した、熱酸化膜２０４とＬＰ−ＴＥＯＳＮＳＧ膜２０５混合のトンネル酸化膜２０６では、図１１に示すように、熱酸化膜単層に比べ著しくＴＤＤＢ寿命が劣り、フラッシュメモリとして使用することが困難である。また、ＬＰ−ＳｉＮ膜２０３ａとＬＰ−ＴＥＯＳ ＮＳＧ膜２０５積層のＣＧ−ＦＧ絶縁膜２０７についても同様である。
本発明は、以下の目的を達成することを課題とする。即ち、本発明の目的は、サイドウォールフローティングゲート型フラッシュメモリセルにおいて、信頼性の高いトンネル酸化膜およびＣＧ−ＦＧ絶縁膜を同時に形成する方法を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決する手段は以下の通りである。
＜１＞ Ｓｉ基板表面に、熱酸化膜、及びリンドープＰｏ１ｙ−Ｓｉを順次成膜し、前記熱酸化膜が全面に残るようにＰｏ１ｙ−Ｓｉコントロールゲート電極を形成する工程；ＳｉＮ膜を全面に堆積し、異方性ドライエッチングにより、前記Ｐｏ１ｙ−Ｓｉコントロールゲート電極の側壁にサイドウォールＳｉＮ膜を形成し、Ｓｉ基板上に残った前記熱酸化膜を除去する工程；１ｎｍ〜５ｎｍの薄膜アモルファスＳｉを全面に堆積し、前記サイドウォールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のアモルファスＳｉを基板と共に酸化させトンネル酸化膜を形成する工程；及びリンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；を有することを特徴とする半導体素子の製造方法である。
【０００６】
＜２＞ Ｓｉ基板表面に、熱酸化膜、及びリンドープＰｏ１ｙ−Ｓｉを順次成膜し、熱酸化膜が全面に残るようにＰｏ１ｙ−Ｓｉコントロールゲート電極を形成する工程；ＳｉＮ膜を全面に堆積し、異方性ドライエッチングにより、前記Ｐｏ１ｙ−Ｓｉコントロールゲート電極の側壁にサイドウオールＳｉＮ膜を形成し、Ｓｉ基板上に残った前記熱酸化膜を除去する工程；５ｎｍ〜１２ｎｍのアモルファスＳｉを全面に堆積し、等方性のドライエッチング又はウエットエッチングで前記アモルファスＳｉが１ｎｍ〜５ｎｍ残るようにエッチングし、サイドウオールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のアモルファスＳｉは基板と共に酸化させトンネル酸化膜を形成する工程；及びリンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；を有することを特徴とする半導体素子の製造方法である。
【０００７】
＜３＞ Ｓｉ基板表面に、熱酸化膜、リンドープＰｏ１ｙ−Ｓｉ、及びＷＳｉｘ膜を順次成膜し、熱酸化膜が全面に残るようにＷＳｉｘポリサイドコントロールゲート電極を形成する工程；ＳｉＮ膜を全面に堆積し、異方性ドライエッチングによりＷＳｉｘポリサイドコントロールゲート電極の側壁にＳｉＮ膜サイドウオールを形成し、Ｓｉ基板上に残った前記熱酸化膜を除去する工程；ＬＰ−ＣＶＤ法で直接に、またはＬＰ−ＣＶＤ法と等方性ドライまたはウエットエッチングの組み合わせにより１ｎｍ〜５ｎｍの薄膜アモルファスＳｉを全面に形成し、サイドウオールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のアモルファスＳｉは基板と共に酸化させトンネル酸化膜を形成する工程；及びリンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；を有することを特徴とする半導体素子の製造方法である。
【０００８】
＜４＞ Ｓｉ基板表面に、熱酸化膜、リンドープＰｏ１ｙ−Ｓｉ、ＣＶＤ一酸化膜、及びＣＶＤ−ＳｉＮ膜を順次成膜し、熱酸化膜が全面に残るようにＣＶＤ−酸化膜／ＣＶＤ−ＳｉＮ膜でキャップされたＰｏ１ｙ−Ｓｉコントロールゲート電極を形成する工程；ＳｉＮ膜を全面に堆積し、異方性ドライエッチングによりＣＶＤ−酸化膜／ＣＶＤ−ＳｉＮ膜でキャップされたＰｏ１ｙ−Ｓｉコントロールゲート電極の側壁にＳｉＮ膜サイドウォールを形成し、Ｓｉ基板上に残った前記熱酸化膜を除去する工程；ＬＰ−ＣＶＤ法で直接に、またはＬＰ−ＣＶＤ法と等方性ドライまたはウエットエッチングの組み合わせにより１ｎｍ〜５ｎｍの薄膜アモルファスＳｉを全面に形成し、サイドウオールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のアモルファスＳｉは基板と共に酸化させトンネル酸化膜を形成する工程；及びリンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；を有することを特徴とする半導体素子の製造方法である。
【０００９】
＜５＞ Ｓｉ基板表面に、熱酸化膜、リンドープＰｏ１ｙ−Ｓｉ、ＷＳｉｘ膜、ＣＶＤ−酸化膜、ＣＶＤ−ＳｉＮ膜を順次成膜し、熱酸化膜が全面に残るようにＣＶＤ−酸化膜／ＣＶＤ−ＳｉＮ膜でキャップされたＷＳｉｘポリサイドコントロールゲート電極を形成する工程；ＳｉＮ膜を全面に堆積し、異方性ドライエッチングによりＣＶＤ−酸化膜／ＣＶＤ−ＳｉＮ膜でキャップされたＷＳｉｘポリサイドコントロールゲート電極の側壁にＳｉＮ膜サイドウォールを形成し、Ｓｉ基板上に残った前記熱酸化膜を除去する工程；ＬＰ−ＣＶＤ法で直接に、またはＬＰ−ＣＶＤ法と等方性ドライエッチングまたはウエットエッチングの組み合わせにより１ｎｍ〜５ｎｍの薄膜アモルファスＳｉを全面に形成し、サイドウオールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のアモルファスＳｉは基板と共に酸化させトンネル酸化膜を形成する工程；及びリンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；を有することを特徴とする半導体素子の製造方法である。
【００１０】
＜６＞ Ｓｉ基板表面に、熱酸化膜を形成し、Ｐｏ１ｙ−Ｓｉ単層、Ｐｏ１ｙ−Ｓｉ／ＷＳｉｘ積層、またはＰｏ１ｙ−Ｓｉ／ＷＳｉｘ／ＮＳＧ／ＳｉＮ積層構造からなるコントロールゲートを形成する工程；ＳｉＮ膜および１ｎｍ〜５ｎｍの薄膜アモルファスＳｉ膜を順次形成し、異方性ドライエッチングによりアモルファスＳｉをエッチングしコントロールゲートの側壁にのみアモルファスＳｉを残す工程；異方性ドライエッチングによりＳｉＮ膜をエッチングしコントロールゲートの側壁にのみＳｉＮ膜を残し、希フッ酸でＳｉ基板上に残った前記熱酸化膜を除去し、サイドウォールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板を酸化させトンネル酸化膜を形成する工程；及びリンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；を有することを特徴とする半導体素子の製造方法である。
【００１１】
＜７＞ Ｓｉ基板表面に、熱酸化膜を形成し、Ｐｏ１ｙ−Ｓｉ単層、Ｐｏ１ｙ−Ｓｉ／ＷＳｉｘ積層、またはＰｏ１ｙ−Ｓｉ／ＷＳｉｘ／ＮＳＧ／ＳｉＮ積層構造からなるコントロールゲートを形成する工程；ＳｉＮ膜を全面に堆積し、異方性ドライエッチングによりコントロールゲート電極の側壁にＳｉＮ膜サイドウォールを形成し、Ｓｉ基板上に残った前記熱酸化膜を希フッ酸により除去し、ＳｉＨ4を材料ガスとしたＣＶＤ法によりＳｉ基板上に１ｎｍ〜５ｎｍの薄膜エピタキシャルＳｉ膜、およびサイドウオールＳｉＮ膜上には薄膜アモルファスＳｉ膜を堆積しサイドウォールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のエピタキシャルＳｉは基板と共に酸化させトンネル酸化膜を形成する工程；及びリンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；を有することを特徴とする半導体素子の製造方法である。
【００１２】
＜８＞ Ｓｉ基板表面に、熱酸化膜を形成し、Ｐｏ１ｙ−Ｓｉ単層、Ｐｏ１ｙ−Ｓｉ／ＷＳｉｘ積層、またはＰｏ１ｙ−Ｓｉ／ＷＳｉｘ／ＮＳＧ／ＳｉＮ積層構造からなるコントロールゲートを形成する工程；ＳｉＮ膜を全面に堆積し、異方性ドライエッチングによりコントロールゲート電極の側壁にＳｉＮ膜サイドウオールを形成し、Ｓｉ基板上に残った前記熱酸化膜を除去し、ＳｉＨ2Ｃ１2を材料ガスとしたＣＶＤ法によりＳｉ基板上に選択的にエピタキシャルＳｉ膜を堆積する工程；ＳｉＨ4を材料ガスとしたＣＶＤ法によりエピタキシャルＳｉ上に１ｍｍ〜５ｍｍの薄膜エピタキシャルまたはアモルファスＳｉを堆積し、サイドウオールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、エピタキシャルＳｉ膜上のエピタキシャルまたはアモルファスＳｉを下地エピタキシャルＳｉまたはＳｉ基板／エピタキシャルＳｉと共に酸化させトンネル酸化膜を形成する工程；及びリンドープＰｏｌｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏｌｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；を有することを特徴とする半導体素子の製造方法である。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
図２に本発明を適用した半導体素子の製造方法の第１の実施形態の工程図を示す。本実施形態における半導体素子は、Ｓｉ基板１０の表面に、熱酸化膜１１、Ｐｏ１ｙ−Ｓｉコントロールゲート１２を堆積している。そして、従来の技術で説明した図１０と同様に、Ｐｏ１ｙ−Ｓｉコントロールゲート１２の側壁にサイドウォールＳｉＮ膜１３ａを形成し（図２（ａ））、その上全面にＬＰ−ＣＶＤ法によりアモルファスＳｉ１４を３ｎｍ堆積する（図２（ｂ））。この薄膜のアモルファスＳｉ膜１４は、例えば図１２に示すように、５２５℃，ＳｉＨ4＝２５０ｃｃｍ、２６．６６Ｐａ（０．２０Ｔｏｒｒ）の条件下、約１２分で得られる。次に、８５０℃、Ｗｅｔ条件でこのアモルファスＳｉ膜１４とＳｉ基板１０とを合わせて酸化させ、トータル９ｎｍの熱酸化膜（トンネル酸化膜：１４ａ）を形成させる。その際、側壁ＳｉＮ膜１３ａ上のアモルファスＳｉ膜１４も同時にすべて酸化され約６ｎｍのＴｏｐ酸化膜が形成される。従って、所望のトンネル酸化膜１４ａとＣＧ−ＦＧ絶縁膜１５が同時に形成される（図２（ｃ））。最後に、リンドープＰｏ１ｙ−Ｓｉ膜１６を１３０ｎｍ堆積し、異方性ドライエッチングによりサイドウオールＰｏ１ｙ−Ｓｉフローティングゲート１６を形成する（図２（ｄ））。
【００１４】
以上のように、第１の実施形態によれば、ＬＰ−ＴＥＯＳ ＮＳＧ膜ではなく、アモルファスＳｉ１４の熱酸化膜と基板Ｓｉ１０の熱酸化膜をトンネル酸化膜１４ａとして利用できるため、トンネル酸化膜の信頼性が向上する。また、ＣＧ−ＦＧ絶縁膜１５のＴｏｐ酸化膜にもアモルファスＳｉ１４の熱酸化膜が使えるため信頼性の高いＣＧ−ＦＧ絶縁膜が得ることができる。以上のように、サイドウォールフローティングゲート型フラッシュメモリセルの高品質、高信頼性のトンネル酸化膜およびＣＧ−ＦＧ絶縁膜が同時に形成することができる。
【００１５】
図３に、本発明を適用した半導体素子の製造方法の第２の実施形態の工程図の１部を示し、第１の実施形態と実質的に同一構成要素には同一の符号を付している。第１の実施形態に示したような薄膜のアモルファスＳｉ膜が形成できない場合は、次のような方法を用いることができる。第１の実施形態と同様、Ｐｏ１ｙ−Ｓｉコントロールゲート１２の側壁にＳｉＮ膜１３ａを形成し、全面にＬＰ−ＣＶＤ法によりアモルファスＳｉ膜１４を厚めに、例えば６ｎｍ堆積する（図３（ａ））。その後、等方性ドライエッチングまたはウェットエッチング（例えばＴＭＡＨ溶液）により、アモルファスＳｉ膜を均一にエッチングしアモルファスＳｉ膜を例えば３ｎｍ残しアモルファスＳｉ膜１４’を形成する（図３（ｂ））。その後は、第１の実施形態と同じ方法で、トンネル酸化膜とＣＧ−ＦＧ絶縁膜のＴｏｐ酸化膜を同時に形成する。
【００１６】
以上のように、第２の実施形態によれば、ＬＰ−ＣＶＤ法で直接、所望の薄膜アモルファスＳｉ膜が形成できない場合でも、少々厚めのアモルファスＳｉ膜１４の堆積と等方性エッチングとの組み合わせにより、所望の薄膜アモルファスＳｉ層１４ａが形成でき、第１の実施形態と同様、高品質、高信頼性の、サイドウオールフローティングゲート型フラッシュメモリセルのトンネル酸化膜およびＣＧ−ＦＧ絶縁膜の同時形成が可能となる。
【００１７】
図４に、本発明を適用した半導体素子の製造方法の第３の実施形態の工程図の１部を示し、第１の実施形態と実質的に同一構成要素には同一の符号を付している。前記第１、第２の実施形態では、単層のＰｏ１ｙ−Ｓｉコントロールゲートであったが、本実施形態はＰｏ１ｙ−Ｓｉコントロールゲート表面にＷＳｉｘポリサイドコントロールゲートを積層している。Ｐ型Ｓｉ基板１０表面に、熱酸化膜１１を５．５ｎｍ、リンドープＰｏ１ｙ−Ｓｉ１２を１６０ｎｍ、ＷＳｉｘ２０を１００ｎｍ順次形成し、微細加工技術によりＷＳｉｘポリサイドコントロールゲート電極を形成する。この場合、酸化膜１１は全面に残すようにエッチングする。そこに、ＬＰ−ＣＶＤ法によりＳｉＮ膜を７ｎｍ堆積する。この場合、ＩＳＮは行わない方が好ましい。何故なら高温のＩＳＮではＷＳｉｘ膜中のＷがＳｉＮ膜に拡散し、ＳｉＮ膜の信頼性を劣化させるからである。次に、酸化膜との選択比の高い異方性ドライエッチングにより、リンドープＰｏ１ｙ−Ｓｉ１２とＷＳｉｘポリサイドゲート電極２０の側壁にのみＳｉＮ膜１３ａを残す。ＷＳｉｘポリサイドゲート電極２０下以外に残った酸化膜１１は希フッ酸で除去する（図４（ａ））。ここまでは従来技術における（図１０で説明）、Ｐｏ１ｙ−Ｓｉコントロールゲート２０２がＷＳｉｘポリサイドコントロールゲートに置き換わっただけである（詳細は図１０（ａ）〜（ｃ）を参照）。次に、第１の実施形態または第２の実施形態で示したような方法で薄膜のアモルファスＳｉ膜１４を３ｎｍ形成する（図４（ｂ））。その後は第１の実施形態同様、８５０℃、Ｗｅｔ酸化によりアモルファスＳｉ膜の熱酸化膜をべ一スとしたトンネル酸化膜とＣＧ−ＦＧ絶縁膜を同時に形成し、リンドープＰｏ１ｙ−Ｓｉ膜堆積とその異方性ドライエッチングによりサイドウォールＰｏ１ｙ−Ｓｉフローティングゲートを形成する（図２参照）。
【００１８】
以上のように、第３の実施形態によれば、ＷＳｉｘポリサイドコントロールゲート電極に対しても、アモルファスＳｉ１４の熱酸化膜とＳｉ基板１０の熱酸化膜をトンネル酸化膜として利用できるため、トンネル酸化膜の信頼性が向上する。また、ＣＧ−ＦＧ絶縁膜のＴｏｐ酸化膜にもアモルファスＳｉ１４の熱酸化膜が使えるため信頼性の高いＣＧ−ＦＧ絶縁膜が得ることができる。以上のように、サイドウォールフローティングゲート型フラッシュメモリセルの高品質、高信頼性のトンネル酸化膜およびＣＧ−ＦＧ絶縁膜がＷＳｉｘポリサイドコントロールゲート電極にも対しても同時に形成でき、ＷＳｉｘポリサイドコントロールゲート電極をもつデバイスヘの混載が可能となる。
【００１９】
図５に、本発明を適用した半導体素子の製造方法の第４の実施形態の工程の１部を示し、第１の実施形態と実質的に同一構成要素には同一の符号を付している。第１、２の実施形態ではＰｏ１ｙ−Ｓｉコントロールゲートを用いた例で示したが、微細加工上Ｐｏ１ｙ−Ｓｉの上にハードマスクをすることが多い。ハードマスクとしてはＳｉＮ膜やＮＳＧ膜、或いはこれらの積層膜を用いる。Ｐ型Ｓｉ基板１０の表面に、熱酸化膜１１を５．５ｎｍ、Ｐｏ１ｙ−Ｓｉ膜１２を１６０ｎｍ、Ｐ−ＴＥＯＳ ＮＳＧ膜２１を１００ｎｍ、Ｐ−ＳｉＮ膜２２を１００ｎｍ順次形成し、微細加工技術によりコントロールゲートを形成する。この際、酸化膜１１は全面に残るようにする。次に、従来技術と同様（図１０（ａ）〜（ｃ）参照）、ＬＰ−ＣＶＤ法によりＳｉＮ膜を７ｎｍ全面に堆積し、酸化膜との選択比が高い異方性ドライエッチングでコントロールゲートの側壁にのみＳｉＮ膜１３ａを残す。残ったＳｉ基板１０上の酸化膜は希フッ酸で除去する（図５（ａ））。次に、第１、２の実施形態と同じ方法で薄膜のアモルファスＳｉ膜１４を形成し（図５（ｂ））、熱酸化によりトンネル酸化膜とＣＧ−ＦＧ絶縁膜のＴｏｐ酸化膜を同時に形成する。
【００２０】
以上のように、第４の実施形態によれば、アモルファスＳｉ１４の熱酸化膜とＳｉ基板１０の熱酸化膜をトンネル酸化膜として利用できるため、トンネル酸化膜の信頼性が向上する。また、ＣＧ−ＦＧ絶縁膜のＴｏｐ酸化膜にもアモルファスＳｉ１４の熱酸化膜が使えるため信頼性の高いＣＧ−ＦＧ絶縁膜が得ることができる。以上のように、Ｐ−ＴＥＯＳ ＮＳＧ膜２１／Ｐ−ＳｉＮ膜２２をハードマスクに用いたＰｏ１ｙ−Ｓｉコントロールゲートのサイドウオールフローティングゲート型フラッシュメモリセル対応の高品質、高信頼性のトンネル酸化膜およびＣＧ−ＦＧ絶縁膜が同時に形成できる。
【００２１】
図６に、本発明を適用した半導体素子の製造方法の第５の実施形態の工程の１部を示し、第１の実施形態と実質的に同一構成要素には同一の符号を付している。第３の実施形態ではＷＳｉｘポリサイドコントロールゲートを用いた例で示したが、微細加工上ＷＳｉｘの上にハードマスクを使用することが多い。ハードマスクとしてはＳｉＮ膜やＮＳＧ膜、或いはこれらの積層膜を用いる。Ｐ型Ｓｉ基板１０の表面に、熱酸化膜１１を５．５ｎｍ、Ｐｏ１ｙ−Ｓｉ膜１２を１６０ｎｍ、ＷＳｉｘ膜２０を１００ｎｍ、Ｐ−ＴＥＯＳ ＮＳＧ膜２１を１００ｎｍ、Ｐ−ＳｉＮ膜２２を１００ｎｍ順次形成し、微細加工技術によりコントロールゲートを形成する。この際、ゲート酸化膜（熱酸化膜）１１は全面に残るようにする。次に、従来技術と同様（図１０（ａ）〜（ｃ）参照）、ＬＰ−ＣＶＤ法によりＳｉＮ膜を７ｎｍ全面に堆積し、異方性ドライエッチングでコントロールゲートの側壁にのみＳｉＮ膜１３ａを残し、Ｓｉ基板１０上に残った酸化膜は希フッ酸で除去する（図６（ａ））。次に、第１、２の実施形態と同じ方法で薄膜のアモルファスＳｉ膜１４を形成し（図６（ｂ））、熱酸化によりトンネル酸化膜とＣＧ−ＦＧ絶縁膜のＴｏｐ酸化膜を同時に形成する。
【００２２】
以上のように、第５の実施形態によれば、アモルファスＳｉ１４の熱酸化膜とＳｉ基板１０の熱酸化膜をトンネル酸化膜として利用できるため、トンネル酸化膜の信頼性が向上する。また、ＣＧ−ＦＧ絶縁膜のＴｏｐ酸化膜にもアモルファスＳｉ１４の熱酸化膜が使えるため信頼性の高いＣＧ−ＦＧ絶縁膜が得ることができる。以上のように、Ｐ−ＴＥＯＳ ＮＳＧ膜２１／Ｐ−ＳｉＮ膜２２をハードマスクに用いたＷＳｉｘポリサイドコントロールゲートのサイドウオールフローティングゲート型フラッシュメモリセル対応の高品質、高信頼性のトンネル酸化膜およびＣＧ−ＦＧ絶縁膜が同時に形成できる。
【００２３】
図７に、本発明を適用した半導体素子の製造方法の第６の実施形態の工程図の１部を示す。これまでの実施形態同様、まずＰｏ１ｙ−Ｓｉ単層、Ｐｏ１ｙ−Ｓｉ／ＷＳｉｘ積層、またはＰｏ１ｙ−Ｓｉ／ＷＳｉｎ−ＴＥＯＳ ＮＳＧ／Ｐ−ＳｉＮ積層構造からなるコントロールゲート１２を形成する。その際、ゲート酸化膜１１は全面に残るようにする。ＬＰ−ＣＶＤ法によりＳｉＮ膜２３を７ｎｍ、アモルファスＳｉ膜1４を３ｎｍ順次堆積し（図７（ａ））、ＳｉＮとの選択比が高い異方性ドライエッチング条件によりアモルファスＳｉ1４をエッチングしコントロールゲート１２の側壁にのみアモルファスＳｉ１４’を残す（図７（ｂ））。引き続き、酸化膜との選択比が高い異方性ドライエッチング条件にてＳｉＮ膜２３をエッチングしコントロールゲート１２の側壁にのみＳｉＮ２３ａを残す（図７（ｃ））。次に、希フッ酸に浸しＳｉ基板１０上に残った酸化膜１１を除去し（図７（ｄ））、例えば８５０℃，Ｗｅｔ条件にてＳｉ基板１０を酸化させ９ｎｍのトンネル酸化膜３０を形成する（図７（ｅ））。この際、サイドウォールＳｉＮ膜２３ａ上のアモルファスＳｉ１４’は完全に酸化され、約６ｎｍのＴｏｐ酸化膜３１となる（図７（ｅ））。最後に、リンドープＰｏ１ｙ−Ｓｉ膜を１３０ｎｍ堆積し、異方性ドライエッチングによりサイドウオール状のフローティングゲート１６を形成する（図７（ｆ））。
【００２４】
以上のように、第６の実施形態によれば、トンネル酸化膜としてＳｉ基板１０の熱酸化膜を１００％利用できるようにしたので、さらに信頼性の高いトンネル酸化膜が得られる。
【００２５】
図８に、本発明を適用した半導体素子の製造方法の第７の実施形態の工程図の１部を示し、第１の実施形態と実質的に同一構成要素には同一の符号を付している。これまでの実施形態と同様に、まずＰｏ１ｙ−Ｓｉ単層、Ｐｏ１ｙ−Ｓｉ／ＷＳｉｘ積層、またはＰｏ１ｙ−Ｓｉ／ＷＳｉｘ／Ｐ−ＴＥＯＳＮＳＧｌＰ−ＳｉＮ積層構造からなるコントロールゲート１２を形成する。その際、ゲート酸化膜１１は全面に残るようにする。次に、ＬＰ−ＣＶＤ法によりＳｉＮ膜を全面に堆積し、酸化膜との選択比が高い異方性ドライエッチングによりコントロールゲート１２の側壁にのみＳｉＮ膜１３ａを残す。Ｓｉ基板１０上に残った酸化膜１１は希フッ酸で除去する。次に、ＳｉＨ4を材料ガスとしたＣＶＤ法により、Ｓｉ基板１０上にエピタキシャルＳｉ膜３１を３ｎｍ堆積させる。その際、コントロールゲート１２の側壁のＳｉＮ膜１３ａ上にはアモルファスＳｉ膜１４’、コントロールゲート１２上には最上層の膜種によりアモルファスＳｉ膜またはＰｏ１ｙ−Ｓｉ膜（３３）がほぼ３ｎｍ堆積する（図８（ａ））。次に、例えば８５０℃、Ｗｅｔ条件にて、Ｓｉ基板１０上に堆積したエピタキシャルＳｉ３１をＳｉ基板１０と共に酸化させ、９ｎｍのトンネル酸化膜３１’を形成する。その際、コントロールゲート１２上および側壁のＰｏ１ｙまたはアモルファスＳｉ膜はすべて酸化され約６ｎｍの酸化膜が形成される（図８（ｂ））。最後に、リンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりサイドウォール状のフローティングゲート１６を形成する（図８（ｃ））。
【００２６】
以上ように、第７の実施形態によれば、Ｓｉ基板１０上にエピタキシャルＳｉ３１を成長させ、基板と共に酸化することで、所望の膜厚のトンネル酸化膜を形成しているため、信頼性の高いトンネル酸化膜が得られる。
【００２７】
図９に、本発明を適用した半導体素子の製造方法の第８の実施形態の工程図の１部を示し、第１の実施形態と実質的に同一構成要素には同一の符号を付している。これまでの実施形態同様、まずＰｏ１ｙ−Ｓｉ単層、Ｐｏ１ｙ−Ｓｉ／ＷＳｉｘ積層、またはＰｏ１ｙ−Ｓｉ／ＷＳｉｘ／Ｐ−ＴＥＯＳ ＮＳＧ／Ｐ−ＳｉＮ積層構造からなるコントロールゲート１２を形成する。その際、ゲート酸化膜１１は全面に残るようにする。次に、ＬＰ−ＣＶＤ法によりＳｉＮ膜を全面に堆積し、酸化膜との選択比が高い異方性ドライエッチングによりコントロールゲート１２の側壁にのみＳｉＮ膜１３ａを残す。Ｓｉ基板１０上に残った酸化膜１１は希フッ酸で除去する。次に、ＳｉＨ2Ｃ１2を材料ガスとしたＣＶＤ法によりＳｉ基板１０上に選択的にエピタキシャルＳｉ膜３１を堆積させる。次に、ＳｉＨ4を材料ガスとしたＣＶＤ法のより全面に（非選択的に）Ｓｉを堆積する。この際、コントロールゲート１２の側壁のＳｉＮ膜１３ａ上はアモルファスＳｉ膜１４となるが、最初に堆積したエピタキシャルＳｉ３１上は条件によってはアモルファスＳｉであったりエピタキシャルＳｉであったりするがどちらでも構わない（図９（ａ））。次に、例えば８５０℃、Ｗｅｔ条件にて、堆積したＳｉ層（３１、１４）を酸化膜３４に変える（図９（ｂ））。この際、コントロールゲート１２側壁のアモルファスＳｉ層３３はすべて酸化させ、Ｓｉ基板１０上のＳｉ層（３１、１４）は酸化時間により、様々な酸化膜厚に仕上げることができる（図９（ｂ’）（ｂ’’）参照）。最後に、リンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりサイドウオール状のフローティングゲート１６を形成する（図９（ｃ））。
【００２８】
以上のように、第８の実施形態によれば、Ｓｉ基板１０上に選択的にエピタキシャルＳｉ３１を成長させ、基板表面を嵩上げしたために、トンネル酸化膜と基板との界面の位置を自由に制御でき、新しいデバイス形成が可能となる。
【００２９】
【発明の効果】
本発明によれば、サイドウォールフローティングゲート型フラッシュメモリセルにおいて、信頼性の高いトンネル酸化膜およびＣＧ−ＦＧ絶縁膜を同時に形成することができる半導体素子の製造方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の半導体素子の製造方法により得られる半導体素子の模式断面図である。
【図２】 本発明の半導体素子の製造方法の第１の実施形態の工程の一部を示す工程図である。
【図３】 本発明の半導体素子の製造方法の第２の実施形態の工程の一部を示す工程図である。
【図４】 本発明の半導体素子の製造方法の第３の実施形態の工程の一部を示す工程図である。
【図５】 本発明の半導体素子の製造方法の第４の実施形態の工程の一部を示す工程図である。
【図６】 本発明の半導体素子の製造方法の第５の実施形態の工程の一部を示す工程図である。
【図７】 本発明の半導体素子の製造方法の第６の実施形態の工程の一部を示す工程図である。
【図８】 本発明の半導体素子の製造方法の第７の実施形態の工程の一部を示す工程図である。
【図９】 本発明の半導体素子の製造方法の第８の実施形態の工程の一部を示す工程図である。
【図１０】 従来の半導体素子の製造方法の工程の一部を示す工程図である。
【図１１】 ＬＰ−ＴＥＯＳ ＮＳＧ膜と熱酸化膜のＴＤＤＢ特性を示すグラフである。
【図１２】 ＬＰ−ＣＶＤ法による薄膜アモルファスＳｉの堆積速度を示すグラフである。
【符号の説明】
１０ Ｓｉ基板
１１ 熱酸化膜
１２ Ｐｏ１ｙ−Ｓｉコントロールゲート
１３ａ サイドウォールＳｉＮ膜
１４ アモルファスＳｉ（膜）
１４ａ トンネル酸化膜
１５ ＣＧ−ＦＧ絶縁膜
１６ リンドープＰｏ１ｙ−Ｓｉ膜
２０ ＷＳｉｘ膜
２１ Ｐ−ＴＥＯＳ ＮＳＧ膜
２２ Ｐ−ＳｉＮ膜
２３ ＳｉＮ膜
３１ エピタキシャルＳｉ膜
３３ Ｐｏ１ｙ−Ｓｉ膜
３４ 酸化膜
２００ Ｓｉ基板
２０１ 熱酸化膜
２０２ Ｐｏ１ｙ−Ｓｉコントロールゲート
２０３ ＳｉＮ膜
２０４ 熱酸化膜
２０５ ＮＦＧ膜
２０６ トンネル酸化膜
２０７ ＣＧ−ＦＧ絶縁膜
２０８ Ｐｏｌｙ−Ｓｉサイドウォールフローティングゲート
Claims (8)
- Ｓｉ基板表面に、熱酸化膜、及びリンドープＰｏ１ｙ−Ｓｉを順次成膜し、前記熱酸化膜が全面に残るようにＰｏ１ｙ−Ｓｉコントロールゲート電極を形成する工程；
ＳｉＮ膜を全面に堆積し、異方性ドライエッチングにより、前記Ｐｏ１ｙ−Ｓｉコントロールゲート電極の側壁にサイドウォールＳｉＮ膜を形成し、Ｓｉ基板上に残った前記熱酸化膜を除去する工程；
１ｎｍ〜５ｎｍの薄膜アモルファスＳｉを全面に堆積し、前記サイドウォールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のアモルファスＳｉを基板と共に酸化させトンネル酸化膜を形成する工程；及び
リンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；
を有することを特徴とする半導体素子の製造方法。 - Ｓｉ基板表面に、熱酸化膜、及びリンドープＰｏ１ｙ−Ｓｉを順次成膜し、熱酸化膜が全面に残るようにＰｏ１ｙ−Ｓｉコントロールゲート電極を形成する工程；
ＳｉＮ膜を全面に堆積し、異方性ドライエッチングにより、前記Ｐｏ１ｙ−Ｓｉコントロールゲート電極の側壁にサイドウオールＳｉＮ膜を形成し、Ｓｉ基板上に残った前記熱酸化膜を除去する工程；
５ｎｍ〜１２ｎｍのアモルファスＳｉを全面に堆積し、等方性のドライエッチング又はウエットエッチングで前記アモルファスＳｉが１ｎｍ〜５ｎｍ残るようにエッチングし、サイドウオールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のアモルファスＳｉは基板と共に酸化させトンネル酸化膜を形成する工程；及び
リンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；
を有することを特徴とする半導体素子の製造方法。 - Ｓｉ基板表面に、熱酸化膜、リンドープＰｏ１ｙ−Ｓｉ、及びＷＳｉｘ膜を順次成膜し、熱酸化膜が全面に残るようにＷＳｉｘポリサイドコントロールゲート電極を形成する工程；
ＳｉＮ膜を全面に堆積し、異方性ドライエッチングによりＷＳｉｘポリサイドコントロールゲート電極の側壁にＳｉＮ膜サイドウオールを形成し、Ｓｉ基板上に残った前記熱酸化膜を除去する工程；
ＬＰ−ＣＶＤ法で直接に、またはＬＰ−ＣＶＤ法と等方性ドライまたはウエットエッチングの組み合わせにより１ｎｍ〜５ｎｍの薄膜アモルファスＳｉを全面に形成し、サイドウオールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のアモルファスＳｉは基板と共に酸化させトンネル酸化膜を形成する工程；及び
リンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；
を有することを特徴とする半導体素子の製造方法。 - Ｓｉ基板表面に、熱酸化膜、リンドープＰｏ１ｙ−Ｓｉ、ＣＶＤ一酸化膜、及びＣＶＤ−ＳｉＮ膜を順次成膜し、熱酸化膜が全面に残るようにＣＶＤ−酸化膜／ＣＶＤ−ＳｉＮ膜でキャップされたＰｏ１ｙ−Ｓｉコントロールゲート電極を形成する工程；
ＳｉＮ膜を全面に堆積し、異方性ドライエッチングによりＣＶＤ−酸化膜／ＣＶＤ−ＳｉＮ膜でキャップされたＰｏ１ｙ−Ｓｉコントロールゲート電極の側壁にＳｉＮ膜サイドウォールを形成し、Ｓｉ基板上に残った前記熱酸化膜を除去する工程；
ＬＰ−ＣＶＤ法で直接に、またはＬＰ−ＣＶＤ法と等方性ドライまたはウエットエッチングの組み合わせにより１ｎｍ〜５ｎｍの薄膜アモルファスＳｉを全面に形成し、サイドウオールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のアモルファスＳｉは基板と共に酸化させトンネル酸化膜を形成する工程；及び
リンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；
を有することを特徴とする半導体素子の製造方法。 - Ｓｉ基板表面に、熱酸化膜、リンドープＰｏ１ｙ−Ｓｉ、ＷＳｉｘ膜、ＣＶＤ−酸化膜、ＣＶＤ−ＳｉＮ膜を順次成膜し、熱酸化膜が全面に残るようにＣＶＤ−酸化膜／ＣＶＤ−ＳｉＮ膜でキャップされたＷＳｉｘポリサイドコントロールゲート電極を形成する工程；
ＳｉＮ膜を全面に堆積し、異方性ドライエッチングによりＣＶＤ−酸化膜／ＣＶＤ−ＳｉＮ膜でキャップされたＷＳｉｘポリサイドコントロールゲート電極の側壁にＳｉＮ膜サイドウォールを形成し、Ｓｉ基板上に残った前記熱酸化膜を除去する工程；
ＬＰ−ＣＶＤ法で直接に、またはＬＰ−ＣＶＤ法と等方性ドライエッチングまたはウエットエッチングの組み合わせにより１ｎｍ〜５ｎｍの薄膜アモルファスＳｉを全面に形成し、サイドウオールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のアモルファスＳｉは基板と共に酸化させトンネル酸化膜を形成する工程；及び
リンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；
を有することを特徴とする半導体素子の製造方法。 - Ｓｉ基板表面に、熱酸化膜を形成し、Ｐｏ１ｙ−Ｓｉ単層、Ｐｏ１ｙ−Ｓｉ／ＷＳｉｘ積層、またはＰｏ１ｙ−Ｓｉ／ＷＳｉｘ／ＮＳＧ／ＳｉＮ積層構造からなるコントロールゲートを形成する工程；
ＳｉＮ膜および１ｎｍ〜５ｎｍの薄膜アモルファスＳｉ膜を順次形成し、異方性ドライエッチングによりアモルファスＳｉをエッチングしコントロールゲートの側壁にのみアモルファスＳｉを残す工程；
異方性ドライエッチングによりＳｉＮ膜をエッチングしコントロールゲートの側壁にのみＳｉＮ膜を残し、希フッ酸でＳｉ基板上に残った前記熱酸化膜を除去し、サイドウォールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板を酸化させトンネル酸化膜を形成する工程；及び
リンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；
を有することを特徴とする半導体素子の製造方法。 - Ｓｉ基板表面に、熱酸化膜を形成し、Ｐｏ１ｙ−Ｓｉ単層、Ｐｏ１ｙ−Ｓｉ／ＷＳｉｘ積層、またはＰｏ１ｙ−Ｓｉ／ＷＳｉｘ／ＮＳＧ／ＳｉＮ積層構造からなるコントロールゲートを形成する工程；
ＳｉＮ膜を全面に堆積し、異方性ドライエッチングによりコントロールゲート電極の側壁にＳｉＮ膜サイドウォールを形成し、Ｓｉ基板上に残った前記熱酸化膜を希フッ酸により除去し、ＳｉＨ4を材料ガスとしたＣＶＤ法によりＳｉ基板上に１ｎｍ〜５ｎｍの薄膜エピタキシャルＳｉ膜、およびサイドウオールＳｉＮ膜上には薄膜アモルファスＳｉ膜を堆積しサイドウォールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、Ｓｉ基板上のエピタキシャルＳｉは基板と共に酸化させトンネル酸化膜を形成する工程；及び
リンドープＰｏ１ｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏ１ｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；
を有することを特徴とする半導体素子の製造方法。 - Ｓｉ基板表面に、熱酸化膜を形成し、Ｐｏ１ｙ−Ｓｉ単層、Ｐｏ１ｙ−Ｓｉ／ＷＳｉｘ積層、またはＰｏ１ｙ−Ｓｉ／ＷＳｉｘ／ＮＳＧ／ＳｉＮ積層構造からなるコントロールゲートを形成する工程；
ＳｉＮ膜を全面に堆積し、異方性ドライエッチングによりコントロールゲート電極の側壁にＳｉＮ膜サイドウオールを形成し、Ｓｉ基板上に残った前記熱酸化膜を除去し、ＳｉＨ2Ｃ１2を材料ガスとしたＣＶＤ法によりＳｉ基板上に選択的にエピタキシャルＳｉ膜を堆積する工程；
ＳｉＨ4を材料ガスとしたＣＶＤ法によりエピタキシャルＳｉ上に１ｍｍ〜５ｍｍの薄膜エピタキシャルまたはアモルファスＳｉを堆積し、サイドウオールＳｉＮ膜上のアモルファスＳｉを全部酸化させると同時に、エピタキシャルＳｉ膜上のエピタキシャルまたはアモルファスＳｉを下地エピタキシャルＳｉまたはＳｉ基板／エピタキシャルＳｉと共に酸化させトンネル酸化膜を形成する工程；及び
リンドープＰｏｌｙ−Ｓｉ膜を堆積し、異方性ドライエッチングによりＰｏｌｙ−Ｓｉサイドウオールフローティングゲートを形成する工程；
を有することを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001344111A JP3914034B2 (ja) | 2001-11-09 | 2001-11-09 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001344111A JP3914034B2 (ja) | 2001-11-09 | 2001-11-09 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003152113A JP2003152113A (ja) | 2003-05-23 |
| JP3914034B2 true JP3914034B2 (ja) | 2007-05-16 |
Family
ID=19157680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001344111A Expired - Fee Related JP3914034B2 (ja) | 2001-11-09 | 2001-11-09 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3914034B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100609942B1 (ko) | 2004-01-09 | 2006-08-08 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 셀의 제조 방법 |
| KR100650369B1 (ko) * | 2004-10-01 | 2006-11-27 | 주식회사 하이닉스반도체 | 폴리실리콘부유측벽을 갖는 비휘발성메모리장치 및 그제조 방법 |
-
2001
- 2001-11-09 JP JP2001344111A patent/JP3914034B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2003152113A (ja) | 2003-05-23 |
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| S111 | Request for change of ownership or part of ownership |
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|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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