JPH10335500A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10335500A JPH10335500A JP9147844A JP14784497A JPH10335500A JP H10335500 A JPH10335500 A JP H10335500A JP 9147844 A JP9147844 A JP 9147844A JP 14784497 A JP14784497 A JP 14784497A JP H10335500 A JPH10335500 A JP H10335500A
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Abstract
(57)【要約】
【課題】 本発明は、ゲート絶縁膜となるＣＶＤ酸化膜
の膜厚増加を容易に阻止でき、各セルトランジスタの特
性の劣化やばらつきを抑制し、歩留まり及び信頼性の向
上を図る。 【解決手段】 多結晶シリコン層２３ａを表面上に有す
る半導体基板に対し、ＣＶＤ法により、多結晶シリコン
層２３ａ上にＣＶＤ酸化膜２４を形成する工程と、耐酸
化性雰囲気中の熱処理により、ＣＶＤ酸化膜の表面、及
びＣＶＤ酸化膜と多結晶シリコン層との界面の両者に同
時に耐酸化性層２４ｘ，２４ｙを形成する工程とを含ん
でいる半導体装置の製造方法。
の膜厚増加を容易に阻止でき、各セルトランジスタの特
性の劣化やばらつきを抑制し、歩留まり及び信頼性の向
上を図る。 【解決手段】 多結晶シリコン層２３ａを表面上に有す
る半導体基板に対し、ＣＶＤ法により、多結晶シリコン
層２３ａ上にＣＶＤ酸化膜２４を形成する工程と、耐酸
化性雰囲気中の熱処理により、ＣＶＤ酸化膜の表面、及
びＣＶＤ酸化膜と多結晶シリコン層との界面の両者に同
時に耐酸化性層２４ｘ，２４ｙを形成する工程とを含ん
でいる半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート絶縁膜を有
する半導体装置の製造方法に係り、特に、積層構造のゲ
ート絶縁膜における最下層の酸化膜の膜厚増加を阻止
し、その酸化膜上の窒化膜の膜質を向上させ、歩留まり
や信頼性を向上し得る半導体装置の製造方法に関する。
する半導体装置の製造方法に係り、特に、積層構造のゲ
ート絶縁膜における最下層の酸化膜の膜厚増加を阻止
し、その酸化膜上の窒化膜の膜質を向上させ、歩留まり
や信頼性を向上し得る半導体装置の製造方法に関する。
【０００２】
【従来の技術】例えば、携帯電話や電子手帳等の小型の
電子機器では、高密度に集積化され、且つ低電力で駆動
可能な半導体装置が搭載されている。この種の半導体装
置としては、例えば、ＥＰＲＯＭ（紫外線消去／電気的
書込可能なＲＯＭ）やＥＥＰＲＯＭ（電気的書込／消去
可能なＲＯＭ）がある。ここで、ＥＰＲＯＭは、２層の
多結晶シリコン層を用いるスタック構造を有した不揮発
性のメモリである。なお、ＥＥＰＲＯＭもこれに類する
構造であるため、以下の説明は、ＥＰＲＯＭを例に挙げ
て述べる。
電子機器では、高密度に集積化され、且つ低電力で駆動
可能な半導体装置が搭載されている。この種の半導体装
置としては、例えば、ＥＰＲＯＭ（紫外線消去／電気的
書込可能なＲＯＭ）やＥＥＰＲＯＭ（電気的書込／消去
可能なＲＯＭ）がある。ここで、ＥＰＲＯＭは、２層の
多結晶シリコン層を用いるスタック構造を有した不揮発
性のメモリである。なお、ＥＥＰＲＯＭもこれに類する
構造であるため、以下の説明は、ＥＰＲＯＭを例に挙げ
て述べる。
【０００３】このような半導体装置は、高集積化に伴
い、各素子が著しく微細化されると共に、低電力駆動化
により、各素子のゲート絶縁膜が薄膜化されている。こ
の薄膜化は非常に重要であるため、半導体装置の製造の
際には、従前の熱酸化法に代えて、ＣＶＤ法によりゲー
ト絶縁膜が形成される。
い、各素子が著しく微細化されると共に、低電力駆動化
により、各素子のゲート絶縁膜が薄膜化されている。こ
の薄膜化は非常に重要であるため、半導体装置の製造の
際には、従前の熱酸化法に代えて、ＣＶＤ法によりゲー
ト絶縁膜が形成される。
【０００４】図８はＥＰＲＯＭにおけるセルトランジス
タ部の製造工程図である。図８（ａ）に示すように、選
択酸化法により、ｐ型シリコン基板１上に素子分離用の
フィールド酸化膜（図示せず）が選択的に形成される。
続いて、熱酸化法により、基板上全面に１０ｎｍ厚に熱
酸化膜の第１ゲート絶縁膜２が形成される。
タ部の製造工程図である。図８（ａ）に示すように、選
択酸化法により、ｐ型シリコン基板１上に素子分離用の
フィールド酸化膜（図示せず）が選択的に形成される。
続いて、熱酸化法により、基板上全面に１０ｎｍ厚に熱
酸化膜の第１ゲート絶縁膜２が形成される。
【０００５】次に、ＬＰ−ＣＶＤ法により、第１ゲート
絶縁膜２上に後工程でフローティングゲート電極３とな
る１００ｎｍ厚の多結晶シリコン層３ａが堆積され、し
かる後、多結晶シリコン層３ａ内に不純物としてリンが
熱拡散される。
絶縁膜２上に後工程でフローティングゲート電極３とな
る１００ｎｍ厚の多結晶シリコン層３ａが堆積され、し
かる後、多結晶シリコン層３ａ内に不純物としてリンが
熱拡散される。
【０００６】次に、ＬＰ−ＣＶＤ法により、多結晶シリ
コン層３ａ上に、６ｎｍ厚の第１のＣＶＤ酸化膜４が堆
積され、このＣＶＤ酸化膜４上に１０ｎｍ厚の窒化シリ
コン層５が堆積され、さらに窒化シリコン層５上に厚さ
５ｎｍの第２のＣＶＤ酸化膜６が堆積される。
コン層３ａ上に、６ｎｍ厚の第１のＣＶＤ酸化膜４が堆
積され、このＣＶＤ酸化膜４上に１０ｎｍ厚の窒化シリ
コン層５が堆積され、さらに窒化シリコン層５上に厚さ
５ｎｍの第２のＣＶＤ酸化膜６が堆積される。
【０００７】しかる後、酸化性雰囲気にて第２のＣＶＤ
酸化膜６が緻密化される。なお、第１のＣＶＤ酸化膜
４、窒化シリコン層５及び第２のＣＶＤ酸化膜５の三層
からなるＯＮＯ膜（インターポリ絶縁膜）７は、第２ゲ
ート絶縁膜を構成している。
酸化膜６が緻密化される。なお、第１のＣＶＤ酸化膜
４、窒化シリコン層５及び第２のＣＶＤ酸化膜５の三層
からなるＯＮＯ膜（インターポリ絶縁膜）７は、第２ゲ
ート絶縁膜を構成している。
【０００８】続いて、ＬＰ−ＣＶＤ法により、ＯＮＯ膜
７上に後工程でコントロールゲート電極８となる２００
ｎｍ厚の多結晶シリコン層８ａが堆積され、この多結晶
シリコン層８内に不純物としてリンが拡散される。
７上に後工程でコントロールゲート電極８となる２００
ｎｍ厚の多結晶シリコン層８ａが堆積され、この多結晶
シリコン層８内に不純物としてリンが拡散される。
【０００９】引き続き、多結晶シリコン層８上にフォト
レジストが塗布され、写真蝕刻法により、図８（ｂ）に
示すように、このフォトレジスト９が所望の形状にパタ
ーニングされる。
レジストが塗布され、写真蝕刻法により、図８（ｂ）に
示すように、このフォトレジスト９が所望の形状にパタ
ーニングされる。
【００１０】そして、パターニングされたフォトレジス
ト９をマスクとし、ドライエッチング法により、図８
（ｃ）に示すように、コントロールゲート用の多結晶シ
リコン層８ａ、ＯＮＯ膜７、及びフローティングゲート
用の多結晶シリコン層３ａがエッチング除去され、しか
る後、レジストパターン９が除去される。
ト９をマスクとし、ドライエッチング法により、図８
（ｃ）に示すように、コントロールゲート用の多結晶シ
リコン層８ａ、ＯＮＯ膜７、及びフローティングゲート
用の多結晶シリコン層３ａがエッチング除去され、しか
る後、レジストパターン９が除去される。
【００１１】次に、図８（ｄ）に示すように、酸化性雰
囲気により熱処理（後酸化）が施され、基板表面に酸化
膜１０が形成される。これにより、多結晶シリコン層８
ａからなるコントロールゲート電極８の形成が完了さ
れ、且つ多結晶シリコン層３ａからなるフローティング
ゲート電極３の形成が完了され、もって、ＥＰＲＯＭが
完成される。
囲気により熱処理（後酸化）が施され、基板表面に酸化
膜１０が形成される。これにより、多結晶シリコン層８
ａからなるコントロールゲート電極８の形成が完了さ
れ、且つ多結晶シリコン層３ａからなるフローティング
ゲート電極３の形成が完了され、もって、ＥＰＲＯＭが
完成される。
【００１２】
【発明が解決しようとする課題】しかしながら、以上の
ようなＥＰＲＯＭの製造方法には、以下に述べるような
問題がある。コントロールゲート電極８、ＯＮＯ膜７及
びフローティングゲート電極３を形成するため、図８
（ｃ）〜（ｄ）に示す酸化性雰囲気中にて後酸化を施す
工程において、第１のＣＶＤ酸化膜４とその下層の多結
晶シリコン層３ａとの界面にて側面から酸化剤が導入さ
れ、図９に示すように、この多結晶シリコン層３ａが酸
化されてバーズビーク部１１が発生する問題がある。な
お、これは一般に、ゲートバーズビーク酸化と呼ばれて
いる。
ようなＥＰＲＯＭの製造方法には、以下に述べるような
問題がある。コントロールゲート電極８、ＯＮＯ膜７及
びフローティングゲート電極３を形成するため、図８
（ｃ）〜（ｄ）に示す酸化性雰囲気中にて後酸化を施す
工程において、第１のＣＶＤ酸化膜４とその下層の多結
晶シリコン層３ａとの界面にて側面から酸化剤が導入さ
れ、図９に示すように、この多結晶シリコン層３ａが酸
化されてバーズビーク部１１が発生する問題がある。な
お、これは一般に、ゲートバーズビーク酸化と呼ばれて
いる。
【００１３】また、ＯＮＯ膜７にＣＶＤ酸化膜４を用い
た構成は、ＯＮＯ膜に熱酸化膜を用いた構成に比べ、フ
ローティングゲート電極３が酸化され易いという問題が
ある。また、酸化により、フローティングゲート電極３
の一部が酸化膜となると、実質的にＯＮＯ膜７の膜厚が
増加する現象が発生する。
た構成は、ＯＮＯ膜に熱酸化膜を用いた構成に比べ、フ
ローティングゲート電極３が酸化され易いという問題が
ある。また、酸化により、フローティングゲート電極３
の一部が酸化膜となると、実質的にＯＮＯ膜７の膜厚が
増加する現象が発生する。
【００１４】ＯＮＯ膜７（第２ゲート絶縁膜）の膜厚増
加は、ＥＰＲＯＭやＥＥＰＲＯＭ等の各セルトランジス
タにて、特性の劣化やばらつきをもたらす可能性があ
る。すなわち、図１０（ａ）に示す積層ゲート構造を有
するセルトランジスタにおいては、図１０（ｂ）及び次
式に示すように、セルトランジスタの動作特性（書込特
性あるいは書込／消去特性）を左右するフローティング
ゲート電極３の電圧ＶFGが、ＯＮＯ膜７の膜厚に依存す
るコントロールゲート・フローティングゲート間容量Ｃ
２と、第１ゲート絶縁膜２の膜厚に依存するフローティ
ングゲート・チャネル領域間容量Ｃ１との比率；Ｃ２／
（Ｃ１＋Ｃ２）により、決定されるからである。
加は、ＥＰＲＯＭやＥＥＰＲＯＭ等の各セルトランジス
タにて、特性の劣化やばらつきをもたらす可能性があ
る。すなわち、図１０（ａ）に示す積層ゲート構造を有
するセルトランジスタにおいては、図１０（ｂ）及び次
式に示すように、セルトランジスタの動作特性（書込特
性あるいは書込／消去特性）を左右するフローティング
ゲート電極３の電圧ＶFGが、ＯＮＯ膜７の膜厚に依存す
るコントロールゲート・フローティングゲート間容量Ｃ
２と、第１ゲート絶縁膜２の膜厚に依存するフローティ
ングゲート・チャネル領域間容量Ｃ１との比率；Ｃ２／
（Ｃ１＋Ｃ２）により、決定されるからである。
【００１５】
【数１】
【００１６】また、このような各セルトランジスタにお
ける特性の劣化やばらつきは、半導体装置の歩留まりや
信頼性の低下にもつながる恐れがある。本発明は上記実
情を考慮してなされたもので、ゲート絶縁膜となるＣＶ
Ｄ酸化膜の膜厚増加を容易に阻止でき、各セルトランジ
スタの特性の劣化やばらつきを抑制し、歩留まり及び信
頼性を向上し得る半導体装置の製造方法を提供すること
を目的とする。また、本発明の第２の目的は、低電力駆
動のためにゲート絶縁膜を容易に薄膜化し得る半導体装
置の製造方法を提供することにある。
ける特性の劣化やばらつきは、半導体装置の歩留まりや
信頼性の低下にもつながる恐れがある。本発明は上記実
情を考慮してなされたもので、ゲート絶縁膜となるＣＶ
Ｄ酸化膜の膜厚増加を容易に阻止でき、各セルトランジ
スタの特性の劣化やばらつきを抑制し、歩留まり及び信
頼性を向上し得る半導体装置の製造方法を提供すること
を目的とする。また、本発明の第２の目的は、低電力駆
動のためにゲート絶縁膜を容易に薄膜化し得る半導体装
置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】請求項１に対応する発明
は、多結晶シリコン層を表面上に有する半導体基板に対
し、ＣＶＤ法により、前記多結晶シリコン層上にＣＶＤ
酸化膜を形成する工程と、耐酸化性雰囲気中の熱処理に
より、前記ＣＶＤ酸化膜の表面、及び前記ＣＶＤ酸化膜
と前記多結晶シリコン層との界面の両者に同時に耐酸化
性層を形成する工程とを含んでいる半導体装置の製造方
法である。
は、多結晶シリコン層を表面上に有する半導体基板に対
し、ＣＶＤ法により、前記多結晶シリコン層上にＣＶＤ
酸化膜を形成する工程と、耐酸化性雰囲気中の熱処理に
より、前記ＣＶＤ酸化膜の表面、及び前記ＣＶＤ酸化膜
と前記多結晶シリコン層との界面の両者に同時に耐酸化
性層を形成する工程とを含んでいる半導体装置の製造方
法である。
【００１８】また、請求項２に対応する発明は、多結晶
シリコン層を表面上に有する半導体基板に対し、耐酸化
性雰囲気中の熱処理により、前記多結晶シリコン層の表
面に耐酸化性層を形成する工程と、ＣＶＤ法により、前
記耐酸化性層上にＣＶＤ酸化膜を形成する工程とを含ん
でいる半導体装置の製造方法である。
シリコン層を表面上に有する半導体基板に対し、耐酸化
性雰囲気中の熱処理により、前記多結晶シリコン層の表
面に耐酸化性層を形成する工程と、ＣＶＤ法により、前
記耐酸化性層上にＣＶＤ酸化膜を形成する工程とを含ん
でいる半導体装置の製造方法である。
【００１９】さらに、請求項３に対応する発明は、請求
項１又は請求項２に対応する半導体装置の製造方法にお
いて、前記多結晶シリコン層としては、不純物が拡散さ
れている半導体装置の製造方法である。
項１又は請求項２に対応する半導体装置の製造方法にお
いて、前記多結晶シリコン層としては、不純物が拡散さ
れている半導体装置の製造方法である。
【００２０】また、請求項４に対応する発明は、請求項
１乃至請求項３のいずれか１項に対応する半導体装置の
製造方法において、前記耐酸化性層としては、窒化シリ
コンからなる半導体装置の製造方法である。
１乃至請求項３のいずれか１項に対応する半導体装置の
製造方法において、前記耐酸化性層としては、窒化シリ
コンからなる半導体装置の製造方法である。
【００２１】さらに、請求項５に対応する発明は、請求
項１乃至請求項４のいずれか１項に対応する半導体装置
の製造方法において、前記耐酸化性雰囲気としては、窒
素を含むガス雰囲気である半導体装置の製造方法であ
る。
項１乃至請求項４のいずれか１項に対応する半導体装置
の製造方法において、前記耐酸化性雰囲気としては、窒
素を含むガス雰囲気である半導体装置の製造方法であ
る。
【００２２】また、請求項６に対応する発明は、不純物
が拡散された多結晶シリコン層を表面上に有する半導体
基板に対し、ＣＶＤ法により、前記多結晶シリコン層上
にＣＶＤ酸化膜を形成する工程と、耐酸化性雰囲気中の
熱処理により、前記ＣＶＤ酸化膜の表面、及び前記ＣＶ
Ｄ酸化膜と前記多結晶シリコン層との界面の両者に同時
に窒化シリコンからなる耐酸化性層を形成する工程と、
前記ＣＶＤ酸化膜表面に形成された窒化シリコンからな
る耐酸化性層上に、ＬＰ−ＣＶＤ法により、窒化シリコ
ン層を形成する工程とを含んでいる半導体装置の製造方
法である。 （用語）次に、以上のような本発明の技術内容について
補足的に説明する。
が拡散された多結晶シリコン層を表面上に有する半導体
基板に対し、ＣＶＤ法により、前記多結晶シリコン層上
にＣＶＤ酸化膜を形成する工程と、耐酸化性雰囲気中の
熱処理により、前記ＣＶＤ酸化膜の表面、及び前記ＣＶ
Ｄ酸化膜と前記多結晶シリコン層との界面の両者に同時
に窒化シリコンからなる耐酸化性層を形成する工程と、
前記ＣＶＤ酸化膜表面に形成された窒化シリコンからな
る耐酸化性層上に、ＬＰ−ＣＶＤ法により、窒化シリコ
ン層を形成する工程とを含んでいる半導体装置の製造方
法である。 （用語）次に、以上のような本発明の技術内容について
補足的に説明する。
【００２３】耐酸化性雰囲気は、酸化を生じさせない雰
囲気という概念であり、この概念は例えば窒化性雰囲気
を包含している。具体的な耐酸化性雰囲気としては、例
えば、アンモニア（ＮＨ3 ）ガス、亜酸化窒素（Ｎ2
Ｏ；一酸化二窒素ともいう）ガス又は一酸化窒素（Ｎ
Ｏ）ガス等の如き、窒素を含むガス雰囲気がある。
囲気という概念であり、この概念は例えば窒化性雰囲気
を包含している。具体的な耐酸化性雰囲気としては、例
えば、アンモニア（ＮＨ3 ）ガス、亜酸化窒素（Ｎ2
Ｏ；一酸化二窒素ともいう）ガス又は一酸化窒素（Ｎ
Ｏ）ガス等の如き、窒素を含むガス雰囲気がある。
【００２４】また同様に、耐酸化性層は、酸化を生じさ
せない層という概念であり、この概念は例えば窒化層を
包含している。具体的な耐酸化性層としては、例えばＳ
ｉ3Ｎ4 層の如き、窒化シリコン層がある。
せない層という概念であり、この概念は例えば窒化層を
包含している。具体的な耐酸化性層としては、例えばＳ
ｉ3Ｎ4 層の如き、窒化シリコン層がある。
【００２５】熱処理としては、例えば７００℃以上の温
度が適用されるが、窒素を含むガスの分解温度以上であ
れば、７００℃未満の温度としてもよい。また、熱処理
の方式としては、ランプアニール（ＲＴＰ）方式又は抵
抗加熱方式などが適用可能である。
度が適用されるが、窒素を含むガスの分解温度以上であ
れば、７００℃未満の温度としてもよい。また、熱処理
の方式としては、ランプアニール（ＲＴＰ）方式又は抵
抗加熱方式などが適用可能である。
【００２６】ＣＶＤ法としては、周知のＬＰ−ＣＶＤ
法、常圧ＣＶＤ法、又はプラズマＣＶＤ法などが適宜使
用可能となっている。多結晶シリコン層の不純物として
は、例えばボロン（Ｂ）やリン（Ｐ）等の周知のドーパ
ントが適宜使用可能である。また、不純物の濃度は、デ
バイス設計に対応して周知の濃度に調整可能である。 （作用）従って、本発明は以上のような手段を講じたこ
とにより、ＣＶＤ酸化膜と多結晶シリコン層との界面
に、窒化シリコン等の耐酸化性層が形成されるので、後
工程のエッチングにて当該界面を露出させた後、熱処理
により後酸化を施しても、耐酸化性層によって、多結晶
シリコン層側での酸化（ゲートバーズビーク酸化）を完
全に抑制することができる。
法、常圧ＣＶＤ法、又はプラズマＣＶＤ法などが適宜使
用可能となっている。多結晶シリコン層の不純物として
は、例えばボロン（Ｂ）やリン（Ｐ）等の周知のドーパ
ントが適宜使用可能である。また、不純物の濃度は、デ
バイス設計に対応して周知の濃度に調整可能である。 （作用）従って、本発明は以上のような手段を講じたこ
とにより、ＣＶＤ酸化膜と多結晶シリコン層との界面
に、窒化シリコン等の耐酸化性層が形成されるので、後
工程のエッチングにて当該界面を露出させた後、熱処理
により後酸化を施しても、耐酸化性層によって、多結晶
シリコン層側での酸化（ゲートバーズビーク酸化）を完
全に抑制することができる。
【００２７】これにより、ゲート絶縁膜となるＣＶＤ酸
化膜の膜厚増加を容易に阻止でき、各セルトランジスタ
の特性の劣化やばらつきを抑制し、歩留まり及び信頼性
を向上させることができる。
化膜の膜厚増加を容易に阻止でき、各セルトランジスタ
の特性の劣化やばらつきを抑制し、歩留まり及び信頼性
を向上させることができる。
【００２８】またこれに加え、請求項１，請求項３乃至
請求項６のいずれかに対応する発明では、ＣＶＤ酸化膜
表面にも同時に耐酸化性層が形成されるので、耐酸化性
層が窒化シリコンの場合、その上層に形成される窒化シ
リコン層は膜質が非常に良好なものとなる。すなわち、
ＣＶＤ酸化膜の表面が窒化されることにより、その上に
形成される窒化シリコン層の堆積初期の分子状態がきち
んと配列されるため、この窒化シリコン層の膜質を改善
することができる。
請求項６のいずれかに対応する発明では、ＣＶＤ酸化膜
表面にも同時に耐酸化性層が形成されるので、耐酸化性
層が窒化シリコンの場合、その上層に形成される窒化シ
リコン層は膜質が非常に良好なものとなる。すなわち、
ＣＶＤ酸化膜の表面が窒化されることにより、その上に
形成される窒化シリコン層の堆積初期の分子状態がきち
んと配列されるため、この窒化シリコン層の膜質を改善
することができる。
【００２９】これにより、窒化シリコン層が高耐圧化さ
れてその薄膜化が容易となるので、ＣＶＤ酸化膜と窒化
シリコン層とがゲート絶縁膜の構成要素の場合、低電力
駆動のためにゲート絶縁膜を容易に薄膜化することがで
きる。
れてその薄膜化が容易となるので、ＣＶＤ酸化膜と窒化
シリコン層とがゲート絶縁膜の構成要素の場合、低電力
駆動のためにゲート絶縁膜を容易に薄膜化することがで
きる。
【００３０】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。図１は本発明の一実施の
形態に係る半導体装置のセルトランジスタ部の構成を示
す断面図である。この半導体装置は、具体的にはＥＰＲ
ＯＭであり、表面に選択的にソース層及びドレイン層
（共に図示せず）を有するｐ型シリコン基板２１上に第
１ゲート絶縁膜２２が形成されている。第１ゲート絶縁
膜２２上には多結晶シリコン層２３ａからなるフローテ
ィングゲート電極２３が選択的に形成されている。
いて図面を参照して説明する。図１は本発明の一実施の
形態に係る半導体装置のセルトランジスタ部の構成を示
す断面図である。この半導体装置は、具体的にはＥＰＲ
ＯＭであり、表面に選択的にソース層及びドレイン層
（共に図示せず）を有するｐ型シリコン基板２１上に第
１ゲート絶縁膜２２が形成されている。第１ゲート絶縁
膜２２上には多結晶シリコン層２３ａからなるフローテ
ィングゲート電極２３が選択的に形成されている。
【００３１】フローティングゲート電極２３上には、第
１のＣＶＤ酸化膜２４、窒化シリコン層２５、第２のＣ
ＶＤ酸化膜２６及びコントロールゲート電極２７が順次
積層されている。
１のＣＶＤ酸化膜２４、窒化シリコン層２５、第２のＣ
ＶＤ酸化膜２６及びコントロールゲート電極２７が順次
積層されている。
【００３２】また、コントロールゲート電極２７の上部
並びに側面部、第１及び第２のＣＶＤ酸化膜２４，２６
の側面部、フローティングゲート電極２３の側面部、及
び第１ゲート絶縁膜２２の露出部における各表面領域上
には、酸化膜２８が形成されている。
並びに側面部、第１及び第２のＣＶＤ酸化膜２４，２６
の側面部、フローティングゲート電極２３の側面部、及
び第１ゲート絶縁膜２２の露出部における各表面領域上
には、酸化膜２８が形成されている。
【００３３】ここで、第１のＣＶＤ酸化膜２４とフロー
ティングゲート電極２３との界面には、図２に示すよう
に、第１の界面窒化層２４ｘが形成されている。この第
１の界面窒化層２４ｘは、窒化シリコンからなり、フロ
ーティングゲート電極２３への側面からの酸化膜２８の
侵入を阻止する機能をもっている。
ティングゲート電極２３との界面には、図２に示すよう
に、第１の界面窒化層２４ｘが形成されている。この第
１の界面窒化層２４ｘは、窒化シリコンからなり、フロ
ーティングゲート電極２３への側面からの酸化膜２８の
侵入を阻止する機能をもっている。
【００３４】一方、第１のＣＶＤ酸化膜２４とその上層
の窒化シリコン層２５との界面には、第２の界面窒化層
２４ｙが形成されている。この第２の界面窒化層２４ｙ
は、窒化シリコンからなり、上層の窒化シリコン層２５
の堆積初期の分子の配列状態を良好にする機能をもって
いる。なお、これら第１及び第２の界面窒化層２４ｘ，
２４ｙは互いに同時に形成されている。
の窒化シリコン層２５との界面には、第２の界面窒化層
２４ｙが形成されている。この第２の界面窒化層２４ｙ
は、窒化シリコンからなり、上層の窒化シリコン層２５
の堆積初期の分子の配列状態を良好にする機能をもって
いる。なお、これら第１及び第２の界面窒化層２４ｘ，
２４ｙは互いに同時に形成されている。
【００３５】また、第１の界面窒化層２４ｘ、第１のＣ
ＶＤ酸化膜２４、第１の界面窒化層２４ｙ、窒化シリコ
ン層２５及び第２のＣＶＤ酸化膜２６は、インターポリ
絶縁膜２９を構成している。このインターポリ絶縁膜２
９は従来のＯＮＯ膜７に相当する。
ＶＤ酸化膜２４、第１の界面窒化層２４ｙ、窒化シリコ
ン層２５及び第２のＣＶＤ酸化膜２６は、インターポリ
絶縁膜２９を構成している。このインターポリ絶縁膜２
９は従来のＯＮＯ膜７に相当する。
【００３６】次に、以上のように構成されたＥＰＲＯＭ
のセル部分の製造方法について説明する。図３（ａ）に
示すように、ｐ型シリコン基板２１上に、選択酸化法に
より、素子分離用のフィールド酸化膜（図示せず）が形
成される。続いて、９００℃のＨＣｌ添加のドライ酸素
雰囲気中での熱処理により、ｐ型シリコン基板上全面に
１０ｎｍ厚の第１ゲート絶縁膜（熱酸化膜）２２が形成
される。
のセル部分の製造方法について説明する。図３（ａ）に
示すように、ｐ型シリコン基板２１上に、選択酸化法に
より、素子分離用のフィールド酸化膜（図示せず）が形
成される。続いて、９００℃のＨＣｌ添加のドライ酸素
雰囲気中での熱処理により、ｐ型シリコン基板上全面に
１０ｎｍ厚の第１ゲート絶縁膜（熱酸化膜）２２が形成
される。
【００３７】次に、図３（ｂ）に示すように、モノシラ
ン（ＳｉＨ4 ）を用いた６００℃でのＬＰ−ＣＶＤ法に
より、第１ゲート絶縁膜２上にフローティングゲート電
極２３となる１００ｎｍ厚の多結晶シリコン層２３ａが
堆積された後、この多結晶シリコン層２３ａ内に不純物
としてリンが８５０℃にて熱拡散される。
ン（ＳｉＨ4 ）を用いた６００℃でのＬＰ−ＣＶＤ法に
より、第１ゲート絶縁膜２上にフローティングゲート電
極２３となる１００ｎｍ厚の多結晶シリコン層２３ａが
堆積された後、この多結晶シリコン層２３ａ内に不純物
としてリンが８５０℃にて熱拡散される。
【００３８】次に、図３（ｃ）に示すように、ジクロル
シラン（ＳｉＨ2 Ｃｌ2 ）と亜酸化窒素（Ｎ2 Ｏ）を用
いた８００℃でのＬＰ−ＣＶＤ法により、多結晶シリコ
ン層２３ａ上に、６ｎｍ厚の第１のＣＶＤ酸化膜２４が
堆積される。
シラン（ＳｉＨ2 Ｃｌ2 ）と亜酸化窒素（Ｎ2 Ｏ）を用
いた８００℃でのＬＰ−ＣＶＤ法により、多結晶シリコ
ン層２３ａ上に、６ｎｍ厚の第１のＣＶＤ酸化膜２４が
堆積される。
【００３９】ここで、７００℃以上でのアンモニア（Ｎ
Ｈ3 ）ガスにより、熱処理が施される。この熱処理によ
り、図３（ｄ）に示すように、第１のＣＶＤ酸化膜２４
と多結晶シリコン層２３ａとの界面に第１の界面窒化層
２４ｘが形成され、同時に第１のＣＶＤ酸化膜２４の表
面に第２の界面窒化層２４ｙが形成される。
Ｈ3 ）ガスにより、熱処理が施される。この熱処理によ
り、図３（ｄ）に示すように、第１のＣＶＤ酸化膜２４
と多結晶シリコン層２３ａとの界面に第１の界面窒化層
２４ｘが形成され、同時に第１のＣＶＤ酸化膜２４の表
面に第２の界面窒化層２４ｙが形成される。
【００４０】続いて、図３（ｅ）に示すように、ジクロ
ルシランとアンモニアを用いた７００℃でのＬＰ−ＣＶ
Ｄ法により、第２の界面窒化層２４ｙ上に１０ｎｍ厚の
窒化シリコン層２５が堆積され、ジクロルシランと亜酸
化窒素を用いた８００℃でのＬＰ−ＣＶＤ法により、窒
化シリコン層２５上に５ｎｍ厚の第２のＣＶＤ酸化膜２
６が堆積される。
ルシランとアンモニアを用いた７００℃でのＬＰ−ＣＶ
Ｄ法により、第２の界面窒化層２４ｙ上に１０ｎｍ厚の
窒化シリコン層２５が堆積され、ジクロルシランと亜酸
化窒素を用いた８００℃でのＬＰ−ＣＶＤ法により、窒
化シリコン層２５上に５ｎｍ厚の第２のＣＶＤ酸化膜２
６が堆積される。
【００４１】この第２のＣＶＤ酸化膜２６は、８００℃
でのウェット酸素雰囲気中での熱処理により、緻密化さ
れる。なお、第１の界面窒化層２４ｘ乃至第２のＣＶＤ
酸化膜２６の積層構造からなるインターポリ絶縁膜２９
は第２ゲート絶縁膜となるものである。
でのウェット酸素雰囲気中での熱処理により、緻密化さ
れる。なお、第１の界面窒化層２４ｘ乃至第２のＣＶＤ
酸化膜２６の積層構造からなるインターポリ絶縁膜２９
は第２ゲート絶縁膜となるものである。
【００４２】続いて、図４（ａ）に示すように、シラン
を用いた６００℃でのＬＰ−ＣＶＤ法により、インター
ポリ絶縁膜２９上にコントロールゲート電極２７となる
２００ｎｍ厚の多結晶シリコン層２７ａが堆積され、こ
の多結晶シリコン層２７ａ内に、不純物としてリンが８
５０℃で熱拡散される。
を用いた６００℃でのＬＰ−ＣＶＤ法により、インター
ポリ絶縁膜２９上にコントロールゲート電極２７となる
２００ｎｍ厚の多結晶シリコン層２７ａが堆積され、こ
の多結晶シリコン層２７ａ内に、不純物としてリンが８
５０℃で熱拡散される。
【００４３】引き続き、図４（ｂ）に示すように、多結
晶シリコン層２７ａ上にフォトレジスト３０が塗布さ
れ、写真蝕刻法を用い、レジスト３０が所望の形状にパ
ターニングされてレジストパターンが形成される。
晶シリコン層２７ａ上にフォトレジスト３０が塗布さ
れ、写真蝕刻法を用い、レジスト３０が所望の形状にパ
ターニングされてレジストパターンが形成される。
【００４４】そして、図４（ｃ）に示すように、パター
ニングされたレジスト３０をマスクとして、ドライエッ
チング法により、多結晶シリコン層２３ａ、インターポ
リ絶縁膜２９及び多結晶シリコン層２７ａが選択的にエ
ッチング除去される。しかる後、レジスト３０が除去さ
れる。
ニングされたレジスト３０をマスクとして、ドライエッ
チング法により、多結晶シリコン層２３ａ、インターポ
リ絶縁膜２９及び多結晶シリコン層２７ａが選択的にエ
ッチング除去される。しかる後、レジスト３０が除去さ
れる。
【００４５】その後、９００℃のドライ酸素雰囲気中で
熱処理（後酸化）が施され、基板表面に酸化膜２８が形
成される。これにより、ＥＰＲＯＭセル部が完成され
る。このような製造方法においては、第１のＣＶＤ酸化
膜２４と多結晶シリコン層２３ａとの界面に第１の界面
窒化層２４ｘが形成されるので、９００℃以上の熱処理
により後酸化を施しても、第１の界面窒化層２４ｘによ
って、多結晶シリコン層２３ａ側での酸化（ゲートバー
ズビーク酸化）を完全に抑制することができる。
熱処理（後酸化）が施され、基板表面に酸化膜２８が形
成される。これにより、ＥＰＲＯＭセル部が完成され
る。このような製造方法においては、第１のＣＶＤ酸化
膜２４と多結晶シリコン層２３ａとの界面に第１の界面
窒化層２４ｘが形成されるので、９００℃以上の熱処理
により後酸化を施しても、第１の界面窒化層２４ｘによ
って、多結晶シリコン層２３ａ側での酸化（ゲートバー
ズビーク酸化）を完全に抑制することができる。
【００４６】また、第１のＣＶＤ酸化膜２４の表面には
同時に第２の界面窒化層２４ｙが形成されるので、その
上層の窒化シリコン層２５の膜質が非常に良好なものと
なる。これは第１のＣＶＤ酸化膜２４の表面が窒化され
たために、その上に形成される窒化シリコン層２５の堆
積初期の分子状態がきちんと配列されるためである。こ
のため、窒化シリコン層２５の膜質を改善することがで
きる。 （評価）次に、本実施形態に係る製造工程中でインター
ポリ絶縁膜２９を製造した際に、そのインターポリ絶縁
膜２９及びその下層の多結晶シリコン層２３ａについ
て、図５に示すように、深さ方向に沿って窒素、酸素及
びシリコンの各濃度分布を調べた。同図において、第１
及び第２の界面窒化層２４ｘ，２４ｙ中にて窒素濃度が
増大しており、多結晶シリコン層２３ａ表面では酸素濃
度が減少している。すなわち、前述した多結晶シリコン
層側でのバーズビーク酸化を抑制する作用を不純物の濃
度分布から確認することができた。
同時に第２の界面窒化層２４ｙが形成されるので、その
上層の窒化シリコン層２５の膜質が非常に良好なものと
なる。これは第１のＣＶＤ酸化膜２４の表面が窒化され
たために、その上に形成される窒化シリコン層２５の堆
積初期の分子状態がきちんと配列されるためである。こ
のため、窒化シリコン層２５の膜質を改善することがで
きる。 （評価）次に、本実施形態に係る製造工程中でインター
ポリ絶縁膜２９を製造した際に、そのインターポリ絶縁
膜２９及びその下層の多結晶シリコン層２３ａについ
て、図５に示すように、深さ方向に沿って窒素、酸素及
びシリコンの各濃度分布を調べた。同図において、第１
及び第２の界面窒化層２４ｘ，２４ｙ中にて窒素濃度が
増大しており、多結晶シリコン層２３ａ表面では酸素濃
度が減少している。すなわち、前述した多結晶シリコン
層側でのバーズビーク酸化を抑制する作用を不純物の濃
度分布から確認することができた。
【００４７】次に、図６に示すように、インターポリ絶
縁膜２９を形成したときのインターポリ絶縁膜２９の膜
厚の増加量を調べた。また、比較のために、第１のＣＶ
Ｄ酸化膜２４の形成前にアンモニア雰囲気中で熱処理
（窒化処理）を施した本発明の変形形態と、アンモニア
雰囲気中での熱処理を全く施さない従来製法のＯＮＯ膜
７に関しても膜厚増加量を調べた。
縁膜２９を形成したときのインターポリ絶縁膜２９の膜
厚の増加量を調べた。また、比較のために、第１のＣＶ
Ｄ酸化膜２４の形成前にアンモニア雰囲気中で熱処理
（窒化処理）を施した本発明の変形形態と、アンモニア
雰囲気中での熱処理を全く施さない従来製法のＯＮＯ膜
７に関しても膜厚増加量を調べた。
【００４８】その結果、本実施形態（ＣＶＤ酸化膜形成
後の窒化処理）は、インターポリ絶縁膜２９の膜厚増加
量が零であり、多結晶シリコン層２３ａ側でのバーズビ
ーク酸化が抑制されていることを確認できた。また、本
発明の変形形態も同様であった。一方、従来製法では，
ＯＮＯ膜７の膜厚増加量が顕著に測定され、多結晶シリ
コン層３ａ側へのバーズビーク酸化が観察された。
後の窒化処理）は、インターポリ絶縁膜２９の膜厚増加
量が零であり、多結晶シリコン層２３ａ側でのバーズビ
ーク酸化が抑制されていることを確認できた。また、本
発明の変形形態も同様であった。一方、従来製法では，
ＯＮＯ膜７の膜厚増加量が顕著に測定され、多結晶シリ
コン層３ａ側へのバーズビーク酸化が観察された。
【００４９】また、図７に示すように、インターポリ絶
縁膜２９を形成したときのリーク電流を同様に本実施形
態、本発明の変形形態、従来製法の３つについて調べ
た。その結果、本実施形態のリーク電流を任意単位で１
としたとき、本発明の変形形態ではリーク電流が２．５
であった。一方、従来製法では、リーク電流が５であっ
た。
縁膜２９を形成したときのリーク電流を同様に本実施形
態、本発明の変形形態、従来製法の３つについて調べ
た。その結果、本実施形態のリーク電流を任意単位で１
としたとき、本発明の変形形態ではリーク電流が２．５
であった。一方、従来製法では、リーク電流が５であっ
た。
【００５０】すなわち、本実施形態（ＣＶＤ酸化膜形成
後の窒化処理）では、バーズビーク酸化の抑制と、窒化
シリコン層２５の膜質改善とにより、リーク電流が最低
レベルに抑えられている。また、本発明の変形形態で
は、バーズビーク酸化が抑制されているものの、窒化シ
リコン層２５の膜質の改善効果がないことにより、リー
ク電流がやや上昇している。なお、窒化シリコン層２５
の膜質の改善効果がない理由は、本発明の変形形態で
は、第１のＣＶＤ酸化膜２４の形成前にアンモニア雰囲
気の熱処理を施したため、第２の界面窒化層２４ｙが形
成されないからである。
後の窒化処理）では、バーズビーク酸化の抑制と、窒化
シリコン層２５の膜質改善とにより、リーク電流が最低
レベルに抑えられている。また、本発明の変形形態で
は、バーズビーク酸化が抑制されているものの、窒化シ
リコン層２５の膜質の改善効果がないことにより、リー
ク電流がやや上昇している。なお、窒化シリコン層２５
の膜質の改善効果がない理由は、本発明の変形形態で
は、第１のＣＶＤ酸化膜２４の形成前にアンモニア雰囲
気の熱処理を施したため、第２の界面窒化層２４ｙが形
成されないからである。
【００５１】一方、従来製法では、バーズビーク酸化が
抑制されず、窒化シリコン層５の膜質も改善されないた
め、３つの試料のうち、最大のリーク電流となった。上
述したように本実施の形態によれば、後酸化を施して
も、第１の界面窒化層２４ｘによって、多結晶シリコン
層２３ａ側でのバーズビーク酸化を完全に抑制すること
ができるので、第２ゲート絶縁膜となるＣＶＤ酸化膜２
４の膜厚増加を容易に阻止でき、各セルトランジスタの
特性の劣化やばらつきを抑制し、歩留まり及び信頼性を
向上させることができる。
抑制されず、窒化シリコン層５の膜質も改善されないた
め、３つの試料のうち、最大のリーク電流となった。上
述したように本実施の形態によれば、後酸化を施して
も、第１の界面窒化層２４ｘによって、多結晶シリコン
層２３ａ側でのバーズビーク酸化を完全に抑制すること
ができるので、第２ゲート絶縁膜となるＣＶＤ酸化膜２
４の膜厚増加を容易に阻止でき、各セルトランジスタの
特性の劣化やばらつきを抑制し、歩留まり及び信頼性を
向上させることができる。
【００５２】また、多結晶シリコン層２３ａ側でのバー
ズビーク酸化が抑制されているため、より高集積化され
たゲート幅の狭い素子であっても、各素子間の特性を均
一に保持しながら製造することができる。
ズビーク酸化が抑制されているため、より高集積化され
たゲート幅の狭い素子であっても、各素子間の特性を均
一に保持しながら製造することができる。
【００５３】さらに、窒化シリコン層２５の形成前に第
１のＣＶＤ酸化膜２４表面が窒化されることにより、膜
質の改善された高耐圧の窒化シリコン層２５を容易に形
成できると共に、インターポリ絶縁膜（ＯＮＯ膜）２９
の信頼性を向上でき、もって、インターポリ絶縁膜２９
を容易に薄膜化することができる。
１のＣＶＤ酸化膜２４表面が窒化されることにより、膜
質の改善された高耐圧の窒化シリコン層２５を容易に形
成できると共に、インターポリ絶縁膜（ＯＮＯ膜）２９
の信頼性を向上でき、もって、インターポリ絶縁膜２９
を容易に薄膜化することができる。
【００５４】さらに、インターポリ絶縁膜２９の容易な
薄膜化に伴い、低電力駆動に適した薄膜のゲート絶縁膜
を有する半導体装置を容易に製造することができる。 （他の実施形態）なお、上記実施形態では、第１及び第
２のＣＶＤ酸化膜２４，２６をＬＰ−ＣＶＤ法により形
成した場合について説明したが、これに限らず、常圧Ｃ
ＶＤ法、プラズマＣＶＤ法などにより酸化膜（ゲート絶
縁膜）を形成しても、本発明を同様に実施して同様の効
果を得ることができる。
薄膜化に伴い、低電力駆動に適した薄膜のゲート絶縁膜
を有する半導体装置を容易に製造することができる。 （他の実施形態）なお、上記実施形態では、第１及び第
２のＣＶＤ酸化膜２４，２６をＬＰ−ＣＶＤ法により形
成した場合について説明したが、これに限らず、常圧Ｃ
ＶＤ法、プラズマＣＶＤ法などにより酸化膜（ゲート絶
縁膜）を形成しても、本発明を同様に実施して同様の効
果を得ることができる。
【００５５】また、上記実施形態では、第１及び第２の
ＣＶＤ酸化膜２４，２６の材料ガスとして、ジクロルシ
ラン（ＳｉＨ2 Ｃｌ2 ）＋亜酸化窒素（Ｎ2 Ｏ）を用い
た場合について説明したが、これに限らず、テトラエト
キシシラン（ＴＥＯＳ）、あるいはモノシラン（ＳｉＨ
4 ）＋Ｎ2 Ｏなどを材料ガスとして用いても、本発明を
同様に実施して同様の効果を得ることができる。なお、
ここで列挙した各ＣＶＤ法と材料ガスとは、上記実施形
態で述べたＬＰ−ＣＶＤ法やその材料ガスをも含め、適
宜組合せてもよいことは言うまでもない。
ＣＶＤ酸化膜２４，２６の材料ガスとして、ジクロルシ
ラン（ＳｉＨ2 Ｃｌ2 ）＋亜酸化窒素（Ｎ2 Ｏ）を用い
た場合について説明したが、これに限らず、テトラエト
キシシラン（ＴＥＯＳ）、あるいはモノシラン（ＳｉＨ
4 ）＋Ｎ2 Ｏなどを材料ガスとして用いても、本発明を
同様に実施して同様の効果を得ることができる。なお、
ここで列挙した各ＣＶＤ法と材料ガスとは、上記実施形
態で述べたＬＰ−ＣＶＤ法やその材料ガスをも含め、適
宜組合せてもよいことは言うまでもない。
【００５６】また、上記実施形態では、第１のＣＶＤ酸
化膜２４の下地をｐ型シリコン基板２１上の多結晶シリ
コン層２３ａとした場合について説明したが、これに限
らず、ｐ型シリコン基板２１自体を下地としても、本発
明を同様に実施して同様な構成を示すことができる。
化膜２４の下地をｐ型シリコン基板２１上の多結晶シリ
コン層２３ａとした場合について説明したが、これに限
らず、ｐ型シリコン基板２１自体を下地としても、本発
明を同様に実施して同様な構成を示すことができる。
【００５７】さらに、上記実施形態では、第１のＣＶＤ
酸化膜２４の形成後に、連続的にＮＨ3 （アンモニア）
ガスを用いて熱処理を施した場合を説明したが、これに
限らず、第１のＣＶＤ酸化膜２４の形成後に、一旦降温
し、基板をＣＶＤ炉から取出して、ある程度の枚数の基
板を一括してＮＨ3 ガス雰囲気で窒化処理する等の工程
のように、第１のＣＶＤ酸化膜２４の形成とＮＨ3 ガス
を用いた熱処理とが不連続となる工程であっても、本発
明を同様に実施して同様の効果を得ることができる。
酸化膜２４の形成後に、連続的にＮＨ3 （アンモニア）
ガスを用いて熱処理を施した場合を説明したが、これに
限らず、第１のＣＶＤ酸化膜２４の形成後に、一旦降温
し、基板をＣＶＤ炉から取出して、ある程度の枚数の基
板を一括してＮＨ3 ガス雰囲気で窒化処理する等の工程
のように、第１のＣＶＤ酸化膜２４の形成とＮＨ3 ガス
を用いた熱処理とが不連続となる工程であっても、本発
明を同様に実施して同様の効果を得ることができる。
【００５８】また、上記実施形態では、ＮＨ3 ガスを用
いて第１及び第２の界面窒化層２４ｘ，２４ｙを形成し
た場合を説明したが、これに限らず、ＮＨ3 ガスに代え
て、Ｎ2 Ｏガス又はＮＯ（亜酸化窒素）ガス等の如き、
窒素を含むガスを用いて第１及び第２の界面窒化層２４
ｘ，２４ｙを形成しても、本発明を同様に実施して同様
の効果を得ることができる。
いて第１及び第２の界面窒化層２４ｘ，２４ｙを形成し
た場合を説明したが、これに限らず、ＮＨ3 ガスに代え
て、Ｎ2 Ｏガス又はＮＯ（亜酸化窒素）ガス等の如き、
窒素を含むガスを用いて第１及び第２の界面窒化層２４
ｘ，２４ｙを形成しても、本発明を同様に実施して同様
の効果を得ることができる。
【００５９】また、上記実施形態では、第１のＣＶＤ酸
化膜２４の形成後に、第１の界面窒化層２４ｘを形成し
た場合について説明したが、これに限らず、第１のＣＶ
Ｄ酸化膜２４の形成前（多結晶シリコン層の形成後）
に、同様のＮＨ3 等の耐酸化性雰囲気中での熱処理によ
り、第１の界面窒化層２４ｘを形成する工程としても、
本発明と同様のバーズビーク酸化の抑制効果を得ること
ができる。なお、この変形例は、第１のＣＶＤ酸化膜２
４の形成前に熱処理を施すため、当然に第２の界面窒化
層２４ｙは形成されず、よって、第２の界面窒化層２４
ｙによる上層の窒化シリコン層２５の膜質改善効果が省
略されたものとなる。
化膜２４の形成後に、第１の界面窒化層２４ｘを形成し
た場合について説明したが、これに限らず、第１のＣＶ
Ｄ酸化膜２４の形成前（多結晶シリコン層の形成後）
に、同様のＮＨ3 等の耐酸化性雰囲気中での熱処理によ
り、第１の界面窒化層２４ｘを形成する工程としても、
本発明と同様のバーズビーク酸化の抑制効果を得ること
ができる。なお、この変形例は、第１のＣＶＤ酸化膜２
４の形成前に熱処理を施すため、当然に第２の界面窒化
層２４ｙは形成されず、よって、第２の界面窒化層２４
ｙによる上層の窒化シリコン層２５の膜質改善効果が省
略されたものとなる。
【００６０】さらに、上記実施形態では、ＥＰＲＯＭに
適用した場合について説明したが、これに限らず、ＥＥ
ＰＲＯＭ等の他のデバイスに適用しても、本発明を同様
に実施して同様の効果を得ることができる。その他、本
発明はその要旨を逸脱しない範囲で種々変形して実施で
きる。
適用した場合について説明したが、これに限らず、ＥＥ
ＰＲＯＭ等の他のデバイスに適用しても、本発明を同様
に実施して同様の効果を得ることができる。その他、本
発明はその要旨を逸脱しない範囲で種々変形して実施で
きる。
【００６１】
【発明の効果】以上説明したように本発明によれば、ゲ
ート絶縁膜となるＣＶＤ酸化膜の膜厚増加を容易に阻止
でき、各セルトランジスタの特性の劣化やばらつきを抑
制し、歩留まり及び信頼性を向上させることができる半
導体装置の製造方法を提供できる。また、低電力駆動の
ためにゲート絶縁膜を容易に薄膜化させることができる
半導体装置の製造方法を提供できる。
ート絶縁膜となるＣＶＤ酸化膜の膜厚増加を容易に阻止
でき、各セルトランジスタの特性の劣化やばらつきを抑
制し、歩留まり及び信頼性を向上させることができる半
導体装置の製造方法を提供できる。また、低電力駆動の
ためにゲート絶縁膜を容易に薄膜化させることができる
半導体装置の製造方法を提供できる。
【図１】本発明の一実施の形態に係る半導体装置のセル
トランジスタ部の構成を示す断面図
トランジスタ部の構成を示す断面図
【図２】同実施の形態における界面窒化層及びその周辺
構成を示す断面図
構成を示す断面図
【図３】同実施の形態における製造方法を説明するため
の製造工程図
の製造工程図
【図４】同実施の形態における製造方法を説明するため
の製造工程図
の製造工程図
【図５】同実施の形態におけるインターポリ絶縁膜及び
多結晶シリコン層の深さ方向における不純物濃度分布を
示す図
多結晶シリコン層の深さ方向における不純物濃度分布を
示す図
【図６】同実施の形態におけるインターポリ絶縁膜の膜
厚増加量を窒化処理の有無で比較して示す図
厚増加量を窒化処理の有無で比較して示す図
【図７】同実施の形態におけるリーク電流を窒化処理の
有無で比較して示す図
有無で比較して示す図
【図８】従来のＥＰＲＯＭにおけるセルトランジスタ部
の製造工程図
の製造工程図
【図９】従来のバードビーク酸化を模式的に説明するた
めの断面図
めの断面図
【図１０】従来のＥＰＲＯＭにおけるセルトランジスタ
部の構成を示す断面図及び等価回路図
部の構成を示す断面図及び等価回路図
２１…ｐ型シリコン基板 ２２…第１ゲート絶縁膜 ２３ａ，２７ａ…多結晶シリコン層 ２３…フローティングゲート電極 ２４，２６…ＣＶＤ酸化膜 ２４ｘ，２４ｙ…界面窒化層 ２５…窒化シリコン層 ２７…コントロールゲート電極 ２８…酸化膜 ２９…インターポリ絶縁膜 ３０…レジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 角田 弘昭 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 見方 裕一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (6)
- 【請求項１】多結晶シリコン層を表面上に有する半導体
基板に対し、ＣＶＤ法により、前記多結晶シリコン層上
にＣＶＤ酸化膜を形成する工程と、 耐酸化性雰囲気中の熱処理により、前記ＣＶＤ酸化膜の
表面、及び前記ＣＶＤ酸化膜と前記多結晶シリコン層と
の界面の両者に同時に耐酸化性層を形成する工程とを含
んでいることを特徴とする半導体装置の製造方法。 - 【請求項２】多結晶シリコン層を表面上に有する半導体
基板に対し、耐酸化性雰囲気中の熱処理により、前記多
結晶シリコン層の表面に耐酸化性層を形成する工程と、 ＣＶＤ法により、前記耐酸化性層上にＣＶＤ酸化膜を形
成する工程とを含んでいることを特徴とする半導体装置
の製造方法。 - 【請求項３】 請求項１又は請求項２に記載の半導体装
置の製造方法において、 前記多結晶シリコン層は、不純物が拡散されていること
を特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１乃至請求項３のいずれか１項に
記載の半導体装置の製造方法において、 前記耐酸化性層は、窒化シリコンからなることを特徴と
する半導体装置の製造方法。 - 【請求項５】 請求項１乃至請求項４のいずれか１項に
記載の半導体装置の製造方法において、 前記耐酸化性雰囲気は、窒素を含むガス雰囲気であるこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】不純物が拡散された多結晶シリコン層を表
面上に有する半導体基板に対し、ＣＶＤ法により、前記
多結晶シリコン層上にＣＶＤ酸化膜を形成する工程と、 耐酸化性雰囲気中の熱処理により、前記ＣＶＤ酸化膜の
表面、及び前記ＣＶＤ酸化膜と前記多結晶シリコン層と
の界面の両者に同時に窒化シリコンからなる耐酸化性層
を形成する工程と、 前記ＣＶＤ酸化膜表面に形成された窒化シリコンからな
る耐酸化性層上に、ＬＰ−ＣＶＤ法により、窒化シリコ
ン層を形成する工程とを含んでいることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9147844A JPH10335500A (ja) | 1997-06-05 | 1997-06-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9147844A JPH10335500A (ja) | 1997-06-05 | 1997-06-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335500A true JPH10335500A (ja) | 1998-12-18 |
Family
ID=15439541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9147844A Pending JPH10335500A (ja) | 1997-06-05 | 1997-06-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335500A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236247A (ja) * | 2004-02-23 | 2005-09-02 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| US7015539B2 (en) | 2004-01-05 | 2006-03-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory cell and method of manufacturing the same |
| JP2007194483A (ja) * | 2006-01-20 | 2007-08-02 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US7910493B2 (en) | 2005-04-15 | 2011-03-22 | Tokyo Electron Limited | Semiconductor device manufacturing method, semiconductor device, plasma nitriding treatment method, control program and computer storage medium |
-
1997
- 1997-06-05 JP JP9147844A patent/JPH10335500A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7015539B2 (en) | 2004-01-05 | 2006-03-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory cell and method of manufacturing the same |
| US7312498B2 (en) | 2004-01-05 | 2007-12-25 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory cell and method of manufacturing the same |
| JP2005236247A (ja) * | 2004-02-23 | 2005-09-02 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP4642390B2 (ja) * | 2004-02-23 | 2011-03-02 | 株式会社ハイニックスセミコンダクター | フラッシュメモリ素子の製造方法 |
| US7910493B2 (en) | 2005-04-15 | 2011-03-22 | Tokyo Electron Limited | Semiconductor device manufacturing method, semiconductor device, plasma nitriding treatment method, control program and computer storage medium |
| JP2007194483A (ja) * | 2006-01-20 | 2007-08-02 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US7897455B2 (en) | 2006-01-20 | 2011-03-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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