JP4642390B2 - フラッシュメモリ素子の製造方法 - Google Patents

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Description

本発明はフラッシュメモリ素子の製造方法に関し、特にフローティングゲートとして用いられるポリシリコン膜の上部に酸化膜を形成した後に酸化膜に不純物をドーピングし熱処理工程を行って酸化膜とポリシリコン膜に不純物をパイルアップさせることによって、フローティングゲートの不純物が拡散することにより発生するホール電流(hole current)を最小化し、絶縁破壊電圧を増加させてセル動作に要求される静電容量を確保するとともにフラッシュメモリセルのリテンション特性を改善できるフラッシュメモリ素子の製造方法に関する。
通常、フラッシュメモリ素子のフローティングゲートとしては、リン等の不純物がドーピングされたポリシリコン膜を用いる。ところが、ポリシリコン膜を形成した後に誘電体膜を形成する前にＨＦまたはＢＯＥを用いて洗浄工程を行うが、このとき、ポリシリコン膜にドーピングされたリンが損失される。また、ＳＣ−１を用いて洗浄工程を行う場合にポリシリコン膜の上部に自然酸化膜が成長するが、自然酸化膜にはリンがほとんど含まれていないため、後続の熱処理工程が行われる間にポリシリコン膜のリンが自然酸化膜に拡散する。一方、ＨＦを用いて洗浄工程を行った後にポリシリコン膜をリンでドーピングする場合は、後続の熱処理工程でリンの拡散を防止するバッファ層が形成されないため、リンの拡散を防止できなくなる。
前記のような理由から、通常の方法でフラッシュメモリ素子を製造すれば、絶縁破壊電圧のマージンが不足するため、誘電体膜の厚さを減らすことができない。また、静電容量を増加させるためにフローティングゲートをＭＰＳを用いて形成し、ＭＰＳの表面積を増大させる場合、絶縁破壊電圧の急激な低下を避けられなくなる。それだけでなく、ゲートを形成するためのエッチング工程を行った後にエッチング工程によるストレスを和らげるためにゲートのサイドを一定の厚さに酸化させる。ところが、酸化工程によりポリシリコン膜と誘電体膜の下部酸化膜の界面に酸化膜が成長されゲート内側の誘電体膜の有効酸化膜厚さ(Ｔｅｆｆ)とゲート外側の誘電体膜の有効酸化膜厚さ(Ｔｅｆｆ)に差異が生じ、有効酸化膜厚さ(Ｔｅｆｆ)が不均一となる。また、誘電体膜が厚くなって有効酸化膜厚さ(Ｔｅｆｆ)が増加することで、静電容量が減少し、このような不均一な酸化は漏れ原因となり、絶縁破壊電圧を下げ、セル動作に致命的な悪影響を与える。
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、フローティングゲートとして用いられるポリシリコン膜にドーピングされた不純物の外部への拡散を防止して上述した問題点を解決できるフラッシュメモリ素子の製造方法を提供することにある。
本発明の他の目的は、フローティングゲートとして用いられるポリシリコン膜の上部に酸化膜を薄く形成し、酸化膜に不純物をドーピングした後、熱処理を行うことによって、ポリシリコン膜と酸化膜の界面に不純物をパイルアップさせ、上述した問題点を解決できるフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するために、本発明に係るフラッシュメモリ素子の製造方法は、半導体基板の上部にトンネル酸化膜及び第１不純物を含むフローティングゲート用第１ポリシリコン膜を形成するステップと、前記第１ポリシリコン膜の上部に酸化膜を形成するステップと、前記酸化膜にシリコンよりも高い原子価を有する元素を含む気体雰囲気で第２不純物をドーピングした後に熱処理を行って前記第１ポリシリコン膜と前記酸化膜の界面に前記第２不純物をパイルアップさせるステップと、前記酸化膜の上部に誘電体膜を形成するステップと、全体構造の上部にコントロールゲートとして使用するために第２ポリシリコン膜及びタングステンシリサイド膜を形成した後にエッチング工程を行うステップとを備えることを特徴とする。
また、本発明に係るフラッシュメモリ素子の製造方法は、半導体基板の上部にトンネル酸化膜及び第１不純物を含むフローティングゲート用第１ポリシリコン膜を形成するステップと、前記第１ポリシリコン膜の上部に酸化膜を形成するステップと、前記酸化膜にシリコンよりも高い原子価を有する元素を含む気体雰囲気で第２不純物をドーピングした後に窒素雰囲気で熱処理して前記酸化膜の上部表面を窒化させ、前記第１ポリシリコン膜と前記酸化膜の界面に前記第２不純物をパイルアップさせるステップと、前記酸化膜の上部に誘電体膜を形成した後に前記誘電体膜をスチームアニールするステップと、全体構造の上部にコントロールゲートとして使用するために第２ポリシリコン膜及びタングステンシリサイド膜を形成した後にエッチング工程を行うステップとを備えることを特徴とする。
前記酸化膜はＳＣ−１を用いて前記第１ポリシリコン膜を洗浄するときに成長した自然酸化膜を用いるか、乾式酸化または湿式酸化方法を用いて形成する。
前記乾式酸化工程は５００ないし８００℃の温度と０.０５ないし７６０Ｔｏｒｒの圧力及び酸素原子を含む分子で構成された気体雰囲気で３ないし１２０分間行う。
前記酸素原子を含む分子で構成された気体はＯ２、Ｎ２Ｏ、ＮＯ、Ｏ３、Ｈ２Ｏなどを含み、これらを単独または所定の割合で混合して用い、必要に応じてＡｒをさらに混合して用いる。
前記湿式酸化工程は常温ないし８０℃の温度を維持し、ＮＨ４ＯＨとＨ２Ｏ２が所定の割合で混合された水溶液で１ないし３０分間行う。
前記酸化膜は５ないし２５Åの厚さに形成する。
前記不純物のドーピングはシリコンよりも高い原子価を有する元素を含む気体雰囲気で行う。
前記シリコンよりも高い原子価を有する元素を含む気体はＰＨ３またはＡｓＨ３を含み、これを単独または所定の割合で混合して用い、必要に応じてＡｒをさらに混合して用いる。
前記熱処理工程は前記不純物をドーピングした後にインシチュ工程により行う。
前記熱処理工程は５００ないし８００℃の温度と０.０５ないし７６０Ｔｏｒｒの圧力及びＮＨ３雰囲気で３ないし１８０分間行う。
本発明によれば、フローティングゲートとして用いられる第１ポリシリコン膜の上部に酸化膜を形成した後、酸化膜に不純物をドーピングし、熱処理工程を行って酸化膜と第１ポリシリコン膜に不純物をパイルアップさせることによって、誘電体膜の絶縁破壊電圧は同一厚さの誘電体膜が適用された場合より改善され、算術的に低い厚さの誘電体膜を適用でき、酸化膜により第１ポリシリコン膜との界面の特性が強化されるため、従来の工程と異なり、静電容量を増加させるためにＭＰＳを適用しても絶縁破壊電圧の降下を防止でき、絶縁破壊電圧を確保するために、誘電体膜を形成した後に行うスチームアニールのターゲットを従来より下げることができるマージンを確保する。したがって、後続の熱処理工程及びコントロールゲートを形成するための第２ポリシリコン膜を高い濃度でドーピングすることによってフローティングゲート、誘電体膜及びコントロールゲートで構成されるキャパシタの特性を極大化し、最適化させることができるという、効果を奏する。
このような特性は今後デザインルールが０.１２μｍ以下を超え、０.０９μｍ、０.０７μｍまでＯＮＯ誘電体膜を拡大して適用できる。一方、新たな装置を追加することなく、既存の装置を用いて本発明を適用できるため、新規装置への投資費用を節約できる。
以下、添付する図面を参照して本発明の実施の形態を詳細に説明する。
図１ないし図３は、フラッシュメモリ素子の製造方法を説明する断面図である。
図１（ａ）を参照すると、半導体基板11の上部にトンネル酸化膜12及び第１ポリシリコン膜13を形成した後に第１ポリシリコン膜13に不純物をドーピングする。そして、第１ポリシリコン膜13の上部に酸化膜14を形成する。ここで、第１ポリシリコン膜13のドーピングはリンまたは砒素を用いて１Ｅ２０〜５Ｅ２１ｃｍ３程度の量で行う。また、第１ポリシリコン膜13はドーピングされたポリシリコン膜またはドーピングされていないポリシリコン膜を形成した後にプラズマまたは熱処理工程により、リンまたは砒素雰囲気、例えばＰＨ３またはＡｓＨ３雰囲気でさらにドーピングを行うことができ、ドーピングされていないポリシリコン膜は表面を屈曲させて形成できる。
一方、酸化膜14はＳＣ−１を用いて第１ポリシリコン膜13を洗浄する時に成長した自然酸化膜をそのまま用いるか、乾式酸化または湿式酸化方法を用いて形成する。乾式酸化工程による酸化膜14は所定の方式、例えばＨＦまたはＢＯＥを用いて第１ポリシリコン膜13を洗浄した後に５００〜８００℃の温度、０.０５〜７６０Ｔｏｒｒの圧力及び酸素原子を含む分子で構成された気体雰囲気で３〜１２０分間熱処理して形成する。このとき、酸素原子を含む分子で構成された気体はＯ２、Ｎ２Ｏ、ＮＯ、Ｏ３、Ｈ２Ｏなどを含み、これらを単独または所定の割合で混合して用い、必要に応じて不活性気体であるＡｒを混合して用いる。また、湿式酸化工程を用いた酸化膜14は常温〜８０℃程度の温度を維持してＮＨ４ＯＨとＨ２Ｏ２が所定の割合で混合された水溶液で１〜３０分間処理して形成する。このように形成された酸化膜14は５〜２５Åの厚さを維持する。
図１（ｂ）を参照すると、シリコンよりも高い原子価は有する元素を含む気体雰囲気で熱処理工程を行って酸化膜14に不純物をドーピングする。ここで、シリコンよりも高い原子価を有する元素を含む気体はＰＨ３またはＡｓＨ３を含み、これを単独または所定の割合で混合して用い、必要に応じて不活性気体であるＡｒを混合して用いる。
図２（ａ）を参照すると、酸化膜14に不純物をドーピングした後に連続的なインシチュ工程によりＮＨ３雰囲気で熱処理工程を行って酸化膜14の上部表面を窒化させ、不純物を酸化膜14と第１ポリシリコン膜13の界面にパイルアップさせる。ここで、熱処理工程は５００〜８００℃の温度と０.０５〜７６０Ｔｏｒｒの圧力で３〜１８０分間行う。
図２（ｂ）を参照すると、全体構造の上部に下部酸化膜15ａ、窒化膜15ｂ及び上部酸化膜15ｃで構成された誘電体膜15を形成する。ここで、下部酸化膜15ａ及び上部酸化膜15ｃは７００〜９００℃の温度と０.０５〜３Ｔｏｒｒの圧力でＳｉＨ４とＮ２Ｏの混合気体またはＳｉＨ２Ｃl２とＮ２Ｏの混合気体を用いた化学気相反応により３０〜１００Åの厚さに形成する。一方、下部酸化膜15ａ及び上部酸化膜15ｃは第１ポリシリコン膜13の表面酸化を抑制するために３００℃以下の低温を維持する反応炉にウェーハをローディングした後、前記条件で形成する。そして、窒化膜15ｂは６００〜８００℃の温度と０.０５〜３Ｔｏｒｒの圧力でＳｉＨ４とＮＨ３の混合気体またはＳｉＨ２Ｃl２とＮＨ３の混合気体を用いた化学気相反応で形成するか、６００〜８００℃の温度と２０〜７６０Ｔｏｒｒの圧力でＮＨ３単一気体、ＮＨ３とＡｒの混合気体またはＮＨ３とＮ２の混合気体を用いて下部酸化膜15ａの表面を窒化させて形成し、３０〜１００Åの厚さに形成する。一方、窒化膜15ｂは下部酸化膜15ａを窒化させ、１次窒化膜を形成した後に化学気相反応により２次窒化膜を形成する方法で形成できる。また、誘電体膜15を形成した後に誘電体膜15の質を向上させ、誘電体膜15を構成する各層の界面特性を向上させるために７５０〜８５０℃温度と０.０５〜７６０Ｔｏｒｒの圧力で酸素原子を含む分子で構成された気体を用いて３〜１２０分間スチームアニールを行う。このとき、酸素原子を含む分子で構成された気体はＯ２、Ｎ２Ｏ、ＮＯ、Ｏ３、Ｈ２Ｏを含む気体を単独または所定の割合で混合して用い、必要に応じて不活性気体であるＡｒを混合して用いる。一方、誘電体膜15のスチームアニール工程はＨＦを含む水溶液を用いて洗浄した単結晶ウェーハで酸化膜が５０〜５００Åの厚さに成長する条件で行う。
図３を参照すると、全体構造の上部に第２ポリシリコン膜16及びタングステンシリサイド膜17を形成する。その後、エッチング工程を行ってゲートを形成する。
一方、前記酸化膜14の形成工程から前記誘電体膜15のスチームアニール工程までの一連の工程は、各工程がその前の工程を終了してから１２時間以内に行われるようにする。
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
フラッシュメモリ素子の製造方法を説明する断面図である。 フラッシュメモリ素子の製造方法を説明する断面図である。 フラッシュメモリ素子の製造方法を説明する断面図である。
11 …半導体基板
12 …トンネル酸化膜
13 …第１ポリシリコン膜
14 …酸化膜
15 …誘電体膜
15ａ …下部酸化膜
15ｂ …窒化膜
15ｃ …上部酸化膜
16 …第２ポリシリコン膜
17 …タングステンシリサイド膜

Claims (22)

  1. 半導体基板の上部にトンネル酸化膜及び第１不純物を含むフローティングゲート用第１ポリシリコン膜を形成するステップと、
    前記第１ポリシリコン膜の上部に酸化膜を形成するステップと、
    前記酸化膜にシリコンよりも高い原子価を有する元素を含む気体雰囲気で第２不純物をドーピングした後に熱処理を行って前記第１ポリシリコン膜と前記酸化膜の界面に前記第２不純物をパイルアップさせるステップと、
    前記酸化膜の上部に誘電体膜を形成するステップと、
    全体構造の上部にコントロールゲートとして使用するために第２ポリシリコン膜及びタングステンシリサイド膜を形成した後にエッチング工程を行うステップと
    を備えることを特徴とするフラッシュメモリ素子の製造方法。
  2. 前記第１ポリシリコン膜はリンまたは砒素が１Ｅ２０〜５Ｅ２１ｃｍ３程度の量で前記第１不純物がドーピングされたポリシリコン膜であることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  3. 前記第１ポリシリコン膜はドーピングされたポリシリコン膜またはドーピングされていないポリシリコン膜を形成した後に前記第１不純物を含ませるためにプラズマまたは熱処理工程を用いてリンまたは砒素をさらにドーピングすることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  4. 前記酸化膜はＳＣ−１を用いて前記第１ポリシリコン膜を洗浄する時に成長した自然酸化膜を用いるか、乾式酸化または湿式酸化方法を用いて形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  5. 前記乾式酸化工程は５００ないし８００℃の温度と０.０５ないし７６０Ｔｏｒｒの圧力及び酸素原子を含む分子から構成された気体雰囲気で３ないし１２０分間行うことを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
  6. 前記酸素原子を含む分子から構成された気体はＯ２、Ｎ２Ｏ、ＮＯ、Ｏ３、Ｈ２Ｏなどを含み、これらを単独または所定の割合で混合して用い、必要に応じてＡｒをさらに混合して用いることを特徴とする請求項５に記載のフラッシュメモリ素子の製造方法。
  7. 前記湿式酸化工程は常温ないし８０℃の温度を維持し、ＮＨ４ＯＨとＨ２Ｏ２が所定の割合で混合された水溶液で１ないし３０分間行うことを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
  8. 前記酸化膜は５ないし２５Åの厚さに形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  9. 前記シリコンよりも高い原子価を有する元素を含む気体はＰＨ３またはＡｓＨ３を含み、これを単独または所定の割合で混合して用い、必要に応じてＡｒをさらに混合して用いることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  10. 前記熱処理工程は前記第２不純物をドーピングした後にインシチュ工程で行うことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  11. 前記熱処理工程は５００ないし８００℃の温度と０.０５ないし７６０Ｔｏｒｒの圧力及びＮＨ３雰囲気で３ないし１８０分間行うことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  12. 前記誘電体膜は下部酸化膜、窒化膜及び上部酸化膜が積層されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  13. 前記下部酸化膜及び上部酸化膜は７００ないし９００℃の温度と０.０５ないし３Ｔｏｒｒの圧力でＳｉＨ４とＮ２Ｏの混合気体またはＳｉＨ２Ｃl２とＮ２Ｏの混合気体を用いた化学気相反応により形成されることを特徴とする請求項１２に記載のフラッシュメモリ素子の製造方法。
  14. 前記窒化膜は６００ないし８００℃の温度と０.０５ないし３Ｔｏｒｒの圧力でＳｉＨ４とＮＨ３の混合気体またはＳｉＨ２Ｃl２とＮＨ３の混合気体を用いた化学気相反応により形成されることを特徴とする請求項１２に記載のフラッシュメモリ素子の製造方法。
  15. 前記窒化膜は６００ないし８００℃の温度と２０ないし７６０Ｔｏｒｒの圧力でＮＨ３単一気体、ＮＨ３とＡｒの混合気体またはＮＨ３とＮ２の混合気体を用いて前記下部酸化膜の表面を窒化させて形成することを特徴とする請求項１２に記載のフラッシュメモリ素子の製造方法。
  16. 前記窒化膜は前記下部酸化膜を窒化させて１次窒化膜を形成した後に化学気相反応により２次窒化膜を形成することを特徴とする請求項１２に記載のフラッシュメモリ素子の製造方法。
  17. 前記誘電体膜を形成した後にスチームアニール工程をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  18. 前記スチームアニール工程は７５０ないし８５０℃の温度と０.０５ないし７６０Ｔｏｒｒの圧力で酸素原子を含む分子で構成された気体を用いて３ないし１２０分間行うことを特徴とする請求項１７に記載のフラッシュメモリ素子の製造方法。
  19. 前記酸素原子を含む分子で構成された気体はＯ２、Ｎ２Ｏ、ＮＯ、Ｏ３、Ｈ２Ｏを含み、これらを単独または所定の割合で混合して用い、必要に応じてＡｒをさらに混合して用いることを特徴とする請求項１８に記載のフラッシュメモリ素子の製造方法。
  20. 前記スチームアニール工程はＨＦを含む水溶液を用いて洗浄した単結晶ウェーハで酸化膜が５０ないし５００Åの厚さに成長する条件で行うことを特徴とする請求項１７に記載のフラッシュメモリ素子の製造方法。
  21. 半導体基板の上部にトンネル酸化膜及び第１不純物を含むフローティングゲート用第１ポリシリコン膜を形成するステップと、
    前記第１ポリシリコン膜の上部に酸化膜を形成するステップと、
    前記酸化膜にシリコンよりも高い原子価を有する元素を含む気体雰囲気で第２不純物をドーピングした後に窒素雰囲気で熱処理して前記酸化膜の上部表面を窒化させ、前記第１ポリシリコン膜と前記酸化膜の界面に前記第２不純物をパイルアップさせるステップと、
    前記酸化膜の上部に誘電体膜を形成した後に前記誘電体膜をスチームアニールするステップと、
    全体構造の上部にコントロールゲートとして使用するために第２ポリシリコン膜及びタングステンシリサイド膜を形成した後にエッチング工程を行うステップと
    を備えることを特徴とするフラッシュメモリ素子の製造方法。
  22. 前記酸化膜の形成ステップから前記誘電体膜のスチームアニールステップまでの一連のステップは、各ステップがその前のステップを終了した後に１２時間以内に行うようにすることを特徴とする請求項２１に記載のフラッシュメモリ素子の製造方法。
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