JPH10154761A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH10154761A JPH10154761A JP31055796A JP31055796A JPH10154761A JP H10154761 A JPH10154761 A JP H10154761A JP 31055796 A JP31055796 A JP 31055796A JP 31055796 A JP31055796 A JP 31055796A JP H10154761 A JPH10154761 A JP H10154761A
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Abstract
(57)【要約】
【課題】 ２層ゲート構造を有する不揮発性半導体記憶
装置の製造工程において、耐酸化性に優れた層間絶縁膜
を形成し、信頼性の高い不揮発性半導体記憶装置を提供
する。 【解決手段】 浮遊ゲート４上に下部酸化膜５３１を形
成した後、下部酸化膜５３１上にシリコン窒化膜５２１
を形成する。その後、ジクロルシランガスと亜酸化窒素
ガスとアンモニアガスの混合比が例えば１２：７９：１
の雰囲気で、例えば７７０℃の温度、０．４Ｔｏｒｒの
圧力でＣＶＤ反応を行って、シリコン窒化膜上に上部酸
化膜５１１を形成する。このとき上部酸化膜５１１は膜
中に窒素原子を含むオキシナイトライド膜となってい
る。
装置の製造工程において、耐酸化性に優れた層間絶縁膜
を形成し、信頼性の高い不揮発性半導体記憶装置を提供
する。 【解決手段】 浮遊ゲート４上に下部酸化膜５３１を形
成した後、下部酸化膜５３１上にシリコン窒化膜５２１
を形成する。その後、ジクロルシランガスと亜酸化窒素
ガスとアンモニアガスの混合比が例えば１２：７９：１
の雰囲気で、例えば７７０℃の温度、０．４Ｔｏｒｒの
圧力でＣＶＤ反応を行って、シリコン窒化膜上に上部酸
化膜５１１を形成する。このとき上部酸化膜５１１は膜
中に窒素原子を含むオキシナイトライド膜となってい
る。
Description
【０００１】
【発明の属する技術分野】この発明は、情報の書き込み
及び消去をともに電気的に行うことが可能な２層ゲート
構造を有する不揮発性半導体記憶装置（ＥＥＰＲＯＭ：
Electrically Erasable and Programmable ROM）の製造
方法に関するものである。
及び消去をともに電気的に行うことが可能な２層ゲート
構造を有する不揮発性半導体記憶装置（ＥＥＰＲＯＭ：
Electrically Erasable and Programmable ROM）の製造
方法に関するものである。
【０００２】
【従来の技術】図６は、２層ゲート構造を有する不揮発
性半導体記憶装置（以下、本明細書では「ＥＥＰＲＯ
Ｍ」と表記する。）の基本的なメモリセルの構造を示す
断面図である。図６に示すように、ＥＥＰＲＯＭのメモ
リセルは、多結晶シリコンからなる浮遊ゲート８４と、
これに積層された同じく多結晶シリコンからなる制御ゲ
ート８７の２層多結晶シリコン積層構造のＭＯＳトラン
ジスタにより構成されている。従来のＥＰＲＯＭ（Eras
able and Electrically Programmable ROM）と大きく異
なる点は、半導体基板８１上に設けられたトンネル酸化
膜８３の膜厚がトンネル電流を流すことができる程度
（〜１０ｎｍ）に薄くなっている点である。また、ＥＥ
ＰＲＯＭにおいては、浮遊ゲート８４と制御ゲート８７
との間の層間絶縁膜８５に、耐圧向上を目的として酸化
膜８５３、窒化膜８５２及び酸化膜８５１の３層構造
（以下、本明細書では［ＯＮＯ膜」と表記する。）の絶
縁膜が用いられる。
性半導体記憶装置（以下、本明細書では「ＥＥＰＲＯ
Ｍ」と表記する。）の基本的なメモリセルの構造を示す
断面図である。図６に示すように、ＥＥＰＲＯＭのメモ
リセルは、多結晶シリコンからなる浮遊ゲート８４と、
これに積層された同じく多結晶シリコンからなる制御ゲ
ート８７の２層多結晶シリコン積層構造のＭＯＳトラン
ジスタにより構成されている。従来のＥＰＲＯＭ（Eras
able and Electrically Programmable ROM）と大きく異
なる点は、半導体基板８１上に設けられたトンネル酸化
膜８３の膜厚がトンネル電流を流すことができる程度
（〜１０ｎｍ）に薄くなっている点である。また、ＥＥ
ＰＲＯＭにおいては、浮遊ゲート８４と制御ゲート８７
との間の層間絶縁膜８５に、耐圧向上を目的として酸化
膜８５３、窒化膜８５２及び酸化膜８５１の３層構造
（以下、本明細書では［ＯＮＯ膜」と表記する。）の絶
縁膜が用いられる。
【０００３】図７は、ＥＥＰＲＯＭの動作原理を示す断
面図である。図７（Ａ）は、浮遊ゲート８４中に電子が
存在しない状態を示し、図７（Ｂ）は、浮遊ゲート８４
中に電子８６が存在する状態を示す。浮遊ゲート８４中
に電子が存在しない図７（Ａ）の状態では、制御ゲート
８７に低電圧を印加した場合であってもチャネルに電子
８０が誘起され、電流が流れ始める。例えば、図７
（Ｃ）に示すように、制御ゲート８７に１Ｖの電圧が印
加されると電流が流れ始める。即ち、しきい値電圧が１
Ｖである。
面図である。図７（Ａ）は、浮遊ゲート８４中に電子が
存在しない状態を示し、図７（Ｂ）は、浮遊ゲート８４
中に電子８６が存在する状態を示す。浮遊ゲート８４中
に電子が存在しない図７（Ａ）の状態では、制御ゲート
８７に低電圧を印加した場合であってもチャネルに電子
８０が誘起され、電流が流れ始める。例えば、図７
（Ｃ）に示すように、制御ゲート８７に１Ｖの電圧が印
加されると電流が流れ始める。即ち、しきい値電圧が１
Ｖである。
【０００４】一方、浮遊ゲート８４中に電子８６が存在
する図７（Ｂ）の状態では、制御ゲート８７に電圧を印
加しても、電子８６の負電荷によって、一定値以上の電
圧が印加されなければチャネルが誘起されない。例え
ば、図７（Ｃ）に示すように、制御ゲート８７に６Ｖ以
上の電圧を印加しなければ電流は流れない。即ち、しき
い値電圧が６Ｖである。このように、浮遊ゲート８４中
に電子８６が存在するか否かによってしきい値電圧が異
なることを利用して、図７（Ａ）の状態を「１」（初期
状態）と決め、図７（Ｂ）の状態を「０」（書き込み状
態）と決めると、半導体記憶装置として使用することが
できる（図７（Ｃ））。
する図７（Ｂ）の状態では、制御ゲート８７に電圧を印
加しても、電子８６の負電荷によって、一定値以上の電
圧が印加されなければチャネルが誘起されない。例え
ば、図７（Ｃ）に示すように、制御ゲート８７に６Ｖ以
上の電圧を印加しなければ電流は流れない。即ち、しき
い値電圧が６Ｖである。このように、浮遊ゲート８４中
に電子８６が存在するか否かによってしきい値電圧が異
なることを利用して、図７（Ａ）の状態を「１」（初期
状態）と決め、図７（Ｂ）の状態を「０」（書き込み状
態）と決めると、半導体記憶装置として使用することが
できる（図７（Ｃ））。
【０００５】ＥＥＰＲＯＭに情報を書き込むときは、制
御ゲート８７に例えば１２Ｖ、ドレイン領域８９に例え
ば６Ｖの高電圧を印加し、ソース領域８８を接地電位
（０Ｖ）にする。すると、チャネルに沿った方向の電界
からエネルギーを得てホットになった電子８０がトンネ
ル酸化膜８３を通して浮遊ゲート８４に注入され、これ
により、制御ゲート８７から見たしきい値電圧が高い状
態「０」となる。
御ゲート８７に例えば１２Ｖ、ドレイン領域８９に例え
ば６Ｖの高電圧を印加し、ソース領域８８を接地電位
（０Ｖ）にする。すると、チャネルに沿った方向の電界
からエネルギーを得てホットになった電子８０がトンネ
ル酸化膜８３を通して浮遊ゲート８４に注入され、これ
により、制御ゲート８７から見たしきい値電圧が高い状
態「０」となる。
【０００６】一方、情報を消去するときは、制御ゲート
８７を接地電位（０Ｖ）とし、ソース領域８８に例えば
１２Ｖの電圧を印加する。すると、トンネル電流がトン
ネル酸化膜８３を通して浮遊ゲート８４からソース領域
８８へ流れ、浮遊ゲート８４中の電子８６が抜き取られ
る。これにより、制御ゲート８７から見たしきい値電圧
は低い状態「１」となる。
８７を接地電位（０Ｖ）とし、ソース領域８８に例えば
１２Ｖの電圧を印加する。すると、トンネル電流がトン
ネル酸化膜８３を通して浮遊ゲート８４からソース領域
８８へ流れ、浮遊ゲート８４中の電子８６が抜き取られ
る。これにより、制御ゲート８７から見たしきい値電圧
は低い状態「１」となる。
【０００７】ＥＥＰＲＯＭを微細化すると浮遊ゲート８
４や制御ゲート８７の表面積も小さくなるため、浮遊ゲ
ート８４と制御ゲート８７との間の結合容量が小さくな
り最適な情報の書き換え動作ができなくなる。従って、
ＥＥＰＲＯＭの微細化を進めるにあたっては、メモリセ
ルが縮小されても十分な結合容量を得ることができるよ
うに、浮遊ゲート８４と制御ゲート８７との間の層間絶
縁膜であるＯＮＯ膜８５を薄膜化することが重要な課題
となる。また、ＯＮＯ膜８５の薄膜化に際しては、高い
電界のストレスを印加され続けても破壊することのない
よう、ＯＮＯ膜８５が十分な長期信頼性を有することも
必要である。
４や制御ゲート８７の表面積も小さくなるため、浮遊ゲ
ート８４と制御ゲート８７との間の結合容量が小さくな
り最適な情報の書き換え動作ができなくなる。従って、
ＥＥＰＲＯＭの微細化を進めるにあたっては、メモリセ
ルが縮小されても十分な結合容量を得ることができるよ
うに、浮遊ゲート８４と制御ゲート８７との間の層間絶
縁膜であるＯＮＯ膜８５を薄膜化することが重要な課題
となる。また、ＯＮＯ膜８５の薄膜化に際しては、高い
電界のストレスを印加され続けても破壊することのない
よう、ＯＮＯ膜８５が十分な長期信頼性を有することも
必要である。
【０００８】図８〜図１３は、従来の技術として、ＥＥ
ＰＲＯＭの製造工程の一部を順に示す断面図である。ま
ず、シリコン基板１の表面に既知の方法によってフィー
ルド酸化膜２を選択的に形成する。図中、中央に位置す
るフィールド酸化膜２はシリコン基板１の表面を１７と
１８に区分している。その後全表面上に既知の方法によ
って酸化膜を形成し、次に、この酸化膜をメモリセル部
１７となる領域のシリコン基板１の表面上のみに残置さ
せることにより、トンネル酸化膜３を得る（図８）。
ＰＲＯＭの製造工程の一部を順に示す断面図である。ま
ず、シリコン基板１の表面に既知の方法によってフィー
ルド酸化膜２を選択的に形成する。図中、中央に位置す
るフィールド酸化膜２はシリコン基板１の表面を１７と
１８に区分している。その後全表面上に既知の方法によ
って酸化膜を形成し、次に、この酸化膜をメモリセル部
１７となる領域のシリコン基板１の表面上のみに残置さ
せることにより、トンネル酸化膜３を得る（図８）。
【０００９】次に、全表面上に第１の多結晶シリコン層
を形成し、これを所定のパターンにパターニングするこ
とにより浮遊ゲート４を得る（図９）。
を形成し、これを所定のパターンにパターニングするこ
とにより浮遊ゲート４を得る（図９）。
【００１０】次に、全表面上に、既知の方法によってＯ
ＮＯ膜５を形成する（図１０）。ＯＮＯ膜形成技術の例
としては、８００℃〜８５０℃のドライ酸素雰囲気で全
表面を酸化することにより下部酸化膜５３０を形成し、
その後下部酸化膜５３０上にシリコン窒化膜５２０をＣ
ＶＤ法により堆積し、最後に９２０℃のスチーム酸化に
よってシリコン窒化膜５２０を３ｎｍ酸化して上部酸化
膜５１０を形成したものがある（「Physical Origin of
Long-Term Charge Loss in Floating-Gate EPROM with
an Interpoly Oxide-Nitride-Oxide Stacked Dielectr
ic」、IEEE ELECTRON DEVICE LETTERS、VOL.12、No.2、
FEBRUARY 1991、p.51）。
ＮＯ膜５を形成する（図１０）。ＯＮＯ膜形成技術の例
としては、８００℃〜８５０℃のドライ酸素雰囲気で全
表面を酸化することにより下部酸化膜５３０を形成し、
その後下部酸化膜５３０上にシリコン窒化膜５２０をＣ
ＶＤ法により堆積し、最後に９２０℃のスチーム酸化に
よってシリコン窒化膜５２０を３ｎｍ酸化して上部酸化
膜５１０を形成したものがある（「Physical Origin of
Long-Term Charge Loss in Floating-Gate EPROM with
an Interpoly Oxide-Nitride-Oxide Stacked Dielectr
ic」、IEEE ELECTRON DEVICE LETTERS、VOL.12、No.2、
FEBRUARY 1991、p.51）。
【００１１】次に、周辺回路部１８に形成されたＯＮＯ
膜５を除去して、メモリセル部１７のみにＯＮＯ膜５を
残置する（図１１）。
膜５を除去して、メモリセル部１７のみにＯＮＯ膜５を
残置する（図１１）。
【００１２】次に、７５０℃〜９００℃でスチーム酸化
を行い、周辺回路部１８のシリコン基板１上にゲート酸
化膜６を形成する（図１２）。
を行い、周辺回路部１８のシリコン基板１上にゲート酸
化膜６を形成する（図１２）。
【００１３】次に、全表面上に、第２の多結晶シリコン
膜を堆積した後、これを所定のパターンにパターニング
することにより、メモリセル部１７には制御ゲート７
を、周辺回路部１８には高耐圧トランジスタ用のゲート
８を形成する（図１３）。
膜を堆積した後、これを所定のパターンにパターニング
することにより、メモリセル部１７には制御ゲート７
を、周辺回路部１８には高耐圧トランジスタ用のゲート
８を形成する（図１３）。
【００１４】
【発明が解決しようとする課題】しかしながら、従来の
ＥＥＰＲＯＭの製造方法においては、周辺回路部１８の
ゲート酸化膜６を形成する際に、浮遊ゲート４上に形成
されたＯＮＯ膜５が露出された状態でスチーム酸化がな
される。従って、ＯＮＯ膜５が十分な耐酸化性を有して
いないと、スチーム酸化時の酸化種がＯＮＯ膜５中を拡
散し、浮遊ゲート４を酸化してしまう。その結果、浮遊
ゲート４と制御ゲート７との間のＯＮＯ膜５の膜厚が増
加し、浮遊ゲート４と制御ゲート７との間で、十分な結
合容量を得ることができなくなるという問題があった。
ＥＥＰＲＯＭの製造方法においては、周辺回路部１８の
ゲート酸化膜６を形成する際に、浮遊ゲート４上に形成
されたＯＮＯ膜５が露出された状態でスチーム酸化がな
される。従って、ＯＮＯ膜５が十分な耐酸化性を有して
いないと、スチーム酸化時の酸化種がＯＮＯ膜５中を拡
散し、浮遊ゲート４を酸化してしまう。その結果、浮遊
ゲート４と制御ゲート７との間のＯＮＯ膜５の膜厚が増
加し、浮遊ゲート４と制御ゲート７との間で、十分な結
合容量を得ることができなくなるという問題があった。
【００１５】この発明は、上記のような問題を解決する
ためになされたものであり、耐酸化性に優れたＯＮＯ膜
を形成することによりＯＮＯ膜の薄膜化を可能とし、信
頼性の高いＥＥＰＲＯＭを提供することを目的とする。
ためになされたものであり、耐酸化性に優れたＯＮＯ膜
を形成することによりＯＮＯ膜の薄膜化を可能とし、信
頼性の高いＥＥＰＲＯＭを提供することを目的とする。
【００１６】
【課題を解決するための手段】この発明に係る不揮発性
半導体装置の製造方法においては、（ａ）浮遊ゲート上
に第１の絶縁膜を形成する工程と、（ｂ）第１の絶縁膜
上に第２の絶縁膜を形成する工程と、（ｃ）第２の絶縁
膜上に第３の絶縁膜を形成する工程と、（ｄ）第３の絶
縁膜上に制御ゲートを形成する工程とを備え、工程
（ｃ）においては、第３の絶縁膜としてオキシナイトラ
イド膜を形成することを特徴とするものである。
半導体装置の製造方法においては、（ａ）浮遊ゲート上
に第１の絶縁膜を形成する工程と、（ｂ）第１の絶縁膜
上に第２の絶縁膜を形成する工程と、（ｃ）第２の絶縁
膜上に第３の絶縁膜を形成する工程と、（ｄ）第３の絶
縁膜上に制御ゲートを形成する工程とを備え、工程
（ｃ）においては、第３の絶縁膜としてオキシナイトラ
イド膜を形成することを特徴とするものである。
【００１７】また、望ましくは、オキシナイトライド膜
はＣＶＤ法により形成されると良い。
はＣＶＤ法により形成されると良い。
【００１８】また、この発明に係る不揮発性半導体記憶
装置の製造方法においては、窒素を含有するガス中で浮
遊ゲートの表面を熱窒化することにより熱窒化領域を形
成する工程と、熱窒化領域上に絶縁膜を形成する工程
と、絶縁膜上に制御ゲートを形成する工程とを備えるこ
とを特徴とするものである。
装置の製造方法においては、窒素を含有するガス中で浮
遊ゲートの表面を熱窒化することにより熱窒化領域を形
成する工程と、熱窒化領域上に絶縁膜を形成する工程
と、絶縁膜上に制御ゲートを形成する工程とを備えるこ
とを特徴とするものである。
【００１９】さらに、この発明に係る不揮発性半導体記
憶装置の製造方法においては、浮遊ゲート上に絶縁膜を
形成する工程と、窒素を含有するガス中でアニールを行
うことにより絶縁膜中に窒素を導入して窒素含有領域を
形成する工程と、浮遊ゲートと絶縁膜とに積層して制御
ゲートを形成する工程とを備えることを特徴とするもの
である。
憶装置の製造方法においては、浮遊ゲート上に絶縁膜を
形成する工程と、窒素を含有するガス中でアニールを行
うことにより絶縁膜中に窒素を導入して窒素含有領域を
形成する工程と、浮遊ゲートと絶縁膜とに積層して制御
ゲートを形成する工程とを備えることを特徴とするもの
である。
【００２０】また、この発明に係る不揮発性半導体記憶
装置の製造方法においては、（ａ）浮遊ゲート上に第１
の絶縁膜を形成する工程と、第１の絶縁膜上に第２の絶
縁膜を形成する工程と、第２の絶縁膜上に第３の絶縁膜
を形成する工程と、第３の絶縁膜上に制御ゲートを形成
する工程とを備え、工程（ｂ）においては、ジクロルシ
ラン（ＳｉＨ2Ｃｌ2）ガスと窒素を含有するガスとの混
合ガス中において、シリコン窒化膜を形成することを特
徴とするものである。
装置の製造方法においては、（ａ）浮遊ゲート上に第１
の絶縁膜を形成する工程と、第１の絶縁膜上に第２の絶
縁膜を形成する工程と、第２の絶縁膜上に第３の絶縁膜
を形成する工程と、第３の絶縁膜上に制御ゲートを形成
する工程とを備え、工程（ｂ）においては、ジクロルシ
ラン（ＳｉＨ2Ｃｌ2）ガスと窒素を含有するガスとの混
合ガス中において、シリコン窒化膜を形成することを特
徴とするものである。
【００２１】また、望ましくは、シリコン窒化膜は、ジ
クロルシラン（ＳｉＨ2Ｃｌ2）ガスの分圧が０．１Ｔｏ
ｒｒ以上の条件下で形成されると良い。
クロルシラン（ＳｉＨ2Ｃｌ2）ガスの分圧が０．１Ｔｏ
ｒｒ以上の条件下で形成されると良い。
【００２２】
実施の形態１．図１は、本発明の実施の形態１に係るＥ
ＥＰＲＯＭのメモリセルの製造方法を示す、メモリセル
部近傍の断面図である。本実施の形態においては、まず
従来と同様の工程によって、図９に示すメモリセル部１
７と同様の構造を得る。
ＥＰＲＯＭのメモリセルの製造方法を示す、メモリセル
部近傍の断面図である。本実施の形態においては、まず
従来と同様の工程によって、図９に示すメモリセル部１
７と同様の構造を得る。
【００２３】その後、酸素（Ｏ2）ガスと窒素（Ｎ2）ガ
スの混合比が例えば１：３の雰囲気で、例えば９００℃
の温度、常圧下で熱酸化を行って、浮遊ゲート４上に下
部酸化膜５３１を例えば厚さ８ｎｍ形成する。
スの混合比が例えば１：３の雰囲気で、例えば９００℃
の温度、常圧下で熱酸化を行って、浮遊ゲート４上に下
部酸化膜５３１を例えば厚さ８ｎｍ形成する。
【００２４】続いて、ジクロルシラン（ＳｉＨ2Ｃｌ2）
ガスとアンモニア（ＮＨ3）ガスの混合比が例えば１：
１４の雰囲気で、例えば７００℃の温度、０．２Ｔｏｒ
ｒの圧力でＣＶＤ反応を行って、下部酸化膜５３１上に
シリコン窒化膜５２１を例えば厚さ８ｎｍ形成する。
ガスとアンモニア（ＮＨ3）ガスの混合比が例えば１：
１４の雰囲気で、例えば７００℃の温度、０．２Ｔｏｒ
ｒの圧力でＣＶＤ反応を行って、下部酸化膜５３１上に
シリコン窒化膜５２１を例えば厚さ８ｎｍ形成する。
【００２５】次に、ジクロルシラン（ＳｉＨ2Ｃｌ2）ガ
スと亜酸化窒素（Ｎ2Ｏ）ガスとアンモニア（ＮＨ3）ガ
スの混合比が例えば１２：７９：１の雰囲気で、例えば
７７０℃の温度、０．４Ｔｏｒｒの圧力でＣＶＤ反応を
行って、シリコン窒化膜５２１上に上部酸化膜５１１を
例えば厚さ１０ｎｍ形成する。このとき、上部酸化膜５
１１は膜中に窒素（Ｎ）原子が含まれるオキシナイトラ
イド膜となっている。
スと亜酸化窒素（Ｎ2Ｏ）ガスとアンモニア（ＮＨ3）ガ
スの混合比が例えば１２：７９：１の雰囲気で、例えば
７７０℃の温度、０．４Ｔｏｒｒの圧力でＣＶＤ反応を
行って、シリコン窒化膜５２１上に上部酸化膜５１１を
例えば厚さ１０ｎｍ形成する。このとき、上部酸化膜５
１１は膜中に窒素（Ｎ）原子が含まれるオキシナイトラ
イド膜となっている。
【００２６】さらに、本実施の形態においては、上部酸
化膜５１１をＣＶＤ法によって形成するため、例えば９
００℃以下の温度で成膜することができ、一旦形成され
たシリコン酸化膜を窒化処理することによってオキシナ
イトライド膜を形成するよりも低温で成膜することがで
きる。
化膜５１１をＣＶＤ法によって形成するため、例えば９
００℃以下の温度で成膜することができ、一旦形成され
たシリコン酸化膜を窒化処理することによってオキシナ
イトライド膜を形成するよりも低温で成膜することがで
きる。
【００２７】続いて、図１１から図１３に示される従来
と同様の工程によってＥＥＰＲＯＭのメモリセルの主要
部を形成する。
と同様の工程によってＥＥＰＲＯＭのメモリセルの主要
部を形成する。
【００２８】本実施の形態によると、上部酸化膜５１１
中に窒素（Ｎ）原子が含まれるため、周辺回路部１８の
ゲート酸化膜６を形成する際にスチーム酸化時の酸化種
が上部酸化膜５１１中を拡散することを抑制することが
できる。その結果、ＯＮＯ膜５の耐酸化性が向上する。
また、ＯＮＯ膜５の耐酸化性が向上することにより、ス
チーム酸化時の酸化種が浮遊ゲート４を酸化することも
抑制され、信頼性の高いＥＥＰＲＯＭを得ることができ
る。
中に窒素（Ｎ）原子が含まれるため、周辺回路部１８の
ゲート酸化膜６を形成する際にスチーム酸化時の酸化種
が上部酸化膜５１１中を拡散することを抑制することが
できる。その結果、ＯＮＯ膜５の耐酸化性が向上する。
また、ＯＮＯ膜５の耐酸化性が向上することにより、ス
チーム酸化時の酸化種が浮遊ゲート４を酸化することも
抑制され、信頼性の高いＥＥＰＲＯＭを得ることができ
る。
【００２９】実施の形態２．図２は、本発明の実施の形
態２に係るＥＥＰＲＯＭのメモリセルの製造方法を示
す、メモリセル部近傍の断面図である。本実施の形態に
おいては、まず従来と同様の工程によって、図９に示す
メモリセル部１７と同様の構造を得る。
態２に係るＥＥＰＲＯＭのメモリセルの製造方法を示
す、メモリセル部近傍の断面図である。本実施の形態に
おいては、まず従来と同様の工程によって、図９に示す
メモリセル部１７と同様の構造を得る。
【００３０】その後、浮遊ゲート４の表面を例えばアン
モニア（ＮＨ3）ガスを用いて反応炉内で例えば１００
０℃、６０秒間の熱窒化を行い、熱窒化領域５４４を形
成する。このとき、アンモニア（ＮＨ3）ガスの代わり
に一酸化窒素（ＮＯ）ガスを用いて例えば９００℃、１
０分間の熱窒化を行ってもよい。
モニア（ＮＨ3）ガスを用いて反応炉内で例えば１００
０℃、６０秒間の熱窒化を行い、熱窒化領域５４４を形
成する。このとき、アンモニア（ＮＨ3）ガスの代わり
に一酸化窒素（ＮＯ）ガスを用いて例えば９００℃、１
０分間の熱窒化を行ってもよい。
【００３１】次に、ジクロルシラン（ＳｉＨ2Ｃｌ2）ガ
スと亜酸化窒素（Ｎ2Ｏ）ガスの混合比が例えば１：２
の雰囲気で例えば８００℃の温度、０．６Ｔｏｒｒの圧
力でＣＶＤ反応を行って、下部酸化膜５３４を例えば厚
さ１０ｎｍ形成する。
スと亜酸化窒素（Ｎ2Ｏ）ガスの混合比が例えば１：２
の雰囲気で例えば８００℃の温度、０．６Ｔｏｒｒの圧
力でＣＶＤ反応を行って、下部酸化膜５３４を例えば厚
さ１０ｎｍ形成する。
【００３２】続いて、ジクロルシラン（ＳｉＨ2Ｃｌ2）
ガスとアンモニア（ＮＨ3）ガスの混合比が例えば１：
１４の雰囲気で、例えば７００℃の温度、０．２Ｔｏｒ
ｒの圧力でＣＶＤ反応を行って、シリコン窒化膜５２４
を例えば厚さ８ｎｍ形成する。
ガスとアンモニア（ＮＨ3）ガスの混合比が例えば１：
１４の雰囲気で、例えば７００℃の温度、０．２Ｔｏｒ
ｒの圧力でＣＶＤ反応を行って、シリコン窒化膜５２４
を例えば厚さ８ｎｍ形成する。
【００３３】次に、ジクロルシラン（ＳｉＨ2Ｃｌ2）ガ
スと亜酸化窒素（Ｎ2Ｏ）ガスの混合比が例えば１：２
の雰囲気で例えば８００℃の温度、０．６Ｔｏｒｒの圧
力でＣＶＤ反応を行って、上部酸化膜５１４を例えば厚
さ１０ｎｍ形成する。
スと亜酸化窒素（Ｎ2Ｏ）ガスの混合比が例えば１：２
の雰囲気で例えば８００℃の温度、０．６Ｔｏｒｒの圧
力でＣＶＤ反応を行って、上部酸化膜５１４を例えば厚
さ１０ｎｍ形成する。
【００３４】続いて、図１１から図１３に示される従来
と同様の工程によってＥＥＰＲＯＭのメモリセルの主要
部を形成する。
と同様の工程によってＥＥＰＲＯＭのメモリセルの主要
部を形成する。
【００３５】本実施の形態によると、下部酸化膜５３４
と浮遊ゲート４との界面に形成される熱窒化領域５４４
中に窒素（Ｎ）原子が含まれるため、周辺回路部１８の
ゲート酸化膜６を形成する際にスチーム酸化時の酸化種
が熱窒化領域５４４中を拡散することを抑制することが
できる。その結果、スチーム酸化時の酸化種が浮遊ゲー
ト４を酸化することも抑制され、信頼性の高いＥＥＰＲ
ＯＭを得ることができる。
と浮遊ゲート４との界面に形成される熱窒化領域５４４
中に窒素（Ｎ）原子が含まれるため、周辺回路部１８の
ゲート酸化膜６を形成する際にスチーム酸化時の酸化種
が熱窒化領域５４４中を拡散することを抑制することが
できる。その結果、スチーム酸化時の酸化種が浮遊ゲー
ト４を酸化することも抑制され、信頼性の高いＥＥＰＲ
ＯＭを得ることができる。
【００３６】実施の形態３．図３は、本発明の実施の形
態３に係るＥＥＰＲＯＭのメモリセルの製造方法を示
す、メモリセル部近傍の断面図である。本実施の形態に
おいては、まず従来と同様の工程によって、図９に示す
メモリセル部１７と同様の構造を得る。
態３に係るＥＥＰＲＯＭのメモリセルの製造方法を示
す、メモリセル部近傍の断面図である。本実施の形態に
おいては、まず従来と同様の工程によって、図９に示す
メモリセル部１７と同様の構造を得る。
【００３７】その後、酸素（Ｏ2）ガスと窒素（Ｎ2）ガ
スの混合比が例えば１：３の雰囲気で、例えば９００℃
の温度、常圧下で熱酸化を行って、下部酸化膜５３５を
例えば厚さ８ｎｍ形成する。
スの混合比が例えば１：３の雰囲気で、例えば９００℃
の温度、常圧下で熱酸化を行って、下部酸化膜５３５を
例えば厚さ８ｎｍ形成する。
【００３８】続いて、例えばアンモニア（ＮＨ3）ガス
を用いて反応炉内で例えば９００℃、１２０秒間のアニ
ールを行って、下部酸化膜５３５中に窒素（Ｎ）原子を
導入する。なお、アンモニア（ＮＨ3）ガスの代わりに
亜酸化窒素（Ｎ2Ｏ）ガスを用いて、例えば９００℃、
１０分間のアニールを行ってもよい。また、亜酸化窒素
（Ｎ2Ｏ）ガスの代わりに一酸化窒素（ＮＯ）ガスを用
いてもよい。
を用いて反応炉内で例えば９００℃、１２０秒間のアニ
ールを行って、下部酸化膜５３５中に窒素（Ｎ）原子を
導入する。なお、アンモニア（ＮＨ3）ガスの代わりに
亜酸化窒素（Ｎ2Ｏ）ガスを用いて、例えば９００℃、
１０分間のアニールを行ってもよい。また、亜酸化窒素
（Ｎ2Ｏ）ガスの代わりに一酸化窒素（ＮＯ）ガスを用
いてもよい。
【００３９】このとき、例えばアンモニア（ＮＨ3）ガ
スを用いて上記アニールを行った場合、下部酸化膜５３
５中における窒素分布は、下部酸化膜５３５の表面及び
下部酸化膜５３５と浮遊ゲート４との界面で濃度が高
く、その中間領域では濃度が低くなる。従って、図３に
示すように、窒素分布に従って窒素含有領域５４５が形
成されることとなる。なお、亜酸化窒素（Ｎ2Ｏ）ガス
又は一酸化窒素（ＮＯ）ガスを用いてアニールを行った
場合は、下部酸化膜５３５と浮遊ゲート４との界面のみ
で窒素濃度が高くなるため、窒素含有領域５４５は、下
部酸化膜５３５と浮遊ゲート４との界面のみにしか形成
されない。
スを用いて上記アニールを行った場合、下部酸化膜５３
５中における窒素分布は、下部酸化膜５３５の表面及び
下部酸化膜５３５と浮遊ゲート４との界面で濃度が高
く、その中間領域では濃度が低くなる。従って、図３に
示すように、窒素分布に従って窒素含有領域５４５が形
成されることとなる。なお、亜酸化窒素（Ｎ2Ｏ）ガス
又は一酸化窒素（ＮＯ）ガスを用いてアニールを行った
場合は、下部酸化膜５３５と浮遊ゲート４との界面のみ
で窒素濃度が高くなるため、窒素含有領域５４５は、下
部酸化膜５３５と浮遊ゲート４との界面のみにしか形成
されない。
【００４０】次に、ジクロルシラン（ＳｉＨ2Ｃｌ2）ガ
スとアンモニア（ＮＨ3）ガスの混合比が例えば１：１
４の雰囲気で、例えば７００℃の温度、０．２Ｔｏｒｒ
の圧力でＣＶＤ反応を行って、シリコン窒化膜５２５を
例えば厚さ８ｎｍ形成する。
スとアンモニア（ＮＨ3）ガスの混合比が例えば１：１
４の雰囲気で、例えば７００℃の温度、０．２Ｔｏｒｒ
の圧力でＣＶＤ反応を行って、シリコン窒化膜５２５を
例えば厚さ８ｎｍ形成する。
【００４１】続いて、ジクロルシラン（ＳｉＨ2Ｃｌ2）
ガスと亜酸化窒素（Ｎ2Ｏ）ガスの混合比が例えば１：
２の雰囲気で例えば８００℃の温度、０．６Ｔｏｒｒの
圧力でＣＶＤ反応を行って、上部酸化膜５１５を例えば
厚さ１０ｎｍ形成する。
ガスと亜酸化窒素（Ｎ2Ｏ）ガスの混合比が例えば１：
２の雰囲気で例えば８００℃の温度、０．６Ｔｏｒｒの
圧力でＣＶＤ反応を行って、上部酸化膜５１５を例えば
厚さ１０ｎｍ形成する。
【００４２】続いて、図１１から図１３に示される従来
と同様の工程によってＥＥＰＲＯＭのメモリセルの主要
部を形成する。
と同様の工程によってＥＥＰＲＯＭのメモリセルの主要
部を形成する。
【００４３】本実施の形態によると、下部酸化膜５３５
の表面及び下部酸化膜５３５と浮遊ゲート４との界面に
形成される窒素含有領域５４５中に窒素（Ｎ）原子が含
まれるため、周辺回路部１８のゲート酸化膜６を形成す
る際にスチーム酸化時の酸化種が下部酸化膜５３５及び
窒素含有領域５４５中を拡散することを抑制することが
できる。その結果、スチーム酸化時の酸化種が浮遊ゲー
ト４を酸化することも抑制され、信頼性の高いＥＥＰＲ
ＯＭを得ることができる。
の表面及び下部酸化膜５３５と浮遊ゲート４との界面に
形成される窒素含有領域５４５中に窒素（Ｎ）原子が含
まれるため、周辺回路部１８のゲート酸化膜６を形成す
る際にスチーム酸化時の酸化種が下部酸化膜５３５及び
窒素含有領域５４５中を拡散することを抑制することが
できる。その結果、スチーム酸化時の酸化種が浮遊ゲー
ト４を酸化することも抑制され、信頼性の高いＥＥＰＲ
ＯＭを得ることができる。
【００４４】実施の形態４．図４は、本発明の実施の形
態４に係るＥＥＰＲＯＭのメモリセルの製造方法を示す
メモリセル部近傍の断面図である。本実施の形態におい
ては、まず従来と同様の工程によって、図９に示すメモ
リセル部１７と同様の構造を得る。
態４に係るＥＥＰＲＯＭのメモリセルの製造方法を示す
メモリセル部近傍の断面図である。本実施の形態におい
ては、まず従来と同様の工程によって、図９に示すメモ
リセル部１７と同様の構造を得る。
【００４５】その後、酸素（Ｏ2）ガスと窒素（Ｎ2）ガ
スの混合比が例えば１：３の雰囲気で、例えば９００℃
の温度、常圧下で熱酸化を行って、下部酸化膜５３６を
例えば厚さ８ｎｍ形成する。
スの混合比が例えば１：３の雰囲気で、例えば９００℃
の温度、常圧下で熱酸化を行って、下部酸化膜５３６を
例えば厚さ８ｎｍ形成する。
【００４６】次に、ジクロルシラン（ＳｉＨ2Ｃｌ2）ガ
スとアンモニア（ＮＨ3）ガスの混合比が例えば３：１
４の雰囲気で例えば７００℃の温度、０．６Ｔｏｒｒの
圧力でＣＶＤ反応を行ってシリコン窒化膜５２６を例え
ば厚さ６．４ｎｍ形成する。
スとアンモニア（ＮＨ3）ガスの混合比が例えば３：１
４の雰囲気で例えば７００℃の温度、０．６Ｔｏｒｒの
圧力でＣＶＤ反応を行ってシリコン窒化膜５２６を例え
ば厚さ６．４ｎｍ形成する。
【００４７】その後、ジクロルシラン（ＳｉＨ2Ｃｌ2）
ガスと亜酸化窒素（Ｎ2Ｏ）ガスの混合比が例えば１：
２の雰囲気で例えば８００℃の温度、０．６Ｔｏｒｒの
圧力でＣＶＤ反応を行って、上部酸化膜５１６を例えば
厚さ１０ｎｍ形成する。
ガスと亜酸化窒素（Ｎ2Ｏ）ガスの混合比が例えば１：
２の雰囲気で例えば８００℃の温度、０．６Ｔｏｒｒの
圧力でＣＶＤ反応を行って、上部酸化膜５１６を例えば
厚さ１０ｎｍ形成する。
【００４８】続いて、図１１から図１３に示される従来
と同様の工程によってＥＥＰＲＯＭのメモリセルの主要
部を形成する。
と同様の工程によってＥＥＰＲＯＭのメモリセルの主要
部を形成する。
【００４９】ここで、図５はＯＮＯ膜５の膜厚のジクロ
ルシラン分圧依存性を示すグラフである。横軸はシリコ
ン窒化膜５２６を形成する際のジクロルシラン（ＳｉＨ
2Ｃｌ2）ガスの分圧を表し、縦軸はＯＮＯ膜５の膜厚を
表している。本実施の形態のように例えば７００℃の温
度でシリコン窒化膜５２６を形成した場合は、図５に示
すように、ジクロルシラン（ＳｉＨ2Ｃｌ2）ガスの分圧
が０．１Ｔｏｒｒ以上の条件でシリコン窒化膜５２６の
耐酸化性が向上する結果が得られている。
ルシラン分圧依存性を示すグラフである。横軸はシリコ
ン窒化膜５２６を形成する際のジクロルシラン（ＳｉＨ
2Ｃｌ2）ガスの分圧を表し、縦軸はＯＮＯ膜５の膜厚を
表している。本実施の形態のように例えば７００℃の温
度でシリコン窒化膜５２６を形成した場合は、図５に示
すように、ジクロルシラン（ＳｉＨ2Ｃｌ2）ガスの分圧
が０．１Ｔｏｒｒ以上の条件でシリコン窒化膜５２６の
耐酸化性が向上する結果が得られている。
【００５０】本実施の形態によると、ジクロルシラン
（ＳｉＨ2Ｃｌ2）ガスの分圧が０．１Ｔｏｒｒ以上とい
う条件下でシリコン窒化膜５２６を形成するため、耐酸
化性に優れたシリコン窒化膜５２６を得ることができ
る。その結果、ＯＮＯ膜５の薄膜化が可能となる。
（ＳｉＨ2Ｃｌ2）ガスの分圧が０．１Ｔｏｒｒ以上とい
う条件下でシリコン窒化膜５２６を形成するため、耐酸
化性に優れたシリコン窒化膜５２６を得ることができ
る。その結果、ＯＮＯ膜５の薄膜化が可能となる。
【００５１】
【発明の効果】この発明のうち請求項１に係る発明によ
れば、オキシナイトライド膜中に窒素原子が含まれるた
め、その後の工程において周辺回路部のゲート酸化膜を
形成する際に、酸化種がオキシナイトライド膜中を拡散
して浮遊ゲートに達するということを抑制できる。その
結果、信頼性の高い不揮発性半導体記憶装置を得ること
ができる。
れば、オキシナイトライド膜中に窒素原子が含まれるた
め、その後の工程において周辺回路部のゲート酸化膜を
形成する際に、酸化種がオキシナイトライド膜中を拡散
して浮遊ゲートに達するということを抑制できる。その
結果、信頼性の高い不揮発性半導体記憶装置を得ること
ができる。
【００５２】また、この発明のうち請求項２に係る発明
によれば、窒化処理によってオキシナイトライド膜を形
成する場合に比べて低温で成膜することができる。
によれば、窒化処理によってオキシナイトライド膜を形
成する場合に比べて低温で成膜することができる。
【００５３】また、この発明のうち請求項３に係る発明
によれば、熱窒化領域中に窒素原子が含まれるため、そ
の後の工程において周辺回路部のゲート酸化膜を形成す
る際に、酸化種が熱窒化領域中を拡散して浮遊ゲートに
達するということを抑制できる。
によれば、熱窒化領域中に窒素原子が含まれるため、そ
の後の工程において周辺回路部のゲート酸化膜を形成す
る際に、酸化種が熱窒化領域中を拡散して浮遊ゲートに
達するということを抑制できる。
【００５４】また、この発明のうち請求項４に係る発明
によれば、窒素含有領域中に窒素原子が含まれるため、
その後の工程において周辺回路部のゲート酸化膜を形成
する際に、酸化種が窒素含有領域中を拡散して浮遊ゲー
トに達するということを抑制できる。
によれば、窒素含有領域中に窒素原子が含まれるため、
その後の工程において周辺回路部のゲート酸化膜を形成
する際に、酸化種が窒素含有領域中を拡散して浮遊ゲー
トに達するということを抑制できる。
【００５５】また、この発明のうち請求項５に係る発明
によれば、シリコン窒化膜中に窒素原子が含まれるた
め、その後の工程において周辺回路部のゲート酸化膜を
形成する際に、酸化種がシリコン窒化膜中を拡散して浮
遊ゲートに達するということを抑制できる。
によれば、シリコン窒化膜中に窒素原子が含まれるた
め、その後の工程において周辺回路部のゲート酸化膜を
形成する際に、酸化種がシリコン窒化膜中を拡散して浮
遊ゲートに達するということを抑制できる。
【００５６】また、この発明のうち請求項６に係る発明
によれば、ジクロルシラン（ＳｉＨ2Ｃｌ2）ガスの分圧
が０．１Ｔｏｒｒ以上という条件下でシリコン窒化膜を
形成するため、耐酸化性に優れたシリコン窒化膜を得る
ことができる。
によれば、ジクロルシラン（ＳｉＨ2Ｃｌ2）ガスの分圧
が０．１Ｔｏｒｒ以上という条件下でシリコン窒化膜を
形成するため、耐酸化性に優れたシリコン窒化膜を得る
ことができる。
【図１】 本発明の実施の形態１に係るＥＥＰＲＯＭの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図２】 本発明の実施の形態２に係るＥＥＰＲＯＭの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図３】 本発明の実施の形態３に係るＥＥＰＲＯＭの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図４】 本発明の実施の形態４に係るＥＥＰＲＯＭの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図５】 ＯＮＯ膜の膜厚のジクロルシラン分圧依存性
を示すグラフである。
を示すグラフである。
【図６】 ＥＥＰＲＯＭの基本的なメモリセルの構造を
示す断面図である。
示す断面図である。
【図７】 ＥＥＰＲＯＭの動作原理を示す断面図であ
る。
る。
【図８】 従来の技術として、ＥＥＰＲＯＭの製造工程
を示す断面図である。
を示す断面図である。
【図９】 従来の技術として、ＥＥＰＲＯＭの製造工程
を示す断面図である。
を示す断面図である。
【図１０】 従来の技術として、ＥＥＰＲＯＭの製造工
程を示す断面図である。
程を示す断面図である。
【図１１】 従来の技術として、ＥＥＰＲＯＭの製造工
程を示す断面図である。
程を示す断面図である。
【図１２】 従来の技術として、ＥＥＰＲＯＭの製造工
程を示す断面図である。
程を示す断面図である。
【図１３】 従来の技術として、ＥＥＰＲＯＭの製造工
程を示す断面図である。
程を示す断面図である。
４ 浮遊ゲート、５ ＯＮＯ膜、７ 制御ゲート、５１
１ 上部酸化膜（オキシナイトライド膜）、５４４ 熱
窒化領域、５４５ 窒素含有領域、５２６ シリコン窒
化膜。
１ 上部酸化膜（オキシナイトライド膜）、５４４ 熱
窒化領域、５４５ 窒素含有領域、５２６ シリコン窒
化膜。
Claims (6)
- 【請求項１】 （ａ）浮遊ゲート上に第１の絶縁膜を形
成する工程と、 （ｂ）前記第１の絶縁膜上に第２の絶縁膜を形成する工
程と、 （ｃ）前記第２の絶縁膜上に第３の絶縁膜を形成する工
程と、 （ｄ）前記第３の絶縁膜上に制御ゲートを形成する工程
とを備え、 前記工程（ｃ）においては、前記第３の絶縁膜としてオ
キシナイトライド膜を形成することを特徴とする不揮発
性半導体記憶装置の製造方法。 - 【請求項２】 前記オキシナイトライド膜はＣＶＤ法に
より形成されることを特徴とする、請求項１記載の不揮
発性半導体記憶装置の製造方法。 - 【請求項３】 窒素を含有するガス中で浮遊ゲートの表
面を熱窒化することにより熱窒化領域を形成する工程
と、 前記熱窒化領域上に絶縁膜を形成する工程と、 前記絶縁膜上に制御ゲートを形成する工程とを備える不
揮発性半導体記憶装置の製造方法。 - 【請求項４】 浮遊ゲート上に絶縁膜を形成する工程
と、 窒素を含有するガス中でアニールを行うことにより前記
絶縁膜中に窒素を導入して窒素含有領域を形成する工程
と、 前記浮遊ゲートと前記絶縁膜に積層して制御ゲートを形
成する工程とを備える不揮発性半導体記憶装置の製造方
法。 - 【請求項５】 （ａ）浮遊ゲート上に第１の絶縁膜を形
成する工程と、 （ｂ）前記第１の絶縁膜上に第２の絶縁膜を形成する工
程と、 （ｃ）前記第２の絶縁膜上に第３の絶縁膜を形成する工
程と、 （ｄ）前記第３の絶縁膜上に制御ゲートを形成する工程
とを備え、 前記工程（ｂ）においては、ジクロルシラン（ＳｉＨ2
Ｃｌ2）ガスと窒素を含有するガスとの混合ガス中にお
いて、シリコン窒化膜を形成することを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項６】 前記シリコン窒化膜は、前記ジクロルシ
ラン（ＳｉＨ2Ｃｌ2）ガスの分圧が０．１Ｔｏｒｒ以上
の条件下で形成されることを特徴とする、請求項５記載
の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31055796A JPH10154761A (ja) | 1996-11-21 | 1996-11-21 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31055796A JPH10154761A (ja) | 1996-11-21 | 1996-11-21 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154761A true JPH10154761A (ja) | 1998-06-09 |
Family
ID=18006679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31055796A Pending JPH10154761A (ja) | 1996-11-21 | 1996-11-21 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10154761A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003197783A (ja) * | 2001-12-22 | 2003-07-11 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
| JP2005236247A (ja) * | 2004-02-23 | 2005-09-02 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| CN100372079C (zh) * | 2003-05-21 | 2008-02-27 | 尔必达存储器株式会社 | 制造具有绝缘性能提高的氮化膜的半导体器件的方法 |
| US7928497B2 (en) | 2006-09-20 | 2011-04-19 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and manufacturing method thereof |
-
1996
- 1996-11-21 JP JP31055796A patent/JPH10154761A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003197783A (ja) * | 2001-12-22 | 2003-07-11 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
| CN100372079C (zh) * | 2003-05-21 | 2008-02-27 | 尔必达存储器株式会社 | 制造具有绝缘性能提高的氮化膜的半导体器件的方法 |
| JP2005236247A (ja) * | 2004-02-23 | 2005-09-02 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP4642390B2 (ja) * | 2004-02-23 | 2011-03-02 | 株式会社ハイニックスセミコンダクター | フラッシュメモリ素子の製造方法 |
| US7928497B2 (en) | 2006-09-20 | 2011-04-19 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and manufacturing method thereof |
| US8211767B2 (en) | 2006-09-20 | 2012-07-03 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and manufacturing method thereof |
| US8723246B2 (en) | 2006-09-20 | 2014-05-13 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050628 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051101 |