JPH08316226A

JPH08316226A - 素子分離領域の形成方法及び半導体装置の製造方法

Info

Publication number: JPH08316226A
Application number: JP7142483A
Authority: JP
Inventors: Hiroshi Takahashi; 洋高橋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-05-17
Filing date: 1995-05-17
Publication date: 1996-11-29

Abstract

(57)【要約】【目的】ＭＯＮＯＳ型メモリー装置の如く積層膜の形
成工程を要する構造の形成における素子分離領域の形
成、及び半導体装置の製造につき、十分な特性を得るこ
とができるとともに形成工程を簡明にできて作成コスト
を下げることができる技術を提供する。【構成】フラッシュメモリー装置等用のＭＯＮＯＳ型
トランジスタ及びその素子分離の形成の際、半導体基板
１上に窒化酸化膜４２Ｃを形成する工程と、窒化膜４２
Ｂを形成する工程と、素子分離形成領域を選択的に開口
する工程と、半導体基板１上に厚い酸化膜１０を、窒化
膜４２Ｂ上に薄い酸化膜４２Ａをそれぞれ同時に形成す
る工程とを備え、上記厚い酸化膜を素子分離形成領域１
０とし、下層の窒化酸化膜４２Ｃ、窒化膜４２Ｂ、及び
薄い酸化膜４２Ａの３層構造をゲート絶縁膜構造とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、素子分離領域の形成方
法及び半導体装置の製造方法に関する。本発明は、各種
デバイス等の素子分離領域形成に適用でき、また、各種
の半導体装置について適用できる。例えば、記憶装置及
びその素子分離領域について具体化できる。

【０００２】

【従来の技術】従来より記憶装置として、例えばフラッ
シュメモリーが知られている。フラッシュメモリーと
は、メモリー内容を任意の番地での書き込み・消去、及
び一括消去することが可能であり、しかも電源を切って
もメモリー内容が消えない半導体記憶装置である。この
性能を確保するために、一般には次のような２種類の構
造が用いられている。

【０００３】その１つのタイプの構造は、図１８に示す
ように、トランジスタを制御するコントロールゲート
（ＣＧ）２１とこれと例えばＯＮＯ膜３１により絶縁さ
れた中間多結晶シリコン（なお以下多結晶シリコンをｐ
ｏｌｙＳｉと記すこともある）層からなるフローティン
グゲート（ＦＧ）２２の２つのｐｏｌｙＳｉゲートを積
層させたフローティングゲート型構造である。図１８
中、符号４１はゲート絶縁膜であるトンネル酸化膜、１
は基板（Ｓｉ基板）、１０は素子分領域（ＬＯＣＯＳ）
を示す。このタイプでは、コントロールゲート２１に高
電圧を印加することによってフローティングゲート２２
に電荷を注入し、それによって書き込み・消去を行って
いる。フローティングゲート２２は絶縁されているの
で、一度書き込んだメモリー内容は電源を切ってもその
まま保持される。

【０００４】一方もう１つのタイプは、図２２に示すよ
うに、ゲート絶縁膜４２としてＳｉＮ（窒化シリコン）
膜４２ｂとこれを挟むＳｉＯ₂膜４２ａ，４２ｃとの積
層膜（ＯＮＯ膜）４２を用い、中間層４２ｂであるＳｉ
Ｎ層に電荷をトラップするＭＮＯＳ型（特にＭＯＮＯＳ
型）構造である。

【０００５】このタイプの構造においては、ゲート２に
高電圧を印加すると、ＳｉＮ膜４２ｂ中と、該ＳｉＮ膜
４２ｂの界面に電荷がトラップされ、メモリー内容は保
持される。

【０００６】いずれの場合においても、フラッシュメモ
リーとしては、次の３点が必ず満たされなければならな
い特性である。書き込み・消去によって、十分なメモリートランジス
タのスレッショルド電圧（Ｖｔｈ）の変化があること。書き込んだメモリー内容が半永久的に保持されるこ
と。書き込み・消去動作が選択されていない番地には影響
しないこと。

【０００７】図１９ないし図２１に示すのは、図１８に
示した従来構造であるフローティングゲート型フラッシ
ュメモリーの形成方法である。図示の従来工程にあって
は、まず基板１であるシリコン上に選択酸化法等によっ
て、ＳｉＯ₂から成るＬＯＣＯＳを形成して、素子分離
領域１０とする（図１９）。次に、基板１上に酸化薄膜
を形成し、更にゲート材としてポリシリコン膜を形成
し、これらをパターニングしてゲート絶縁膜４１である
トンネル酸化膜、及びフローティングゲート２２を形成
する（図２０）。次に、酸化膜、窒化膜、酸化膜の３層
構造を形成してＯＮＯ膜３１を形成するとともに、ポリ
シリコン等のゲート材によりコントロールゲート２１を
形成する（図２１）。更に、図１８に略示したように各
配線構造を形成し（Ｖｓ，Ｖｃｇ，Ｖｄの各電極符号を
もって、配線を膜式的に示す）、図１８の構造を得る。

【０００８】以上述べたフローティングゲート型の構造
のフラッシュメモリーの特長は、記憶保持特性が高いこ
とである。

【０００９】一方フローティングゲート型フラッシュメ
モリーの問題点は、次の２点である。第１は、製造プロ
セスにおけるゲートの露光が２回になり（図２０の構造
の形成、及び図２１の構造の形成）、プロセスステップ
が非常に長い点である。なお、自己整合で作った場合
は、周辺回路のゲートが別露光になる。即ち、図示した
プロセスフローからわかるように、まずフローティング
ゲート２２を加工した後に（図２０）、コントロールゲ
ート２１を再度加工し直さなければならない（図２
１）。さらにフローティングゲート２２とコントロール
ゲート２１の絶縁性を良くするためには、フローティン
グゲート２１とコントロールゲート２２の間は３層のＯ
ＮＯ構造３１にする必要があり（図２１）、非常に複雑
な工程を経なければならない。

【００１０】第２は、コントロールゲート２１と基板１
間の積層膜（符号３１，２２，４１で示す部分）が厚い
ため、書き込み・消去の低電圧化が困難な点である。低
電圧化のためには間の５層（３層のＯＮＯ膜３１、フロ
ーティングゲート２２、ゲート絶縁膜４１）は薄いほど
望ましいが、それぞれの層の信頼性確保のためには一定
以上の厚さは最低限必要となる。このため極めて高い
（２０Ｖ程度）書き込み、消去電圧が要求される。その
影響で消費電力も大きくなり、ＬＯＣＯＳなど素子分離
領域１０の膜厚も厚く設計しなければならない。

【００１１】図２３ないし図２６に示すのは、図２２に
示した従来構造であり、ＭＮＯＳ型の改良版であるＭＯ
ＮＯＳ型フラッシュメモリーの形成方法である。この従
来工程にあっては、基板１上にパッド酸化膜１０ｂと耐
酸化膜１０ａとしてのＳｉＮ膜を形成してこれをマスク
に選択酸化を行い（図２３）、ＳｉＮ膜である耐酸化膜
１０ａ及びパッド酸化膜１０ｂを除去して基板１上に素
子分離領域１０を形成した構造を得（図２４）、次に図
２５に示すように、酸化膜４２ａ（ＳｉＯ₂：３ｎ
ｍ）、窒化膜４２ｂ（ＳｉＮ：８ｎｍ）、酸化膜４２ｃ
（ＳｉＯ₂：２ｎｍ）の３層構造を形成してＯＮＯ膜を
形成し、更にポリシリコンまたはポリサイド等のゲート
材を形成してパターニングして、ＯＮＯ膜４２及びコン
トロールゲート２を形成する（図２６）。更に図２２に
略示したように各配線構造を形成し（Ｖｓ，Ｖｃｇ，Ｖ
ｄの各電極符号をもって、配線を模式的に示す）、図２
２の構造を得る。

【００１２】この構造のタイプは、フローティングゲー
ト型と比較すると構造が単純であり、プロセスステップ
も短い。

【００１３】またＯＮＯ構造の３層膜の全てを合計して
も１０〜１５ｎｍ程度に抑えることが可能であるので、
低電圧化が可能である。

【００１４】従来のＮＯ構造の２層構造を採用したＭＮ
ＯＳ型メモリー装置の問題点は、メモリー内容の保持能
力が不十分であったことであり、従来のＭＮＯＳ型では
トラップから熱励起された電子は容易にゲート電極へと
抜けてしまうため、記憶保持特性が問題となっていた。

【００１５】これに対しＳｉＮ層の表面を熱酸化してＯ
ＮＯの３層構造としたのが、図２２に示したＭＯＮＯＳ
型である。表面の熱酸化膜がバリアとなってゲート電極
へ抜けようとする電子をブロックする。上下２層の酸化
膜４２ａ，４２ｃ（ＳｉＯ₂）の膜質が良いことが、ト
ラップした電荷を逃がさないための重要な要素である
が、両面とも非常に薄い酸化膜（ＳｉＯ₂）であること
が要せられるため、欠陥密度の低い膜を作ることが現在
の課題である。

【００１６】このＭＯＮＯＳ型のメモリー装置において
は、ＳｉＮ表面の熱酸化に非常に時間がかかるのが問題
である。ＳｉＮの酸化レートはＳｉの酸化レートの１％
程度しかないので、通常のＬＯＣＯＳ酸化と同程度の酸
化時間が必要である。減圧ＣＶＤなどでこのＳｉＯ₂を
形成し、プロセス時間を短縮すると、膜質が悪いため十
分な記憶保持特性を得ることはできない。

【００１７】上記のように、従来のＭＯＮＯＳ型トラン
ジスタは、十分な特性を得ようとするとその形成工程が
煩雑になったり、作成コストがかかるものであった。

【００１８】

【発明の目的】本発明は、上記従来技術の問題点を解決
して、上記例示説明したようなＭＯＮＯＳ型メモリー装
置の如く積層膜の形成工程を要する構造の形成における
素子分離領域の形成、及び半導体装置の製造につき、十
分な特性を得ることができるとともに形成工程を簡明に
できて作成コストを下げることができる、有効な素子分
離領域の形成方法及び半導体装置の製造方法を提供する
ことを目的とする。

【００１９】

【目的を達成するための手段】本発明の素子分離領域の
形成方法は、上記目的を達成するため、基板上に窒化酸
化膜を形成する第１工程と、窒化膜を形成する第２工程
と、素子分離形成領域を選択的にに開口する第３工程
と、半導体基板上に厚い酸化膜を、窒化膜上に薄い酸化
膜をそれぞれ同時に形成する第４工程とを備え、上記厚
い酸化膜を素子分離領域とする構成をとる。

【００２０】本発明の半導体装置の製造方法は、半導体
基板上に、窒化酸化膜を形成する第１工程と、窒化膜を
形成する第２工程と、素子分離形成領域を選択的に開口
する第３工程と、半導体基板上に厚い酸化膜を、窒化膜
上に薄い酸化膜をそれぞれ同時に形成する第４工程とを
備え、上記厚い酸化膜を素子分離領域とし、下層の窒化
酸化膜、窒化膜、及び薄い酸化膜の３層構造をゲート絶
縁膜構造とする構成をとる。

【００２１】いずれの場合も、上記窒化酸化膜は、窒化
酸化性雰囲気中の熱処理によって形成することができ
る。

【００２２】本発明は、絶縁性積層膜の形成を要する各
種の場合に併用できるが、特に、ＭＯＮＯＳ型トランジ
スタであって、ＬＯＣＯＳマスク用ＳｉＮ膜とＭＯＮＯ
ＳゲートのＯＮＯ膜を共用させた半導体装置を形成する
場合の素子分離領域形成方法、及び半導体装置の製造方
法として好ましく実施できる。

【００２３】また、本発明の実施に際しては、シリコン
（Ｓｉ）基板表面を窒化酸化する第１工程と、減圧ＣＶ
Ｄ法により、シリコンナイトライド（ＳｉＮ）を堆積す
る第２工程、及びレジストマスクにより素子分離形成領
域を選択的に開口する第３工程と、熱酸化によりＳｉ基
板上に厚いシリコン酸化膜（ＳｉＯ₂）、ＳｉＮ上に薄
いＳｉＯ₂をそれぞれ同時に形成する第４工程とからな
り、上記の厚いＳｉＯ₂をＬＯＣＯＳ素子分離として、
下層のＳｉＯ₂とＳｉＮ及び薄いＳｉＯ₂の３層構造を
ＭＯＮＯＳゲートのＯＮＯ構造として利用する構成で、
好ましく実施できる。

【００２４】また上記の第１工程において、窒化酸化性
雰囲気（Ｎ₂Ｏ，ＮＯ，ＮＨ₃／Ｏ₂など、及びその混
合気体、もしくはＯ₂、Ｈ₂、ＨＣｌなどの酸化性の気
体をこれらに添加したもの）中の熱処理によって窒化酸
化膜を形成する構成で、好ましく実施できる。

【００２５】

【作用】本発明によれば、積層膜の形成を要する構造の
製造に際し、膜に機能を兼用させることができ、例えば
具体的にはＬＯＣＯＳ選択酸化用のマスクＳｉＮ膜とＭ
ＯＮＯＳ型フラッシュメモリーゲートＳｉＮ膜とを兼用
することができ、これによって、プロセススッテプを大
幅に短縮できる。従来法（図２３ないし図２６参照）と
比較すると、ＬＯＣＯＳ用ＳｉＮ膜の剥離工程、ＯＮＯ
膜の形成工程が全て省略できるので、その効果は絶大で
ある。

【００２６】また本発明の実施に際しては、ＬＯＣＯＳ
酸化による浸食（いわゆるバーズビーク）抑制のため
に、最下層のＳｉＯ₂は窒化酸化性雰囲気（ＮＨ₃／Ｏ
₂，Ｎ₂Ｏ，ＮＯ等、及び上記例示参照）による直接窒
化酸化によって形成することができる。

【００２７】

【実施例】以下本発明の実施例について説明する。但し
当然のことではあるが、本発明は以下の実施例により限
定を受けるものではない。

【００２８】実施例１この実施例は、本発明を、ＭＯＮＯＳ型トランジスタに
より構成されるフラッシュメモリー及びその素子分離の
形成方法として具体化したものである。図１ないし図４
を参照する。

【００２９】本実施例においては、基板１（ここではシ
リコン）基板上に窒化酸化膜４２Ｃを形成する第１工程
と、窒化膜４２Ｂを形成する第２工程（以上図１）と、
素子分離形成領域を選択的に開口する第３工程と、半導
体基板上に厚い酸化膜１０を、窒化膜上に薄い酸化膜４
２Ａをそれぞれ同時に形成する第４工程（以上図２）と
を備え、上記厚い酸化膜を素子分離領域１０として、素
子分離を形成する。

【００３０】上記窒化酸化膜４２Ｃは、ここでは窒化酸
化性雰囲気中（本実施例では具体的にはＮ₂Ｏ中）の熱
処理によって形成する。

【００３１】また、本実施例は、フラッシュメモリー装
置として利用できる、改良型のＭＯＮＯＳ型トランジス
タの製造に本発明を適用したものであって、半導体基板
１上に窒化酸化膜４２Ｃを形成する第１工程と、窒化膜
４２Ｂを形成する第２工程（以上図１）と、素子分離形
成領域を選択的に開口する第３工程と、半導体基板１上
に厚い酸化膜１０を、窒化膜４２Ｂ上に薄い酸化膜４２
Ａをそれぞれ同時に形成する第４工程（以上図２）とを
備え、上記厚い酸化膜を素子分離形成領域１０とし、下
層の窒化酸化膜４２Ｃ、窒化膜４２Ｂ、及び薄い酸化膜
４２Ａの３層構造をゲート絶縁膜構造とする（図３、図
４）ものである。

【００３２】更に具体的に説明すると、以下のとおりで
ある。図１ないし図４を参照して説明する。

【００３３】図１ないし図４はこの実施例のプロセスフ
ローを示している。まず図１を参照する。

【００３４】Ｓｉ基板１を、ここでは窒化酸化雰囲気と
してＮ₂Ｏ雰囲気１０００℃中で６０秒熱処理すること
によって、表面上に２ｎｍの窒化酸化膜４２Ｃを形成す
る。なお窒化の程度を強化し、バーズビークを抑制する
ためには、事前にＮＨ₃雰囲気で熱処理（例えば９００
℃、６０秒の熱処理）を行うことも効果である。

【００３５】続いて、ここでは減圧ＣＶＤ法によって、
ＳｉＮ膜４２Ｂを８ｎｍ堆積する。以上で図１の構造と
する。

【００３６】次に、レジストマスクを用いて、素子分離
を形成すべき選択酸化領域に該当する部分の窒化酸化膜
４２Ｃ及び酸化膜４２Ｂを除去する。

【００３７】次に、半導体基板１上に厚い酸化膜を、窒
化膜４２Ｂ上に薄い酸化膜を形成する工程を行うわけで
あるが、ここでは９５０℃でパイロ（ｐｙｒｏ）雰囲気
で６０分間熱処理し、選択酸化領域のＳｉ表面に３００
ｎｍのＳｉＯ₂（符号１０で示す）、ＳｉＮ表面に３ｎ
ｍのＳｉＯ₂膜（符号４２Ａで示す）を形成する。以上
により３層構造の絶縁膜（ＯＮＯ膜）４２が形成された
図２の構造を得る。なお、下地Ｓｉのつきぬけ酸化は、
窒化膜４２Ｂにより防がれている。

【００３８】続いて、ゲート材を形成するが、ここでは
ポリシリコン（ｐｏｌｙＳｉ）を１００ｎｍ、ＷＳｉを
１００ｎｍ堆積する。これを、前述の積層膜４２Ａ〜４
２Ｃと連続してパターニングして、図３に示すポリサイ
ド構造のゲート電極２を形成する。

【００３９】後は通常のトランジスタ形成のプロセスを
とる。即ち、配線形成工程等を行って、図４に示すトラ
ンジスタ構造を得る。図４中、Ｖｓ，Ｖｃｇ，Ｖｄの各
電極符号をもって、配線を膜式的に示してある。

【００４０】図１ないし図４のプロセスフローは、従来
例（図２２及び図２３ないし図２６）のプロセスフロー
と比較して、明らかに短縮されている。但し、この省略
が可能になるためには、ＬＯＣＯＳのバーズビークの抑
制に留意しなければならない。本発明の具体化に当たっ
ては、次のような検討を行った。

【００４１】図５はバーズビークの長さとＳｉＮ膜の膜
厚の関係を調べたものである。図５（ａ）は測定用試料
の構造を示す図、図５（ｂ）（ｃ）はいくつかのパッド
酸化膜厚についてＳｉＮ膜の膜厚（横軸）とバーズビー
ク（縦軸）の関係を、酸化温度９５０℃（図５
（ｂ））、１０５０℃（図５（ｃ））の場合で示したも
のである。

【００４２】図５（ｂ）（ｃ）より、ＳｉＮ膜を薄くす
るほどバーズビークが長くなってしまうことが見て取れ
る。上述した本実施例では従来用いられてきたＬＯＣＯ
Ｓの１／２０程度のＳｉＮ膜厚を形成するように具体化
するので、このデータから見ると、バーズビークの抑制
が非常に困難である。

【００４３】一方パッド酸化の膜厚は、図５（ｂ）
（ｃ）から理解されるように、薄いほどバーズビークの
抑制には有利である。本発明を具体化する場合、上述し
た実施例でも従来用いられてきたＬＯＣＯＳの１／５程
度のパッド酸化の膜厚としてよいので、この点では有利
である。

【００４４】これらを総合してもまだバーズビークの抑
制は不十分となることが想定されるが、本発明では、Ｓ
ｉ基板のパッド酸化膜の代わりに通常の熱酸化ではな
く、上記実施例のようにＮ₂Ｏ等の窒化酸化雰囲気下で
の熱処理による窒化酸化、もしくは予めＮＨ₃等を用い
て表面を窒化しているので、表面（Ｓｉ／ＳｉＯ₂界
面）がこのように窒化されている結果、バーズビークの
伸びは窒化の程度により１０％から９０％の範囲で縮小
する。よって、本発明を用いることにより、バーズビー
クの問題を解決して、かつ、プロセス工程の短縮化を実
現できたのである。なお、あまり窒化の程度を強くする
と、トランジスタのＧｍが劣化することがあるので、適
正条件を設定する。

【００４５】上述した窒化は、これを適度に行うと記憶
保持特性も向上するので、条件を最適化すればよい。

【００４６】本実施例によれば、従来技術で必須であっ
たＬＯＣＯＳ形成用のＳｉＮ膜剥離、ＯＮＯ膜の形成の
工程を省略することが可能になり、ＭＯＮＯＳ型フラッ
シュメモリーの作製プロセスを大幅に簡略化することが
可能となった。

【００４７】実施例２図６ないし図１２にこの実施例を示す。これは通常のＭ
ＯＳトランジスタ領域とＭＯＮＯＳトランジスタ領域が
混在するような場合のプロセスフローである。以下図６
ないし図１２を参照して、このプロセスについて説明す
る。

【００４８】Ｓｉ基板１を、ここではＮ₂Ｏ雰囲気１０
００℃中で６０秒熱処理することによって、表面上に２
ｎｍの窒化酸化膜４２Ｃを形成する。

【００４９】続いて減圧ＣＶＤ法によって、ＳｉＮ膜４
２Ｂを８ｎｍ堆積する。これにより図６の構造とする。

【００５０】レジストマスクを用いて、選択酸化領域の
窒化膜４２Ｃ及び酸化膜４２Ｂを除去する。

【００５１】９５０℃でパイロ（ｐｙｒｏ）雰囲気で６
０分間熱処理し、選択酸化膜領域の半導体基板１（Ｓ
ｉ）表面に３００ｎｍのＳｉＯ₂膜１０、ＳｉＮ膜４２
Ｂ表面に３ｎｍのＳｉＯ₂膜４２Ｃを形成する。ここま
でのプロセスは、実施例１と全く同じである。これによ
り図７の構造を得る。

【００５２】この後第１のポリＳｉ５１（１００ｎｍ）
を堆積し、レジストマスクでＭＯＮＯＳトランジスタ領
域のみを残してドライエッチングにより、該ポリＳｉ５
１及びＯＮＯ膜４２Ａ〜４２Ｃを開口する。

【００５３】犠牲酸化とＨＦ処理でＳｉ基板表面を１０
ｎｍ除去し、ドライエッチングのダメージ層を取り去
る。以上で図８の構造を得る。

【００５４】ゲート酸化（６ｎｍ）をパイロ雰囲気８５
０℃で行い、通常トランジスタ領域のゲート絶縁膜４２
Ｃ’を形成する。このとき、第１のポリＳｉ５１もその
表面が酸化される。次にこの上に全面に再度第２のポリ
Ｓｉ層５２Ａ（１００ｎｍ）を堆積し、レジストマスク
５２Ｂを形成する。これにより図９の構造とする。

【００５５】レジストマスク５２Ｂで通常ＭＯＳトラン
ジスタ領域のみを残してドライエッチングにより開口す
ると、図１０に示すように、符号５１で示す部分がゲー
ト形成用ポリＳｉ部分となり、それぞれのゲート絶縁膜
がポリＳｉ５１，５２でカバーされた構造となる。これ
をＨＦ処理して表面酸化膜を除去後、ＷＳｉ２Ａ（１０
ｎｍ）を堆積し、共通のマスクでパターニングすること
によりポリサイド（ｐｏｌｙｃｉｄｅ）ゲートを加工す
る（図１１）。更に配線等の形成を行って、図１２の構
造を得る。

【００５６】なおゲート膜厚の異なるＭＯＳトランジス
タを作るには、それぞれポリＳｉのカバーを用いれば良
い。

【００５７】この実施例２においては、フラッシュメモ
リーの駆動用周辺回路には通常のＭＯＳトランジスタ
（図１２の右側の「通常トランジスタ領域」）が用いら
れているので、上記説明したように両者を作り分けるプ
ロセスが必要とされる。

【００５８】ここで、この実施例２のプロセスを用いれ
ば、本発明を適用しても、従来の作り分けプロセスと比
較して、新たな工程の追加等は一切行わないでよいこと
がわかる。

【００５９】実施例３この実施例は、広いフィールド部素子分離に本発明の素
子分離形成技術によりＬＯＣＯＳ形成を行い、線幅の狭
い（ここでは０．８μｍ以下の）素子分離については自
己整合型のトレンチを用いた例である。

【００６０】本実施例では、窒化酸化雰囲気中での処理
により実施例１と同様にして窒化酸化膜４２Ｃを形成し
（ここでは、窒化酸化膜厚を２ｎｍとし、これはＮ₂Ｏ
中で、１０００℃、６０秒で形成）、つづけてＬＰ（減
圧）ＣＶＤにより、窒化膜４２Ｂ（ここではＳｉＮ膜厚
８ｎｍ）を形成する（図１３）。

【００６１】次に、ＬＯＣＯＳ開口、及び厚い酸化膜で
あるＬＯＣＯＳ及び薄い酸化膜であるＯＮＯ膜の同時酸
化を行い、図１４の構造とする。これにより素子分離領
域をなす厚い酸化膜１０と、酸化窒化膜４２Ｃ、窒化膜
４２Ｂ、薄い酸化膜４２Ａが形成される。

【００６２】次に、図１５に示すように、ポリＳｉゲー
ト２０Ａ，２０Ｂの形成、及びトレンチ６の形成を行
う。ここでは、ゲート内に、自己整合的にトレンチを形
成する。

【００６３】次に、トレンチ内壁酸化を行って内壁酸化
膜６を形成し、ＣＶＤＳｉＯ₂７を形成してトレンチ６
のＳｉＯ₂埋め込みを行って、図１６の構造とする。こ
こでは、バーズビークの影響の少ない、比較的広い素子
分離にＯＮ膜をマスクとしたＬＯＣＯＳ１０を使い、幅
の狭い素子分離としてはゲート形成時にＳｉ基板を掘り
下げてトレンチ素子分離６を形成する。

【００６４】ＳｉＯ₂エッチバックを行い、平坦化した
ＳｉＯ₂７１を形成して、図１７に示す構造を完成す
る。

【００６５】本実施例によって、トレンチ複合型のトラ
ンジスタを、本発明適用により簡明な構成で得ることが
できた。

【００６６】

【発明の効果】上述したように、本発明によれば、ＭＯ
ＮＯＳ型メモリー装置の如く積層膜の形成工程を要する
構造の形成における素子分離領域の形成、及び半導体装
置の製造について、十分な特性を得ることができるとと
もに形成工程を簡明にでき作成コストを下げることがで
きる、有効な素子分離領域の形成方法及び半導体装置の
製造方法を提供することができた。

【図面の簡単な説明】

【図１】実施例１の工程を順に断面図で示すものであ
る（１）。

【図２】実施例１の工程を順に断面図で示すものであ
る（２）。

【図３】実施例１の工程を順に断面図で示すものであ
る（３）。

【図４】実施例１の工程を順に断面図で示すものであ
る（４）。

【図５】実施例１の作用説明図である。

【図６】実施例２の工程を順に断面図で示すものであ
る（１）

【図７】実施例２の工程を順に断面図で示すものであ
る（２）。

【図８】実施例２の工程を順に断面図で示すものであ
る（３）。

【図９】実施例２の工程を順に断面図で示すものであ
る（４）。

【図１０】実施例２の工程を順に断面図で示すもので
ある（５）。

【図１１】実施例２の工程を順に断面図で示すもので
ある（６）。

【図１２】実施例２の工程を順に断面図で示すもので
ある（７）。

【図１３】実施例３の工程を順に断面図で示すもので
ある（１）。

【図１４】実施例３の工程を順に断面図で示すもので
ある（２）。

【図１５】実施例３の工程を順に断面図で示すもので
ある（３）。

【図１６】実施例３の工程を順に断面図で示すもので
ある（４）。

【図１７】実施例３の工程を順に断面図で示すもので
ある（５）。

【図１８】従来技術（１）の構成図である。

【図１９】従来技術（１）の工程を示す図である
（１）。

【図２０】従来技術（１）の工程を示す図である
（２）。

【図２１】従来技術（１）の工程を示す図である
（３）。

【図２２】従来技術（２）の構成図である。

【図２３】従来技術（２）の工程を示す図である
（１）。

【図２４】従来技術（２）の工程を示す図である
（２）。

【図２５】従来技術（２）の工程を示す図である
（３）。

【図２６】従来技術（２）の工程を示す図である
（４）。

【符号の説明】

１半導体基板（Ｓｉ基板）２，２Ａ，２Ｂ，２０Ａ，２０Ｂゲート４２Ａ薄い酸化膜（ＳｉＯ₂）４２Ｂ窒化膜（ＳｉＮ）４２Ｃ窒化酸化膜（ＳｉＯＮ）１０厚い酸化膜、素子分離領域（ＬＯＣＯＳ）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792

Claims

【特許請求の範囲】

【請求項１】基板上に窒化酸化膜を形成する第１工程
と、窒化膜を形成する第２工程と、素子分離形成領域を選択的に開口する第３工程と、半導体基板上に厚い酸化膜を、窒化膜上に薄い酸化膜を
それぞれ同時に形成する第４工程とを備え、上記厚い酸化膜を素子分離領域とすることを特徴とする
素子分離領域の形成方法。
【請求項２】上記窒化酸化膜は、窒化酸化性雰囲気中の
熱処理によって形成することを特徴とする請求項１に記
載の素子分離領域の形成方法。
【請求項３】半導体基板上に窒化酸化膜を形成する第１
工程と、窒化膜を形成する第２工程と、素子分離形成領域を選択的に開口する第３工程と、半導体基板上に厚い酸化膜を、窒化膜上に薄い酸化膜を
それぞれ同時に形成する第４工程とを備え、上記厚い酸化膜を素子分離領域とし、下層の窒化酸化
膜、窒化膜、及び薄い酸化膜の３層構造をゲート絶縁膜
構造とすることを特徴とする半導体装置の製造方法。
【請求項４】上記窒化酸化膜は、窒化酸化性雰囲気中の
熱処理によって形成することを特徴とする請求項３に記
載の半導体装置の製造方法。