JP3054422B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、特に70Å以
下の薄い絶縁膜の形成方法に関する。
下の薄い絶縁膜の形成方法に関する。
（従来の技術） 近年、LSIの素子の微細化，高集積化が急速に進んで
いる。それに伴い素子内部で用いられているMOSトラン
ジスタやMOSキャパシタの絶縁膜の薄膜化も進んでい
る。例えば、1MビットDRAMでは現在トランスファゲート
MOSトランジスタのゲート絶縁膜に200Å程度のシリコン
酸化膜が用いられているが、今後さらにこれが薄膜化す
ることが予想される。しかしながらシリコン酸化膜が薄
膜化すると、信頼性上種々の問題が生じてくる。
いる。それに伴い素子内部で用いられているMOSトラン
ジスタやMOSキャパシタの絶縁膜の薄膜化も進んでい
る。例えば、1MビットDRAMでは現在トランスファゲート
MOSトランジスタのゲート絶縁膜に200Å程度のシリコン
酸化膜が用いられているが、今後さらにこれが薄膜化す
ることが予想される。しかしながらシリコン酸化膜が薄
膜化すると、信頼性上種々の問題が生じてくる。
その様な問題の一つとして、膜厚70Å以下のシリコン
酸化膜に特有の低電界領域でのリーク電流増大の現象が
ある。これは、膜厚70Åのシリコン酸化膜に高電界を一
定時間以上、或いは一定回数以上繰り返し印加すると、
低電界領域でのみリーク電流が増加するという現象であ
る。そのデータを第４図および第５図に示す。第４図
は、ｎ型シリコン基板に熱酸化により形成した57Åのシ
リコン酸化膜について、一定時間以上高電界を印加した
後の、電界とリーク電流の関係を測定した結果である。
図から明らかなように、低電界領域でのみリーク電流が
増大している。第５図は膜厚と上述の低電界領域でのリ
ーク電流の飽和値の関係を示している。シリコン酸化膜
の膜厚が90Åではこのリーク電流増大の現象は全く問題
にならないし、80Åでも実用上ほとんど問題にならな
い。膜厚70Å以下で初めて実用上問題になる。
酸化膜に特有の低電界領域でのリーク電流増大の現象が
ある。これは、膜厚70Åのシリコン酸化膜に高電界を一
定時間以上、或いは一定回数以上繰り返し印加すると、
低電界領域でのみリーク電流が増加するという現象であ
る。そのデータを第４図および第５図に示す。第４図
は、ｎ型シリコン基板に熱酸化により形成した57Åのシ
リコン酸化膜について、一定時間以上高電界を印加した
後の、電界とリーク電流の関係を測定した結果である。
図から明らかなように、低電界領域でのみリーク電流が
増大している。第５図は膜厚と上述の低電界領域でのリ
ーク電流の飽和値の関係を示している。シリコン酸化膜
の膜厚が90Åではこのリーク電流増大の現象は全く問題
にならないし、80Åでも実用上ほとんど問題にならな
い。膜厚70Å以下で初めて実用上問題になる。
即ち上述した低電界領域でのリーク電流増大は、種々
の素子でMOSトランジスタやMOSキャパシタのゲート絶縁
膜の薄膜化の制限要因となる。例えば一例として、トン
ネル酸化膜を用いた電気的書替え可能な不揮発性半導体
メモリであるEEPROMを挙げることができる。このEEPROM
のメモリセルは、MOSトランジスタのゲート絶縁膜中に
多結晶シリコン膜による浮遊ゲートが埋め込まれ、書替
え領域にトンネル酸化膜が形成される。そしてこのトン
ネル酸化膜を介して基板と浮遊ゲートの間で電荷の授受
を行うことにより、データ書替えが行われる。データの
書き込みおよび消去時には、トンネル酸化膜に10MV/cm
以上の電界が印加される。現在、1MビットEEPROMでは、
100Å程度のトンネル酸化膜が用いられているが、更に
高集積化するにはトンネル酸化膜の薄膜化が必要であ
る。しかし、トンネル酸化膜を70Å以下のシリコン酸化
膜により形成した場合、高電界印加による書き込み，消
去を繰り返すと、低電界領域でのリーク電流が大きくな
る。このことは例えば、読出し時のゲート電圧印加によ
る低電界でも浮遊ゲートへの電子注入が起こり、EEPROM
のメモリ保持特性が劣化するという現象として顕在化す
る。
の素子でMOSトランジスタやMOSキャパシタのゲート絶縁
膜の薄膜化の制限要因となる。例えば一例として、トン
ネル酸化膜を用いた電気的書替え可能な不揮発性半導体
メモリであるEEPROMを挙げることができる。このEEPROM
のメモリセルは、MOSトランジスタのゲート絶縁膜中に
多結晶シリコン膜による浮遊ゲートが埋め込まれ、書替
え領域にトンネル酸化膜が形成される。そしてこのトン
ネル酸化膜を介して基板と浮遊ゲートの間で電荷の授受
を行うことにより、データ書替えが行われる。データの
書き込みおよび消去時には、トンネル酸化膜に10MV/cm
以上の電界が印加される。現在、1MビットEEPROMでは、
100Å程度のトンネル酸化膜が用いられているが、更に
高集積化するにはトンネル酸化膜の薄膜化が必要であ
る。しかし、トンネル酸化膜を70Å以下のシリコン酸化
膜により形成した場合、高電界印加による書き込み，消
去を繰り返すと、低電界領域でのリーク電流が大きくな
る。このことは例えば、読出し時のゲート電圧印加によ
る低電界でも浮遊ゲートへの電子注入が起こり、EEPROM
のメモリ保持特性が劣化するという現象として顕在化す
る。
（発明が解決しようとする課題） 以上のように、70Å以下のシリコン酸化膜には、高電
界印加によって低電界領域でのリーク電流が増大し、こ
れが各種半導体素子のゲート絶縁膜の一層の薄膜化に対
する制限要因になるという問題がある。
界印加によって低電界領域でのリーク電流が増大し、こ
れが各種半導体素子のゲート絶縁膜の一層の薄膜化に対
する制限要因になるという問題がある。
本発明は、高電界印加による低電界領域でのリーク電
流増大という問題を解決した70Å以下の絶縁膜形成工程
を含む半導体装置の製造方法を提供することを目的とす
る。
流増大という問題を解決した70Å以下の絶縁膜形成工程
を含む半導体装置の製造方法を提供することを目的とす
る。
［発明の構成］ （課題を解決するための手段） 本発明の方法は、第１のトランジスタのゲート酸化膜
となる第１のシリコン酸化膜及び第１のトランジスタと
は異なる種類の第２のトランジスタのゲート酸化膜とな
る第２のシリコン酸化膜が形成された半導体基板を窒化
性雰囲気で熱処理することにより、第１のシリコン酸化
膜及び第２のシリコン酸化膜を窒化してそれぞれ第１の
シリコン窒化酸化膜及び第２のシリコン窒化酸化膜とす
る第１の熱処理工程と、前記第１のシリコン窒化酸化膜
及び第２のシリコン窒化酸化膜の形成された半導体基板
を酸化性雰囲気で熱処理することにより、第１のシリコ
ン窒化酸化膜及び第２のシリコン窒化酸化膜を再酸化し
てそれぞれ第１のシリコン再酸化窒化酸化膜及び膜厚70
Å以下の第２のシリコン再酸化窒化酸化膜とする第２の
熱処理工程とを有することを特徴とする。
となる第１のシリコン酸化膜及び第１のトランジスタと
は異なる種類の第２のトランジスタのゲート酸化膜とな
る第２のシリコン酸化膜が形成された半導体基板を窒化
性雰囲気で熱処理することにより、第１のシリコン酸化
膜及び第２のシリコン酸化膜を窒化してそれぞれ第１の
シリコン窒化酸化膜及び第２のシリコン窒化酸化膜とす
る第１の熱処理工程と、前記第１のシリコン窒化酸化膜
及び第２のシリコン窒化酸化膜の形成された半導体基板
を酸化性雰囲気で熱処理することにより、第１のシリコ
ン窒化酸化膜及び第２のシリコン窒化酸化膜を再酸化し
てそれぞれ第１のシリコン再酸化窒化酸化膜及び膜厚70
Å以下の第２のシリコン再酸化窒化酸化膜とする第２の
熱処理工程とを有することを特徴とする。
本発明によれば、上述のような条件でシリコン酸化膜
に対する窒化処理と再酸化処理を組み合わせることによ
り、高電界印加による低電界領域のリーク電流増大がな
い，膜厚70Å以下の信頼性の高い絶縁膜（シリコン窒化
酸化膜）を得ることができる。したがってこの方法を各
種素子の薄いゲート絶縁膜形成に適用して、信頼性の高
い半導体装置を得ることができる。
に対する窒化処理と再酸化処理を組み合わせることによ
り、高電界印加による低電界領域のリーク電流増大がな
い，膜厚70Å以下の信頼性の高い絶縁膜（シリコン窒化
酸化膜）を得ることができる。したがってこの方法を各
種素子の薄いゲート絶縁膜形成に適用して、信頼性の高
い半導体装置を得ることができる。
本発明について詳細に検討した結果によれば、具体的
には以下のような条件に設定することが好ましい。
には以下のような条件に設定することが好ましい。
最初の酸化膜厚は、10Å〜70Åが好ましい。これは、
ゲート絶縁膜として良好に機能する70Å以下の均一厚の
膜を歩留まり良く形成するためである。
ゲート絶縁膜として良好に機能する70Å以下の均一厚の
膜を歩留まり良く形成するためである。
窒化する際の温度および時間は、第６図に斜線で示す
領域がよい。なかでも、950℃〜1050℃,60秒〜120秒の
範囲が好ましい。これは、95℃より低い温度で60秒より
短い窒化条件では、酸化膜表面にを均一に窒化すること
ができないからである。また1050℃より高い温度で120
秒より長い窒化条件では、最初の酸化膜が窒化されすぎ
てしまい、膜が硬くなってクラックが入ってしまうから
である。
領域がよい。なかでも、950℃〜1050℃,60秒〜120秒の
範囲が好ましい。これは、95℃より低い温度で60秒より
短い窒化条件では、酸化膜表面にを均一に窒化すること
ができないからである。また1050℃より高い温度で120
秒より長い窒化条件では、最初の酸化膜が窒化されすぎ
てしまい、膜が硬くなってクラックが入ってしまうから
である。
再酸化温度と時間は、900℃〜1100℃,40分〜30秒の範
囲が好ましい。代表例を挙げれば、再酸化温度900℃で4
0分、再酸化温度1000℃で３分、再酸化温度1100℃で30
秒である。900℃より低い温度では、窒化酸化膜表面を
良好に酸化させるには長時間を要し、生産性が悪くなっ
てしまう。また1100℃より高い温度では、ウェハ全面を
均一に加熱するのが困難になり、場所によって不均一な
膜が形成されて好ましくない。この範囲でもさらに、第
７図に斜線で示した領域がより好ましい。
囲が好ましい。代表例を挙げれば、再酸化温度900℃で4
0分、再酸化温度1000℃で３分、再酸化温度1100℃で30
秒である。900℃より低い温度では、窒化酸化膜表面を
良好に酸化させるには長時間を要し、生産性が悪くなっ
てしまう。また1100℃より高い温度では、ウェハ全面を
均一に加熱するのが困難になり、場所によって不均一な
膜が形成されて好ましくない。この範囲でもさらに、第
７図に斜線で示した領域がより好ましい。
（実施例） 以下、本発明の実施例を説明する。
第１図（ａ）〜（ｄ）は、一実施例によるMOSキャパ
シタ形成工程を示す。まず、シリコン基板11に膜厚約60
Åのシリコン酸化膜12を形成する（第１図（ａ））。こ
のシリコン酸化膜12は、基板11を酸素ガス中に晒して、
基板温度850℃,15分の条件で表面を酸化することにより
得られる。次にこの基板11を、窒化性雰囲気に晒して第
１の熱処理を行う。例えば、ランプアニール装置を用
い、アンモニアガス中に基板をさらして、圧力１気圧，
基板温度1000℃，時間１分の条件で熱処理する。これに
より、シリコン窒化酸化膜13（酸化シリコン膜の表面が
窒化したもの）が得られる（第１図（ｂ））。次にこの
基板11を酸化性雰囲気中にさらして第２の熱処理を行
う。このとき、基板温度を第１の熱処理工程より高くす
るか、または基板温度は同程度で処理時間を長くする。
具体的には例えば、ランプアニール装置を用い、酸素ガ
スにさらして、基板温度1100℃，時間１分の条件で熱処
理する。或いは、同様にランプアニール装置を用いて酸
素ガスにさらして、基板温度1000℃，時間20分の条件で
熱処理する。これによって、シリコン再酸化窒化酸化膜
14（表面が窒化された酸化シリコン膜のその窒化面の表
面がさらに酸化された膜）を得る（第１図（ｃ））。そ
の後多結晶シリコン電極15を、CVDによる多結晶シリコ
ン膜の堆積，パターニングによって形成する（第１図
（ｄ））。
シタ形成工程を示す。まず、シリコン基板11に膜厚約60
Åのシリコン酸化膜12を形成する（第１図（ａ））。こ
のシリコン酸化膜12は、基板11を酸素ガス中に晒して、
基板温度850℃,15分の条件で表面を酸化することにより
得られる。次にこの基板11を、窒化性雰囲気に晒して第
１の熱処理を行う。例えば、ランプアニール装置を用
い、アンモニアガス中に基板をさらして、圧力１気圧，
基板温度1000℃，時間１分の条件で熱処理する。これに
より、シリコン窒化酸化膜13（酸化シリコン膜の表面が
窒化したもの）が得られる（第１図（ｂ））。次にこの
基板11を酸化性雰囲気中にさらして第２の熱処理を行
う。このとき、基板温度を第１の熱処理工程より高くす
るか、または基板温度は同程度で処理時間を長くする。
具体的には例えば、ランプアニール装置を用い、酸素ガ
スにさらして、基板温度1100℃，時間１分の条件で熱処
理する。或いは、同様にランプアニール装置を用いて酸
素ガスにさらして、基板温度1000℃，時間20分の条件で
熱処理する。これによって、シリコン再酸化窒化酸化膜
14（表面が窒化された酸化シリコン膜のその窒化面の表
面がさらに酸化された膜）を得る（第１図（ｃ））。そ
の後多結晶シリコン電極15を、CVDによる多結晶シリコ
ン膜の堆積，パターニングによって形成する（第１図
（ｄ））。
以上のようにして形成されたMOSキャパシタの特性を
評価した結果を第３図に示す。第３図は、MOSキャパシ
タに高電圧を繰り返し印加した時の直流電圧電流特性の
変化を示している。なお以上の条件により形成される再
酸化窒化酸化膜14は、酸化膜換算で膜厚63Åである。再
酸化を行っても酸化膜換算膜厚がほとんど変わらないの
は、窒化処理によって膜が緻密になるためである。第４
図（再酸化窒化酸化膜と同程度の膜厚のシリコン酸化膜
を採用したキャパシタの同様なデータ）と比較して明ら
かなように、この実施例により再酸化した窒化酸化膜の
低電界領域でのリーク電流の増大は、シリコン酸化膜の
みの場合に対して大幅に低減されている。
評価した結果を第３図に示す。第３図は、MOSキャパシ
タに高電圧を繰り返し印加した時の直流電圧電流特性の
変化を示している。なお以上の条件により形成される再
酸化窒化酸化膜14は、酸化膜換算で膜厚63Åである。再
酸化を行っても酸化膜換算膜厚がほとんど変わらないの
は、窒化処理によって膜が緻密になるためである。第４
図（再酸化窒化酸化膜と同程度の膜厚のシリコン酸化膜
を採用したキャパシタの同様なデータ）と比較して明ら
かなように、この実施例により再酸化した窒化酸化膜の
低電界領域でのリーク電流の増大は、シリコン酸化膜の
みの場合に対して大幅に低減されている。
本発明者等の実験によれば、再酸化の第２の熱処理を
行わない場合には、窒化酸化膜の高電界印加による低電
界領域でのリーク電流の増大が酸化膜のみの場合よりも
大きく増大すること、また再酸化のための第２の熱処理
工程を窒化のための第１の熱処理よりも20℃程度低い温
度或いは短時間の緩い条件で行った場合には実施例のよ
うな顕著な効果が得られないこと、も確認されている。
行わない場合には、窒化酸化膜の高電界印加による低電
界領域でのリーク電流の増大が酸化膜のみの場合よりも
大きく増大すること、また再酸化のための第２の熱処理
工程を窒化のための第１の熱処理よりも20℃程度低い温
度或いは短時間の緩い条件で行った場合には実施例のよ
うな顕著な効果が得られないこと、も確認されている。
第２図（ａ）〜（ｆ）は、本発明をEEPROMに適用した
実施例の製造工程である。まずｐ型シリコン基板21にイ
オン注入を行ってn-型層22を形成する（第２図
（ａ））。次いで基板表面を熱酸化して300Åのゲート
酸化膜23を形成した後、レジスト24をパターン形成する
（第２図（ｂ））。そしてレジスト24をマスクとしてゲ
ート酸化膜23の一部を選択エッチングし（第２図
（ｃ））、レジスト24を除去して、露出したn-型層22上
に熱酸化によって膜厚60Åのシリコン酸化膜からなるト
ンネル酸化膜25を形成する（第２図（ｄ））。その後、
先の実施例と同様のプロセスで、アンモニアガス雰囲気
中での第１の熱処理、続いて酸素雰囲気中での第２の熱
処理を行って、ゲート再酸化窒化酸化膜26およびトンネ
ル再酸化窒化酸化膜27を形成する（第２図（ｅ））。そ
してメモリセル領域には浮遊ゲート28および制御ゲート
29を積層形成し、選択ゲート部に選択ゲート30を形成
し、さらに不純物をドープしてドレイン31およびソース
32のｎ型層を形成してEEPROMセルを完成する（第２図
（ｆ））。
実施例の製造工程である。まずｐ型シリコン基板21にイ
オン注入を行ってn-型層22を形成する（第２図
（ａ））。次いで基板表面を熱酸化して300Åのゲート
酸化膜23を形成した後、レジスト24をパターン形成する
（第２図（ｂ））。そしてレジスト24をマスクとしてゲ
ート酸化膜23の一部を選択エッチングし（第２図
（ｃ））、レジスト24を除去して、露出したn-型層22上
に熱酸化によって膜厚60Åのシリコン酸化膜からなるト
ンネル酸化膜25を形成する（第２図（ｄ））。その後、
先の実施例と同様のプロセスで、アンモニアガス雰囲気
中での第１の熱処理、続いて酸素雰囲気中での第２の熱
処理を行って、ゲート再酸化窒化酸化膜26およびトンネ
ル再酸化窒化酸化膜27を形成する（第２図（ｅ））。そ
してメモリセル領域には浮遊ゲート28および制御ゲート
29を積層形成し、選択ゲート部に選択ゲート30を形成
し、さらに不純物をドープしてドレイン31およびソース
32のｎ型層を形成してEEPROMセルを完成する（第２図
（ｆ））。
この実施例によるEEPROMの書き替え領域のトンネル再
酸化窒化酸化膜27は、従来のトンネル酸化膜と比べて書
き込みおよび消去時の高電界印加による低電界領域での
リーク電流の増大が抑制され、したがって優れたメモリ
保持特性が得られる。また選択ゲート部は、ゲート絶縁
膜である再酸化窒化酸化膜26の絶縁耐圧が高く、しかも
界面準位密度が低く、電界や電流ストレスに対する耐性
が高いものとなっている。
酸化窒化酸化膜27は、従来のトンネル酸化膜と比べて書
き込みおよび消去時の高電界印加による低電界領域での
リーク電流の増大が抑制され、したがって優れたメモリ
保持特性が得られる。また選択ゲート部は、ゲート絶縁
膜である再酸化窒化酸化膜26の絶縁耐圧が高く、しかも
界面準位密度が低く、電界や電流ストレスに対する耐性
が高いものとなっている。
以上の実施例で用いた窒化工程後の再酸化工程の条件
は、次のような実験データに基づいて決められた。
は、次のような実験データに基づいて決められた。
第８図は、完成したMOS型デバイスのストレスリーク
値が窒化温度と再酸化温度との兼ね合いでどの様に変化
するかを調べたデータである。実線Ａは、57Åのシリコ
ン酸化膜形成→1050℃（１分）で窒化→850℃〜1150℃
（２分）で再酸化したものである。破線Ｂは、57Åのシ
リコン酸化膜形成→970℃（１分）で窒化→850℃〜1050
℃（２分）で再酸化したものである。一点鎖線は、同様
のMOSデバイスで窒化も再酸化も行わない従来法による
場合の値である。この図から明らかなように、1050℃と
いう高い温度でで窒化した実線Ａのものは、1040℃より
高い温度で再酸化することにより、従来法よりストレス
リークを低く抑えることができる。また、970℃で窒化
した破線Ｂのものも、965℃より高い温度で再酸化する
ことにより、Ａと同様の効果が得られる。以上により、
ストレスリークを低く抑えるには窒化温度より高い温度
で熱酸化すれば良いことが明らかである。なお±５℃程
度の温度は測定誤差範囲内と考えられる。
値が窒化温度と再酸化温度との兼ね合いでどの様に変化
するかを調べたデータである。実線Ａは、57Åのシリコ
ン酸化膜形成→1050℃（１分）で窒化→850℃〜1150℃
（２分）で再酸化したものである。破線Ｂは、57Åのシ
リコン酸化膜形成→970℃（１分）で窒化→850℃〜1050
℃（２分）で再酸化したものである。一点鎖線は、同様
のMOSデバイスで窒化も再酸化も行わない従来法による
場合の値である。この図から明らかなように、1050℃と
いう高い温度でで窒化した実線Ａのものは、1040℃より
高い温度で再酸化することにより、従来法よりストレス
リークを低く抑えることができる。また、970℃で窒化
した破線Ｂのものも、965℃より高い温度で再酸化する
ことにより、Ａと同様の効果が得られる。以上により、
ストレスリークを低く抑えるには窒化温度より高い温度
で熱酸化すれば良いことが明らかである。なお±５℃程
度の温度は測定誤差範囲内と考えられる。
さらに第９図は、完成したMOS型デバイスのストレス
リーク値が、窒化時間と再酸化時間の兼ね合いでどの様
に変化するかを調べたデータである。実線Ｃは、57Åの
シリコン酸化膜形成→30分（900℃）の窒化→0.5〜170
分の範囲で種々時間を変えて900℃で再酸化したもので
あり、破線Ｄは、57Åのシリコン酸化膜形成→５分（10
00℃）の窒化→0.5〜10分の範囲で種々時間を変えて100
0℃で再酸化したものである。この図から明らかなよう
に、30分窒化した実線Ｃでは、25分より長時間再酸化す
ることにより、ストレスリークを従来より低い値に抑え
ることができる。また、５分間窒化した破線Ｄのもの
も、４分より長時間再酸化することにより、Ｃの場合と
同様にストレスリークを低く抑えることができる。以上
により、ストレスリークを低く抑えるには、窒化時間よ
り長時間酸化すれば良いことが明らかになった。
リーク値が、窒化時間と再酸化時間の兼ね合いでどの様
に変化するかを調べたデータである。実線Ｃは、57Åの
シリコン酸化膜形成→30分（900℃）の窒化→0.5〜170
分の範囲で種々時間を変えて900℃で再酸化したもので
あり、破線Ｄは、57Åのシリコン酸化膜形成→５分（10
00℃）の窒化→0.5〜10分の範囲で種々時間を変えて100
0℃で再酸化したものである。この図から明らかなよう
に、30分窒化した実線Ｃでは、25分より長時間再酸化す
ることにより、ストレスリークを従来より低い値に抑え
ることができる。また、５分間窒化した破線Ｄのもの
も、４分より長時間再酸化することにより、Ｃの場合と
同様にストレスリークを低く抑えることができる。以上
により、ストレスリークを低く抑えるには、窒化時間よ
り長時間酸化すれば良いことが明らかになった。
以上の窒化と再酸化の条件の兼ね合いに依存するスト
レスリークの値は上述したデータ以外の種々の実験によ
り確認された。
レスリークの値は上述したデータ以外の種々の実験によ
り確認された。
［発明の効果］ 以上述べたように本発明によれば、高電界印加による
低電界領域でのリーク電流の増大を抑制した，膜厚70Å
以下の優れた絶縁膜を持つ半導体素子を得る事ができ
る。
低電界領域でのリーク電流の増大を抑制した，膜厚70Å
以下の優れた絶縁膜を持つ半導体素子を得る事ができ
る。
【図面の簡単な説明】 第１図（ａ）〜（ｄ）は本発明の一実施例によるMOSキ
ャパシタの製造工程を示す図、 第２図（ａ）〜（ｆ）は他の実施例のEEPROMの製造工程
を示す図、 第３図は実施例による低電界領域でのリーク電流低減の
効果を示す図、 第４図および第５図は従来の薄いシリコン酸化膜での低
電界領域でのリーク電流の増大を示す図、 第６図は好ましい窒化条件の範囲を示す図、 第７図は好ましい再酸化条件の範囲を示す図、 第８図は再酸化温度とストレスリークの関係を測定した
データを示す図、 第９図は再酸化時間とストレスリークの関係を測定した
実験データを示す図である。 11……シリコン基板、12……シリコン酸化膜、13……シ
リコン窒化酸化膜、14……シリコン再酸化窒化酸化膜、
15……多結晶シリコンゲート電極、21……シリコン基
板、22……n-型層、23……ゲート酸化膜、24……レジス
ト、25……トンネル酸化膜、26……ゲート再酸化窒化酸
化膜、27……トンネル再酸化窒化膜、28……浮遊ゲー
ト、29……制御ゲート、30……選択ゲート、31……ドレ
イン、32……ソース。
ャパシタの製造工程を示す図、 第２図（ａ）〜（ｆ）は他の実施例のEEPROMの製造工程
を示す図、 第３図は実施例による低電界領域でのリーク電流低減の
効果を示す図、 第４図および第５図は従来の薄いシリコン酸化膜での低
電界領域でのリーク電流の増大を示す図、 第６図は好ましい窒化条件の範囲を示す図、 第７図は好ましい再酸化条件の範囲を示す図、 第８図は再酸化温度とストレスリークの関係を測定した
データを示す図、 第９図は再酸化時間とストレスリークの関係を測定した
実験データを示す図である。 11……シリコン基板、12……シリコン酸化膜、13……シ
リコン窒化酸化膜、14……シリコン再酸化窒化酸化膜、
15……多結晶シリコンゲート電極、21……シリコン基
板、22……n-型層、23……ゲート酸化膜、24……レジス
ト、25……トンネル酸化膜、26……ゲート再酸化窒化酸
化膜、27……トンネル再酸化窒化膜、28……浮遊ゲー
ト、29……制御ゲート、30……選択ゲート、31……ドレ
イン、32……ソース。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山部 紀久夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平１−146332（ＪＰ，Ａ) 特開 平１−89371（ＪＰ，Ａ) 特開 平１−315141（ＪＰ，Ａ)
Claims (3)
- 【請求項１】第１のトランジスタのゲート絶縁膜となる
第１のシリコン酸化膜及び第１のトランジスタとは異な
る種類の第２のトランジスタのゲート絶縁膜となる第２
のシリコン酸化膜が形成された半導体基板を窒化性雰囲
気で熱処理することにより、第１のシリコン酸化膜及び
第２のシリコン酸化膜を窒化してそれぞれ第１のシリコ
ン窒化酸化膜及び第２のシリコン窒化酸化膜とする第１
の熱処理工程と、前記第１のシリコン窒化酸化膜及び第
２のシリコン窒化酸化膜の形成された半導体基板を酸化
性雰囲気で熱処理することにより、第１のシリコン窒化
酸化膜及び第２のシリコン窒化酸化膜を再酸化してそれ
ぞれ第１のシリコン再酸化窒化酸化膜及び膜厚70Å以下
の第２のシリコン再酸化窒化酸化膜とする第２の熱処理
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】EEPROMの選択トランジスタのゲート酸化膜
となる第１のシリコン酸化膜及びEEPROMのメモリセルの
トンネル酸化膜となる第２のシリコン酸化膜が形成され
た半導体基板を窒化性雰囲気で熱処理することにより、
第１のシリコン酸化膜及び第２のシリコン酸化膜を窒化
してそれぞれ第１のシリコン窒化酸化膜及び第２のシリ
コン窒化酸化膜とする第１の熱処理工程と、前記第１の
シリコン窒化酸化膜及び第２のシリコン窒化酸化膜の形
成された半導体基板を酸化性雰囲気で熱処理することに
より、第１のシリコン窒化酸化膜及び第２のシリコン窒
化酸化膜を再酸化してそれぞれ第１のシリコン再酸化窒
化酸化膜及び膜厚70Å以下の第２のシリコン再酸化窒化
酸化膜とする第２の熱処理工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項３】前記第２の熱処理工程の温度が前記第１の
熱処理工程の温度よりも高いことを特徴とする請求項１
又は２に記載の半導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP2055575A JP3054422B2 (ja) | 1990-03-07 | 1990-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055575A JP3054422B2 (ja) | 1990-03-07 | 1990-03-07 | 半導体装置の製造方法 |
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|---|---|
| JPH03257828A JPH03257828A (ja) | 1991-11-18 |
| JP3054422B2 true JP3054422B2 (ja) | 2000-06-19 |
Family
ID=13002532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2055575A Expired - Lifetime JP3054422B2 (ja) | 1990-03-07 | 1990-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3054422B2 (ja) |
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-
1990
- 1990-03-07 JP JP2055575A patent/JP3054422B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
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| JPH03257828A (ja) | 1991-11-18 |
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