JPH11274494A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JPH11274494A JP10314840A JP31484098A JPH11274494A JP H11274494 A JPH11274494 A JP H11274494A JP 10314840 A JP10314840 A JP 10314840A JP 31484098 A JP31484098 A JP 31484098A JP H11274494 A JPH11274494 A JP H11274494A
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Abstract

(57)【要約】 【課題】 電気的特性の悪化を最小化し得る半導体素子
（電界効果トランジスタ）の製造方法を提供する。 【解決手段】 第１の領域と第２の領域を有する半導体
基板の各領域にゲートとソース及びドレインをそれぞれ
形成してなる半導体素子の製造方法において、各領域の
上面に形成されたゲート絶縁膜に再酸化を施す前に第１
の領域の上部であって該領域のゲートの両側部位に不純
物領域を形成しておくことを特徴とする方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、詳しくは、ゲート絶縁膜の製造方法に関す
る。
【０００２】
【従来の技術】従来、半導体素子（電界効果トランジス
タ）のゲート絶縁膜の製造においては、図４に示すよう
に、半導体基板１１の周辺領域１１ａのゲート絶縁膜１
３ａ及びゲート１５ａをマスク１７にて保護しつつ該半
導体基板のセル領域１１ｂのゲート絶縁膜１３ｂにのみ
再酸化（re-oxidation）を施していた。
【０００３】 図中、未説明符号１５ｂはセル領域のゲ
ートであり、１９は各領域のソース／ドレイン領域であ
る。
【０００４】 一般に、半導体素子（電界効果トランジ
スタ）の製造においては、ゲート再酸化を施して、ゲー
トの食刻及び／又はホットキャリアー（hot carrier）
ストレス等によるゲート絶縁膜の損傷を復旧（recove
r）し、ゲート減少ドレイン漏れ（Gate Induced Drain
Leakage；以下、ＧＩＤＬという）電流を減少させる
が、該再酸化により電気的特性が悪化する（ドレイン電
流及びしきい電圧の減少）という問題が発生するため、
製造過程における半導体素子中のそれが特に必要な一部
領域にマスク（mask）を形成して該領域のゲートの再酸
化を防止するようにしていた。
【０００５】
【発明が解決しようとする課題】然るに、このような従
来の製造方法においては、ゲート再酸化工程はゲート絶
縁膜の信頼性を向上させるための必須工程であるため、
半導体素子の信頼性を一層向上させるには電気的特性の
悪化を最小化し得る範囲内で該ゲート再酸化を行わざる
を得なかった。
【０００６】本発明は、このような従来の課題を解決す
べくなされたもので、電気的特性の悪化を最小化し得る
半導体素子の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】このような目的を達成す
るため、本発明においては、第１及び第２の領域を有す
る半導体基板の各領域にゲートとソース及びドレインを
それぞれ形成してなる半導体素子の製造方法において、
各領域の上面に形成されたゲート絶縁膜に再酸化を施す
前に第１の領域の上部であって該領域のゲートの両側部
位に不純物領域を形成しておく。
【０００８】ここで、前記の不純物領域は、窒素イオン
を用いた傾斜イオン注入法により形成されることが好ま
しい。
【０００９】尚、前記の第１領域は周辺領域で、前記第
２領域はセル領域である。
【００１０】前記の第１ゲート両側に存する絶縁膜は、
その厚さを、前記の不純物領域の不純物濃度及びその注
入エネルギーを調節することによって調節することが好
ましい。ゲートのパターニング（食刻）によるゲート絶
縁膜の損傷を防止すると共に電気的特性の悪化（しきい
電圧及びドレイン電流などの減少）を最小化し得るから
である
【００１１】また、前記第２のゲートの両側部位のゲー
ト絶縁膜は、その厚さを再酸化の持続時間を調節するこ
とによって調節することが好ましい。ホットキャリアー
ストレス及びＧＩＤＬ電流を低減し得るからである。
【００１２】
【発明の実施の形態】以下、本発明の一実施態様を示し
た図面を用いて本発明を詳細に説明する。本発明におい
ては、先ず、第１の領域４１ａ及び第２の領域４１ｂを
有する半導体基板４１を準備し、該半導体基板の上面に
酸化膜からなるゲート絶縁膜４３を形成する（図１参
照）。ここで、該第１の領域は周辺（Periphery）領域
であり、該第２の領域はセル（Cell）領域である。
【００１３】次いで、前記のゲート絶縁膜４３の上面に
導電層を形成し、該導電層をパターニングして前記の第
１の領域４１ａ上に第１ゲート４５ａを、前記の第２の
領域４１ｂ上に第２ゲート４５ｂをそれぞれ形成する
（図２（Ａ）参照）。ここで、該導電層（図示せず）は
ゲートを形成するためのもの故ポリシリコンからなる層
とすることが好ましい。
【００１４】次いで、前記第２のゲート４５ｂと前記の
ゲート絶縁膜４３の上にのみフォトレジスト層４７を形
成し、該フォトレジスト層をマスクとして前記第１の領
域４１ａ内に傾斜イオン注入法により窒素イオンを注入
して、前記第1のゲート４５ａの両側部位に不純物（窒
素イオン）領域４９を形成する（図２（Ｂ）参照）。こ
こで、該窒素イオン領域はゲート絶縁膜を再酸化する
（後述）際に酸化速度を減少させる役割を果たすので、
窒素イオン領域の注入形成によって該ゲート絶縁膜の酸
化率を該窒素イオン領域がない場合に比し約２０〜３０
％程度減少させることができる。
【００１５】次いで、前記のフォトレジスト層４７を除
去した後、ゲート絶縁膜に再酸化を施す（図３（Ａ）参
照）。その結果、前記第1のゲート４５ａ両側に存する
ゲート絶縁膜４３ａは前記第２のゲート４５ｂ両側に存
するゲート絶縁膜４３ｂより相対的に薄く形成される
（前述の通り、該第１のゲート両側に存する該ゲート絶
縁膜は前記の窒素イオン領域４９の存在により酸化速度
が相対的に低下せしめられるためである。
【００１６】この膜厚の差異は、前記第１ゲートの４５
ａ両側に存するゲート絶縁膜４３ａに関しては、電気的
特性の悪化（しきい電圧及びドレイン電流の減少）の最
小化をもたらす（該厚さの調節は、前記の窒素イオン領
域４９のイオン濃度及びその注入エネルギーの調節にて
行われる）と共に、前記第２のゲート４５ｂ両側に存す
るゲート絶縁膜４３ｂに関しては、ホットキャリアース
トレス及びＧＩＤＬ電流の減少をもたらす（該厚さの調
節は、再酸化の持続時間により行う）。
【００１７】次いで、前記第１及び第２のゲート４５
ａ、４５ｂの下部に存するゲート絶縁膜以外のそれを除
去し、該各ゲートの両側であって前記の半導体基板４１
内の上部に各ソース／ドレイン領域５１をそれぞれ形成
し（図３（Ｂ）参照。尚、この工程における具体的操作
は常法に従えばよい）終了する。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
半導体素子の周辺領域には電気的特性の悪化（しきい電
圧及びドレイン電流等の減少）を最小化し得るゲート絶
縁膜を形成することができ、一方、半導体素子のセル領
域にはホットキャリアーストレス及びＧＩＤＬ電流を減
少させることができるゲート絶縁膜を形成し得る、とい
う効果がある。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の製造方法の工程の前
段を示す断面図である。
【図２】本発明に係る半導体素子の製造方法の工程の中
段を示す断面図である。
【図３】本発明に係る半導体素子の製造方法の工程の後
段を示す断面図である。
【図４】従来の製造法にて製造された半導体素子を示し
た断面図である。
【符号の説明】
４１：半導体基板 ４１ａ：第１の領域（周辺領域） ４１ｂ：第２の領域（セル領域） ４３：ゲート絶縁膜 ４３ａ：第１のゲート両側部位のゲート絶縁膜 ４３ｂ：第２のゲート両側部位のゲート絶縁膜 ４５：ゲート ４５ａ：第１のゲート ４５ｂ：第２のゲート ４７：フォトレジスト層 ４９：不純物（窒素イオン）領域 ５１：ソース／ドレイン領域

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１の領域と第２の領域を有する半導体
    基板の各領域にゲートとソース及びドレインをそれぞれ
    形成してなる半導体素子の製造方法において、各領域の
    上面に形成されたゲート絶縁膜に再酸化を施す前に第１
    の領域の上部であって該領域のゲートの両側部位に不純
    物領域を形成しておくことを特徴とする方法。
  2. 【請求項２】 前記の不純物領域の形成が傾斜イオン注
    入法により行われる請求項１記載の方法。
  3. 【請求項３】 前記の注入されるイオンが、窒素である
    請求項２記載の方法。
  4. 【請求項４】 前記の第１の領域が周辺領域であり、前
    記の第２の領域がセル領域である請求項１乃至３の何れ
    か１に記載の方法。
  5. 【請求項５】 前記の不純物領域の形成において、不純
    物濃度及びその注入エネルギーを調節して第１の領域上
    に形成されたゲート絶縁膜の再酸化後の厚さを調節する
    請求項２又は３記載の方法。
  6. 【請求項６】 前記の再酸化の持続時間を調節して第２
    の領域上に形成されたゲート酸化膜の厚さを調節する請
    求項１記載の方法。
  7. 【請求項７】 第１及び第２の領域をそれぞれ有する半
    導体基板を準備する工程と、 該半導体基板の上面にゲート絶縁膜を形成する工程と、 該ゲート絶縁膜の上面に導電層を形成し、該導電層をパ
    ターニングして該第１及び第２の領域上にそれぞれ第１
    及び第２のゲートを形成する工程と、 該第１の領域内であって該第１のゲートの両側部位に不
    純物領域を形成する工程と、 該ゲート絶縁膜に再酸化を施し、該第の１ゲート両側部
    位のゲート絶縁膜を該第２のゲート両側部位のゲート絶
    縁膜より薄く形成する工程と、 各領域内であって各ゲートの両側部位にソース／ドレイ
    ン領域をそれぞれ形成する工程と、を順次行うことを特
    徴とする半導体素子の製造方法。
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