JPH08153876A - 高耐圧トランジスタ及びその製造方法 - Google Patents
高耐圧トランジスタ及びその製造方法Info
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- JPH08153876A JPH08153876A JP6319190A JP31919094A JPH08153876A JP H08153876 A JPH08153876 A JP H08153876A JP 6319190 A JP6319190 A JP 6319190A JP 31919094 A JP31919094 A JP 31919094A JP H08153876 A JPH08153876 A JP H08153876A
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Abstract
(57)【要約】
【目的】 ドレイン耐圧が高く且つ電流能力も高い高耐
圧トランジスタを提供する。 【構成】 ドレイン領域である拡散層１６よりも低濃度
の拡散層２５が拡散層１６を取り囲んでいるので、この
拡散層２５において空乏層が伸び易くて、ドレイン耐圧
が高い。しかも、拡散層２５よりも高濃度で且つ深い拡
散層３２が拡散層１６とチャネル領域との間における拡
散層２５中に設けられているので、チャネル−ドレイン
間の抵抗が低くて、電流能力が高い。拡散層３２は、拡
散層２５を形成する際のマスク層の内側面に側壁を形成
し、これらのマスク層及び側壁をマスクにして形成す
る。
圧トランジスタを提供する。 【構成】 ドレイン領域である拡散層１６よりも低濃度
の拡散層２５が拡散層１６を取り囲んでいるので、この
拡散層２５において空乏層が伸び易くて、ドレイン耐圧
が高い。しかも、拡散層２５よりも高濃度で且つ深い拡
散層３２が拡散層１６とチャネル領域との間における拡
散層２５中に設けられているので、チャネル−ドレイン
間の抵抗が低くて、電流能力が高い。拡散層３２は、拡
散層２５を形成する際のマスク層の内側面に側壁を形成
し、これらのマスク層及び側壁をマスクにして形成す
る。
Description
【０００１】
【産業上の利用分野】本願の発明は、ドレイン領域に高
電圧を印加し得る高耐圧トランジスタ及びその製造方法
に関するものである。
電圧を印加し得る高耐圧トランジスタ及びその製造方法
に関するものである。
【０００２】
【従来の技術】図４は、ＬＯＤ（Locos Offset Drain）
型であるＮチャネル高耐圧トランジスタの一従来例を示
している。この一従来例では、Ｓｉ基板１１のフィール
ド領域の表面に、ＳｉＯ2 膜１２がＬＯＣＯＳ法で形成
されており、このＳｉＯ2 膜１２に囲まれている領域の
表面に、ゲート酸化膜であるＳｉＯ2 膜１３が形成され
ている。
型であるＮチャネル高耐圧トランジスタの一従来例を示
している。この一従来例では、Ｓｉ基板１１のフィール
ド領域の表面に、ＳｉＯ2 膜１２がＬＯＣＯＳ法で形成
されており、このＳｉＯ2 膜１２に囲まれている領域の
表面に、ゲート酸化膜であるＳｉＯ2 膜１３が形成され
ている。
【０００３】多結晶Ｓｉ膜１４等から成るゲート電極が
ＳｉＯ2 膜１２、１３に跨がっており、多結晶Ｓｉ膜１
４が跨がっているＳｉＯ2 膜１２と多結晶Ｓｉ膜１４と
の両側には、ソース領域であるＮ+ 型の拡散層１５とド
レイン領域であるＮ+ 型の拡散層１６とが設けられてい
る。
ＳｉＯ2 膜１２、１３に跨がっており、多結晶Ｓｉ膜１
４が跨がっているＳｉＯ2 膜１２と多結晶Ｓｉ膜１４と
の両側には、ソース領域であるＮ+ 型の拡散層１５とド
レイン領域であるＮ+ 型の拡散層１６とが設けられてい
る。
【０００４】拡散層１６の周囲のＳｉＯ2 膜１２下に
は、電界緩和層としてのＮ- 型の拡散層１７が設けられ
ており、このＮチャネル高耐圧トランジスタを取り囲ん
でいるＳｉＯ2 膜１２下には、チャネルストッパとして
のＰ- 型の拡散層１８が設けられている。
は、電界緩和層としてのＮ- 型の拡散層１７が設けられ
ており、このＮチャネル高耐圧トランジスタを取り囲ん
でいるＳｉＯ2 膜１２下には、チャネルストッパとして
のＰ- 型の拡散層１８が設けられている。
【０００５】
【発明が解決しようとする課題】ところが、上述の一従
来例の高耐圧トランジスタでは、ドレイン耐圧を低下さ
せないために、電界緩和層としての拡散層１７の濃度を
低くしていたので、チャネル−ドレイン間の抵抗が高く
て、電流能力が低かった。そこで、この一従来例では、
チャネル幅を広くして電流能力を確保していたが、その
ために、微細化が妨げられていた。
来例の高耐圧トランジスタでは、ドレイン耐圧を低下さ
せないために、電界緩和層としての拡散層１７の濃度を
低くしていたので、チャネル−ドレイン間の抵抗が高く
て、電流能力が低かった。そこで、この一従来例では、
チャネル幅を広くして電流能力を確保していたが、その
ために、微細化が妨げられていた。
【０００６】
【課題を解決するための手段】請求項１の高耐圧トラン
ジスタは、ドレイン領域１６と同一導電型でこのドレイ
ン領域１６よりも低濃度の第１の拡散層２５が、前記ド
レイン領域１６を取り囲んでおり、前記第１の拡散層２
５と同一導電型でこの第１の拡散層２５と前記ドレイン
領域１６との中間の濃度であり且つ前記第１の拡散層２
５よりも深い第２の拡散層３２が、前記ドレイン領域１
６とチャネル領域との間における前記第１の拡散層２５
中に設けられていることを特徴としている。
ジスタは、ドレイン領域１６と同一導電型でこのドレイ
ン領域１６よりも低濃度の第１の拡散層２５が、前記ド
レイン領域１６を取り囲んでおり、前記第１の拡散層２
５と同一導電型でこの第１の拡散層２５と前記ドレイン
領域１６との中間の濃度であり且つ前記第１の拡散層２
５よりも深い第２の拡散層３２が、前記ドレイン領域１
６とチャネル領域との間における前記第１の拡散層２５
中に設けられていることを特徴としている。
【０００７】請求項２の高耐圧トランジスタの製造方法
は、請求項１の高耐圧トランジスタを製造するに際し
て、半導体基板１１の表面を第１の膜２１で覆う工程
と、前記第１の拡散層２５を形成すべき領域上に開口２
２ａを有する第２の膜２２を前記第１の膜２１上に形成
する工程と、前記第２の膜２２をマスクにした第１の不
純物２４の導入で前記半導体基板１１に前記第１の拡散
層２５を形成する工程と、前記第１の拡散層２５を形成
した後に、前記開口２２ａの内側面に側壁２６を形成す
ると共に前記開口２２ａから露出している前記第１の膜
２１の膜厚を減少させる工程と、前記第２の膜２２及び
前記側壁２６をマスクにした第２の不純物３１の導入で
前記半導体基板１１に前記第２の拡散層３２を形成する
工程とを有することを特徴としている。
は、請求項１の高耐圧トランジスタを製造するに際し
て、半導体基板１１の表面を第１の膜２１で覆う工程
と、前記第１の拡散層２５を形成すべき領域上に開口２
２ａを有する第２の膜２２を前記第１の膜２１上に形成
する工程と、前記第２の膜２２をマスクにした第１の不
純物２４の導入で前記半導体基板１１に前記第１の拡散
層２５を形成する工程と、前記第１の拡散層２５を形成
した後に、前記開口２２ａの内側面に側壁２６を形成す
ると共に前記開口２２ａから露出している前記第１の膜
２１の膜厚を減少させる工程と、前記第２の膜２２及び
前記側壁２６をマスクにした第２の不純物３１の導入で
前記半導体基板１１に前記第２の拡散層３２を形成する
工程とを有することを特徴としている。
【０００８】
【作用】請求項１の高耐圧トランジスタでは、ドレイン
領域１６よりも低濃度の第１の拡散層２５がドレイン領
域１６を取り囲んでいるので、この第１の拡散層２５に
おいて空乏層が伸び易い。しかも、第１の拡散層２５よ
りも高濃度で且つ深い第２の拡散層３２がドレイン領域
１６とチャネル領域との間における第１の拡散層２５中
に設けられているので、チャネル−ドレイン間の抵抗が
低い。
領域１６よりも低濃度の第１の拡散層２５がドレイン領
域１６を取り囲んでいるので、この第１の拡散層２５に
おいて空乏層が伸び易い。しかも、第１の拡散層２５よ
りも高濃度で且つ深い第２の拡散層３２がドレイン領域
１６とチャネル領域との間における第１の拡散層２５中
に設けられているので、チャネル−ドレイン間の抵抗が
低い。
【０００９】請求項２の高耐圧トランジスタの製造方法
では、第１の拡散層２５を形成する際のマスクにした第
２の膜２２の開口２２ａの内側面に側壁２６を形成し、
これら第２の膜２２及び側壁２６をマスクにして第２の
拡散層３２を形成しているので、第２の拡散層３２を第
１の拡散層２５中に形成することができる。また、第２
の膜２２の開口２２ａから露出している第１の膜２１の
膜厚を減少させているので、第２の不純物３１が半導体
基板１１中へ導入され易く、第２の拡散層３２を第１の
拡散層２５よりも深くすることができる。
では、第１の拡散層２５を形成する際のマスクにした第
２の膜２２の開口２２ａの内側面に側壁２６を形成し、
これら第２の膜２２及び側壁２６をマスクにして第２の
拡散層３２を形成しているので、第２の拡散層３２を第
１の拡散層２５中に形成することができる。また、第２
の膜２２の開口２２ａから露出している第１の膜２１の
膜厚を減少させているので、第２の不純物３１が半導体
基板１１中へ導入され易く、第２の拡散層３２を第１の
拡散層２５よりも深くすることができる。
【００１０】しかも、側壁２６を形成することと第１の
膜２１の膜厚を減少させることとは第２の膜２２に対し
て自己整合的に行うことができるので、結局、第１の拡
散層２５よりも深い第２の拡散層３２を第１の拡散層２
５中に自己整合的に形成することができる。
膜２１の膜厚を減少させることとは第２の膜２２に対し
て自己整合的に行うことができるので、結局、第１の拡
散層２５よりも深い第２の拡散層３２を第１の拡散層２
５中に自己整合的に形成することができる。
【００１１】
【実施例】以下、ＬＯＤ型であるＮチャネル高耐圧トラ
ンジスタに適用した本願の発明の一実施例を、図１〜３
を参照しながら説明する。なお、図１〜３に示す一実施
例のうちで、図４に示した一従来例と対応する構成部分
には、図４と同一の符号を付してある。
ンジスタに適用した本願の発明の一実施例を、図１〜３
を参照しながら説明する。なお、図１〜３に示す一実施
例のうちで、図４に示した一従来例と対応する構成部分
には、図４と同一の符号を付してある。
【００１２】本実施例を製造するためには、図２（ａ）
に示す様に、Ｓｉ基板１１の全表面に緩衝用のＳｉＯ2
膜２１をまず形成する。そして、ＳｉＯ2 膜２１上にＳ
ｉ3Ｎ4 膜２２を堆積させ、フォトリソグラフィ及びエ
ッチングによって、Ｓｉ3 Ｎ4 膜２２のうちで後にＳｉ
Ｏ2 膜１２を形成する領域上に開口２２ａを形成する。
に示す様に、Ｓｉ基板１１の全表面に緩衝用のＳｉＯ2
膜２１をまず形成する。そして、ＳｉＯ2 膜２１上にＳ
ｉ3Ｎ4 膜２２を堆積させ、フォトリソグラフィ及びエ
ッチングによって、Ｓｉ3 Ｎ4 膜２２のうちで後にＳｉ
Ｏ2 膜１２を形成する領域上に開口２２ａを形成する。
【００１３】その後、チャネルストッパとしての拡散層
１８を後に形成する領域及びその近傍のＳｉ3 Ｎ4 膜２
２を覆うパターンのレジスト２３を形成し、Ｓｉ3 Ｎ4
膜２２及びレジスト２３をマスクにして不純物２４をイ
オン注入して、Ｎ--型の拡散層２５を形成する。そし
て、図２（ｂ）に示す様に、レジスト２３を除去した
後、ＳｉＯ2 膜２６を全面に堆積させる。
１８を後に形成する領域及びその近傍のＳｉ3 Ｎ4 膜２
２を覆うパターンのレジスト２３を形成し、Ｓｉ3 Ｎ4
膜２２及びレジスト２３をマスクにして不純物２４をイ
オン注入して、Ｎ--型の拡散層２５を形成する。そし
て、図２（ｂ）に示す様に、レジスト２３を除去した
後、ＳｉＯ2 膜２６を全面に堆積させる。
【００１４】次に、図３（ａ）に示す様に、ＳｉＯ2 膜
２６の全面をエッチバックして、このＳｉＯ2 膜２６か
ら成る側壁を開口２２ａの内側面に形成する。この時、
エッチバックのオーバエッチング量を制御することによ
って、Ｓｉ3 Ｎ4 膜２２から露出しているＳｉＯ2 膜２
１の膜厚も減少させる。
２６の全面をエッチバックして、このＳｉＯ2 膜２６か
ら成る側壁を開口２２ａの内側面に形成する。この時、
エッチバックのオーバエッチング量を制御することによ
って、Ｓｉ3 Ｎ4 膜２２から露出しているＳｉＯ2 膜２
１の膜厚も減少させる。
【００１５】その後、チャネルストッパとしての拡散層
１８を後に形成する領域及びその近傍のＳｉ3 Ｎ4 膜２
２を覆うパターンのレジスト２７を再び形成し、Ｓｉ3
Ｎ4膜２２、ＳｉＯ2 膜２６及びレジスト２７をマスク
にして不純物３１をイオン注入して、Ｎ- 型の拡散層３
２を形成する。
１８を後に形成する領域及びその近傍のＳｉ3 Ｎ4 膜２
２を覆うパターンのレジスト２７を再び形成し、Ｓｉ3
Ｎ4膜２２、ＳｉＯ2 膜２６及びレジスト２７をマスク
にして不純物３１をイオン注入して、Ｎ- 型の拡散層３
２を形成する。
【００１６】不純物３１のイオン注入に際しては、上述
の様に、側壁としてのＳｉＯ2 膜２６をもマスクにして
いるので、平面的には拡散層２５に包含された拡散層３
２が形成される。また、不純物２４をイオン注入した時
に比べて、不純物３１が貫通すべきＳｉＯ2 膜２１の膜
厚が減少しているので、共にＳｉ3 Ｎ4 膜２２を貫通し
ない程度の加速エネルギーでイオン注入を行っても、拡
散層３２は拡散層２５よりも深い位置まで形成される。
の様に、側壁としてのＳｉＯ2 膜２６をもマスクにして
いるので、平面的には拡散層２５に包含された拡散層３
２が形成される。また、不純物２４をイオン注入した時
に比べて、不純物３１が貫通すべきＳｉＯ2 膜２１の膜
厚が減少しているので、共にＳｉ3 Ｎ4 膜２２を貫通し
ない程度の加速エネルギーでイオン注入を行っても、拡
散層３２は拡散層２５よりも深い位置まで形成される。
【００１７】次に、このＮチャネル高耐圧トランジスタ
の形成領域を覆うパターンのレジスト（図示せず）を形
成する。そして、このレジスト及びＳｉ3 Ｎ4 膜２２を
マスクにして不純物をイオン注入して、図３（ｂ）に示
す様に、チャネルストッパとしてのＰ- 型の拡散層１８
を形成する。
の形成領域を覆うパターンのレジスト（図示せず）を形
成する。そして、このレジスト及びＳｉ3 Ｎ4 膜２２を
マスクにして不純物をイオン注入して、図３（ｂ）に示
す様に、チャネルストッパとしてのＰ- 型の拡散層１８
を形成する。
【００１８】その後、Ｓｉ3 Ｎ4 膜２２を酸化防止膜と
するＬＯＣＯＳ法でＳｉＯ2 膜１２を形成し、Ｓｉ3 Ｎ
4 膜２２及びＳｉＯ2 膜２６、２１を除去した後、Ｓｉ
Ｏ2膜１２に囲まれている領域の表面に、ゲート酸化膜
としてのＳｉＯ2 膜１３を形成する。
するＬＯＣＯＳ法でＳｉＯ2 膜１２を形成し、Ｓｉ3 Ｎ
4 膜２２及びＳｉＯ2 膜２６、２１を除去した後、Ｓｉ
Ｏ2膜１２に囲まれている領域の表面に、ゲート酸化膜
としてのＳｉＯ2 膜１３を形成する。
【００１９】次に、図１に示す様に、多結晶Ｓｉ膜１４
等でゲート電極を形成し、多結晶Ｓｉ膜１４及びＳｉＯ
2 膜１２をマスクにして不純物をイオン注入して、ソー
ス領域であるＮ+ 型の拡散層１５とドレイン領域である
Ｎ+ 型の拡散層１６とを形成する。そして、更に従来公
知の工程を実行して、このＮチャネル高耐圧トランジス
タを完成させる。
等でゲート電極を形成し、多結晶Ｓｉ膜１４及びＳｉＯ
2 膜１２をマスクにして不純物をイオン注入して、ソー
ス領域であるＮ+ 型の拡散層１５とドレイン領域である
Ｎ+ 型の拡散層１６とを形成する。そして、更に従来公
知の工程を実行して、このＮチャネル高耐圧トランジス
タを完成させる。
【００２０】なお、以上の実施例は、ＬＯＤ型であるＮ
チャネル高耐圧トランジスタに本願の発明を適用したも
のであるが、ＬＯＤ型であるＰチャネル高耐圧トランジ
スタやＬＯＤ型ではない高耐圧トランジスタにも本願の
発明を適用することができる。
チャネル高耐圧トランジスタに本願の発明を適用したも
のであるが、ＬＯＤ型であるＰチャネル高耐圧トランジ
スタやＬＯＤ型ではない高耐圧トランジスタにも本願の
発明を適用することができる。
【００２１】
【発明の効果】請求項１の高耐圧トランジスタでは、ド
レイン領域を取り囲んでいる第１の拡散層において空乏
層が伸び易いので、ドレイン耐圧が高く、しかも、チャ
ネル−ドレイン間の抵抗が低いので、電流能力も高い。
レイン領域を取り囲んでいる第１の拡散層において空乏
層が伸び易いので、ドレイン耐圧が高く、しかも、チャ
ネル−ドレイン間の抵抗が低いので、電流能力も高い。
【００２２】請求項２の高耐圧トランジスタの製造方法
では、第１の拡散層よりも深い第２の拡散層を第１の拡
散層中に自己整合的に形成することができるので、ドレ
イン耐圧が高く且つ電流能力も高い高耐圧トランジスタ
を簡易に製造することができる。
では、第１の拡散層よりも深い第２の拡散層を第１の拡
散層中に自己整合的に形成することができるので、ドレ
イン耐圧が高く且つ電流能力も高い高耐圧トランジスタ
を簡易に製造することができる。
【図１】本願の発明の一実施例の側断面図である。
【図２】一実施例の最初の製造工程を順次に示す側断面
図である。
図である。
【図３】図２に続く製造工程を順次に示す側断面図であ
る。
る。
【図４】本願の発明の一従来例の側断面図である。
１１ Ｓｉ基板 １６ 拡散層 ２１ ＳｉＯ2 膜 ２２ Ｓｉ3 Ｎ4 膜 ２２ａ 開口 ２４ 不純物 ２５ 拡散層 ２６ ＳｉＯ2 膜 ３１ 不純物 ３２ 拡散層
Claims (2)
- 【請求項１】 ドレイン領域と同一導電型でこのドレイ
ン領域よりも低濃度の第１の拡散層が、前記ドレイン領
域を取り囲んでおり、 前記第１の拡散層と同一導電型でこの第１の拡散層と前
記ドレイン領域との中間の濃度であり且つ前記第１の拡
散層よりも深い第２の拡散層が、前記ドレイン領域とチ
ャネル領域との間における前記第１の拡散層中に設けら
れていることを特徴とする高耐圧トランジスタ。 - 【請求項２】 半導体基板の表面を第１の膜で覆う工程
と、 前記第１の拡散層を形成すべき領域上に開口を有する第
２の膜を前記第１の膜上に形成する工程と、 前記第２の膜をマスクにした第１の不純物の導入で前記
半導体基板に前記第１の拡散層を形成する工程と、 前記第１の拡散層を形成した後に、前記開口の内側面に
側壁を形成すると共に前記開口から露出している前記第
１の膜の膜厚を減少させる工程と、 前記第２の膜及び前記側壁をマスクにした第２の不純物
の導入で前記半導体基板に前記第２の拡散層を形成する
工程とを有することを特徴とする請求項１記載の高耐圧
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6319190A JPH08153876A (ja) | 1994-11-29 | 1994-11-29 | 高耐圧トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6319190A JPH08153876A (ja) | 1994-11-29 | 1994-11-29 | 高耐圧トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153876A true JPH08153876A (ja) | 1996-06-11 |
Family
ID=18107421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6319190A Pending JPH08153876A (ja) | 1994-11-29 | 1994-11-29 | 高耐圧トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08153876A (ja) |
-
1994
- 1994-11-29 JP JP6319190A patent/JPH08153876A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |